JP2913985B2 - 導通試験方式 - Google Patents
導通試験方式Info
- Publication number
- JP2913985B2 JP2913985B2 JP5475192A JP5475192A JP2913985B2 JP 2913985 B2 JP2913985 B2 JP 2913985B2 JP 5475192 A JP5475192 A JP 5475192A JP 5475192 A JP5475192 A JP 5475192A JP 2913985 B2 JP2913985 B2 JP 2913985B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- test
- time
- circuit
- time switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Monitoring And Testing Of Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明は時分割通話路の導通試験
方式に関し、特に複数の時間スイッチを有する装置の試
験時間短縮及び障害箇所特定するに際して好適な導通試
験方式に関する。
方式に関し、特に複数の時間スイッチを有する装置の試
験時間短縮及び障害箇所特定するに際して好適な導通試
験方式に関する。
【０００２】
【従来の技術】従来の導通試験方法は出側ハイウェイに
相異なる２本のハイウェイデータを比較することにより
試験を行っていた。図６に従来の試験方法の概略図を示
す。パターンデータ発生回路９にて作成の試験パターン
を、試験を行う時間スイッチ(０）１０及び時間スイッ
チ（１）１１の入側ハイウェイにテストパターン挿入回
路１２により挿入し、出側ハイウェイのＨＷＯ００〜Ｈ
ＷＯ０ｎ及びＨＷＯ１０〜ＨＷＯ１ｎ内の試験を行う相
異なる２本のハイウェイに出力し、この２本の出力デー
タをデータ比較回路（０）１３〜データ比較回路（ｎ）
１４により比較し、不一致の場合に障害ありと判断して
いた。しかし、ハイウェイのどちらが障害であるかは、
判断できないという欠点があった。
相異なる２本のハイウェイデータを比較することにより
試験を行っていた。図６に従来の試験方法の概略図を示
す。パターンデータ発生回路９にて作成の試験パターン
を、試験を行う時間スイッチ(０）１０及び時間スイッ
チ（１）１１の入側ハイウェイにテストパターン挿入回
路１２により挿入し、出側ハイウェイのＨＷＯ００〜Ｈ
ＷＯ０ｎ及びＨＷＯ１０〜ＨＷＯ１ｎ内の試験を行う相
異なる２本のハイウェイに出力し、この２本の出力デー
タをデータ比較回路（０）１３〜データ比較回路（ｎ）
１４により比較し、不一致の場合に障害ありと判断して
いた。しかし、ハイウェイのどちらが障害であるかは、
判断できないという欠点があった。
【０００３】
【発明が解決しようとする課題】前記従来技術は、相異
なる２本のハイウェイを比較しており、そのうちのどち
らが障害であるかを判断できないという欠点があった。
なる２本のハイウェイを比較しており、そのうちのどち
らが障害であるかを判断できないという欠点があった。
【０００４】本発明の目的は比較した相異なるハイウェ
イのうちのどの箇所が障害であるかを特定できるように
することにある。
イのうちのどの箇所が障害であるかを特定できるように
することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に３つのハイウェイに同じデータを書き込み、同じチャ
ネルで読み出し、３つのデータのうち２つを選び、その
３通りの組合せ全てについてデータを比較することによ
り障害箇所の特定を可能としたものである。
に３つのハイウェイに同じデータを書き込み、同じチャ
ネルで読み出し、３つのデータのうち２つを選び、その
３通りの組合せ全てについてデータを比較することによ
り障害箇所の特定を可能としたものである。
【０００６】
【作用】３つのハイウェイに書き込まれたデータを同一
チャネルに読み出し、そのうちの２つを選んでその３通
りの組合せ全てについてした比較した場合、仮に１つの
ハイウェイが障害である場合、３つの比較結果のうちの
２つが不一致となり１つが一致することにより障害ハイ
ウェイを特定することができる。更に異なる時間スイッ
チのハイウェイ間で比較を行うことにより特定の時間ス
イッチの共通部で発生した障害が発見される確率が高く
なる。
チャネルに読み出し、そのうちの２つを選んでその３通
りの組合せ全てについてした比較した場合、仮に１つの
ハイウェイが障害である場合、３つの比較結果のうちの
２つが不一致となり１つが一致することにより障害ハイ
ウェイを特定することができる。更に異なる時間スイッ
チのハイウェイ間で比較を行うことにより特定の時間ス
イッチの共通部で発生した障害が発見される確率が高く
なる。
【０００７】
【実施例】以下、本発明の一実施例を図１により説明す
る。試験時以外は入側ハイウェイＨＷＩ００〜ＨＷＩ０
ｎは時間スイッチ（０）２により時間変換され出力ハイ
ウェイのＨＷＯ００〜ＨＷＯ０ｎのチャネルに接続され
る。又、入側ハイウェイＨＷＩ１０〜ＨＷＩ１ｎ及び、
ＨＷＩ２０〜ＨＷＩ２ｎは各々時間スイッチ（１）３及
び時間スイッチ（２）４により時間変換され、各々出力
ハイウェイのＨＷＯ１０〜ＨＷＯ１ｎ及びＨＷＯ２０〜
ＨＷＯ２ｎのチャネルに接続される構成であり、時間ス
イッチ（０）２、時間スイッチ（１）３及び時間スイッ
チ（２）４は各々別ハイウェイの時間スイッチを構成し
ている。尚、本実施例に於ては時間スイッチのハイウェ
イはシリアル形式で３２ＭHzの速度である。
る。試験時以外は入側ハイウェイＨＷＩ００〜ＨＷＩ０
ｎは時間スイッチ（０）２により時間変換され出力ハイ
ウェイのＨＷＯ００〜ＨＷＯ０ｎのチャネルに接続され
る。又、入側ハイウェイＨＷＩ１０〜ＨＷＩ１ｎ及び、
ＨＷＩ２０〜ＨＷＩ２ｎは各々時間スイッチ（１）３及
び時間スイッチ（２）４により時間変換され、各々出力
ハイウェイのＨＷＯ１０〜ＨＷＯ１ｎ及びＨＷＯ２０〜
ＨＷＯ２ｎのチャネルに接続される構成であり、時間ス
イッチ（０）２、時間スイッチ（１）３及び時間スイッ
チ（２）４は各々別ハイウェイの時間スイッチを構成し
ている。尚、本実施例に於ては時間スイッチのハイウェ
イはシリアル形式で３２ＭHzの速度である。
【０００８】試験時は、ＴＳＴ信号により時間スイッチ
の入側ハイウェイの全てのチャネルに、図２で示すパタ
ーンデータ発生回路１にて作成した図３に示す８ＫHzの
フレームに対して、フレーム毎に５５，ＡＡを繰り返す
パターンデータをテストパターン挿入回路７によって挿
入し、３つの時間スイッチに同じデータを送る。更に時
間スイッチ制御は時間スイッチ（０）２、時間スイッチ
（１）３と時間スイッチ（２）４とを同じ制御を行い、
テストパターンが時間スイッチ（０）２、時間スイッチ
（１）３と時間スイッチ（２）４で同じハイウェイの同
じチャネルに接続するようにする。これにより、３つの
時間スイッチから出力されるデータは、入力するデータ
も時間変換も同じであることから同じデータが出力され
る。図４に出力ハイウェイｍにおいてのデータ比較回路
（ｍ）８を示す。データ比較回路は３つの時間スイッチ
の出力のうちの２つを選び、３通りの組合せ全てについ
てデータを単純に比較すればよく、各時間スイッチの出
力ハイウェイを単に排他的論理和にて比較する回路構成
としている。図４に示す通りデータ比較回路（ｍ）８の
出力Ａ，Ｂ，Ｃの値により障害箇所を特定することがで
きる。図５にｍハイウェイでのアンマッチ検出例を示
す。本図は今仮に時間スイッチ１のチャネル０のビット
１にて時間スイッチメモリ障害が発生し、“１”である
べきデータが“０”となった場合のアンマッチ出力であ
り、チャネル０のビット１にてＨＷＯ０ｍデータが
“１”，ＨＷＯ１ｍデータが０、ＨＷＯ２ｍデータが１
であることよりＨＷＯ０ｍとＨＷＯ１ｍ及びＨＷＯ１ｍ
とＨＷＯ２ｍの排他的論理和を取るとアンマッチ“１”
となる。また、このときＨＷＯ０ｍとＨＷＯ２ｍの排他
的論理和は“０”となる。この結果より時間スイッチ１
が障害となったことが特定できる。尚、アンマッチデー
タの読み取りにおいては、時間スイッチのパス設定が全
て終了した時点より監視を始め、時間スイッチに５５，
ＡＡの両パターンが書き込まれて読み出される２フレー
ム間監視を行い、１回でもアンマッチが発生した場合は
障害と判断する。従って本方式であればパス設定＋２フ
レーム分の時間で導通試験を終了し従来の方式ではでき
なかった障害箇所を特定することが可能である。又、本
発明の構成においては時間スイッチの入出力がシリアル
であってもパラレルであっても、出力ハイウェイでの比
較がビット単位であることにより全く影響しない構成と
なっている。また、出力ハイウェイ側に特定チャネルの
５５，ＡＡのパターンを検出する回路を設けて、非試験
時にはテストデータ挿入回路を特定のチャネルにパター
ンデータを挿入するようにすることにより、時間スイッ
チ通過後そのパターンを該検出回路でその正常性を常時
監視することが可能である。更に、テストパターンにお
いてはタイムスロットの順序保証用として５５，５５，
ＡＡ，ＡＡのパターン及びその他ランダムパターン等で
も試験可能である。
の入側ハイウェイの全てのチャネルに、図２で示すパタ
ーンデータ発生回路１にて作成した図３に示す８ＫHzの
フレームに対して、フレーム毎に５５，ＡＡを繰り返す
パターンデータをテストパターン挿入回路７によって挿
入し、３つの時間スイッチに同じデータを送る。更に時
間スイッチ制御は時間スイッチ（０）２、時間スイッチ
（１）３と時間スイッチ（２）４とを同じ制御を行い、
テストパターンが時間スイッチ（０）２、時間スイッチ
（１）３と時間スイッチ（２）４で同じハイウェイの同
じチャネルに接続するようにする。これにより、３つの
時間スイッチから出力されるデータは、入力するデータ
も時間変換も同じであることから同じデータが出力され
る。図４に出力ハイウェイｍにおいてのデータ比較回路
（ｍ）８を示す。データ比較回路は３つの時間スイッチ
の出力のうちの２つを選び、３通りの組合せ全てについ
てデータを単純に比較すればよく、各時間スイッチの出
力ハイウェイを単に排他的論理和にて比較する回路構成
としている。図４に示す通りデータ比較回路（ｍ）８の
出力Ａ，Ｂ，Ｃの値により障害箇所を特定することがで
きる。図５にｍハイウェイでのアンマッチ検出例を示
す。本図は今仮に時間スイッチ１のチャネル０のビット
１にて時間スイッチメモリ障害が発生し、“１”である
べきデータが“０”となった場合のアンマッチ出力であ
り、チャネル０のビット１にてＨＷＯ０ｍデータが
“１”，ＨＷＯ１ｍデータが０、ＨＷＯ２ｍデータが１
であることよりＨＷＯ０ｍとＨＷＯ１ｍ及びＨＷＯ１ｍ
とＨＷＯ２ｍの排他的論理和を取るとアンマッチ“１”
となる。また、このときＨＷＯ０ｍとＨＷＯ２ｍの排他
的論理和は“０”となる。この結果より時間スイッチ１
が障害となったことが特定できる。尚、アンマッチデー
タの読み取りにおいては、時間スイッチのパス設定が全
て終了した時点より監視を始め、時間スイッチに５５，
ＡＡの両パターンが書き込まれて読み出される２フレー
ム間監視を行い、１回でもアンマッチが発生した場合は
障害と判断する。従って本方式であればパス設定＋２フ
レーム分の時間で導通試験を終了し従来の方式ではでき
なかった障害箇所を特定することが可能である。又、本
発明の構成においては時間スイッチの入出力がシリアル
であってもパラレルであっても、出力ハイウェイでの比
較がビット単位であることにより全く影響しない構成と
なっている。また、出力ハイウェイ側に特定チャネルの
５５，ＡＡのパターンを検出する回路を設けて、非試験
時にはテストデータ挿入回路を特定のチャネルにパター
ンデータを挿入するようにすることにより、時間スイッ
チ通過後そのパターンを該検出回路でその正常性を常時
監視することが可能である。更に、テストパターンにお
いてはタイムスロットの順序保証用として５５，５５，
ＡＡ，ＡＡのパターン及びその他ランダムパターン等で
も試験可能である。
【０００９】なお、本実施例では、時間スイッチを１段
構成としたが、時間スイッチが複数段直列に接続された
通信システムに於いても、各時間スイッチを前述の実施
例と同様の制御を行うことにより、システム全体の導通
試験を短時間で実施し、障害箇所を特定することが可能
である。また、本実施例では異なる時間スイッチのハイ
ウェイ間での比較としたが同一時間スイッチ内のハイウ
ェイ間での比較でも有効であることは言うまでもない。
構成としたが、時間スイッチが複数段直列に接続された
通信システムに於いても、各時間スイッチを前述の実施
例と同様の制御を行うことにより、システム全体の導通
試験を短時間で実施し、障害箇所を特定することが可能
である。また、本実施例では異なる時間スイッチのハイ
ウェイ間での比較としたが同一時間スイッチ内のハイウ
ェイ間での比較でも有効であることは言うまでもない。
【００１０】
【発明の効果】本発明によれば、３つの時間スイッチの
パス設定を比較することにより時間スイッチの正常性確
認及び障害箇所特定ができるので時間スイッチ試験時間
短縮に効果がある。
パス設定を比較することにより時間スイッチの正常性確
認及び障害箇所特定ができるので時間スイッチ試験時間
短縮に効果がある。
【図１】本発明の一実施例、
【図２】パターンデータ発生回路、
【図３】パターンデータ内容、
【図４】データ比較回路、
【図５】データ比較例、
【図６】従来の導通試験構成である。
１…パターンデータ発生回路、 ２…時間スイッチ（０）、 ３…時間スイッチ（１）、 ４…時間スイッチ（２）、 ５…データ比較回路（０）、 ６…データ比較回路（ｎ）、 ７…テストパーン挿入回路、 ８…データ比較回路（ｍ）、 ９…パターンデータ発生回路、 １０…時間スイッチ（０）、 １１…時間スイッチ（１）、 １２…テストパーン挿入回路、 １３…データ比較回路（０）、 １４…データ比較回路（１）。
Claims (4)
- 【請求項１】時間スイッチの入側ハイウェイに試験デー
タ挿入回路と該試験データを発生する試験データ発生回
路と、出側ハイウェイに相異なる３本のハイウェイデー
タを比較する比較回路とを設け、試験時は該試験データ
挿入回路は３本のハイウェイの全タイムスロットに同一
データを挿入し、前記時間スイッチは該試験データを３
本の同一ハイウェイ上に読み出す様に制御し、読み出し
データを前記比較回路にて比較を行うことを特徴とする
導通試験方式。 - 【請求項２】請求項１記載の導通試験方式において、前
記試験データ挿入回路、前記試験データ発生回路と前記
比較回路間に複数段の時間スイッチが介在して、同一の
導通試験を行うことを特徴とする導通試験方式。 - 【請求項３】請求項１記載の導通試験方式において、非
試験時は特定のタイムスロットのみに前記試験データを
挿入することを特徴とする導通試験方式。 - 【請求項４】請求項１記載の導通試験方式において、相
異なる時間スイッチ間で前記読み出しデータの比較を行
うことを特徴とする導通試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5475192A JP2913985B2 (ja) | 1992-03-13 | 1992-03-13 | 導通試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5475192A JP2913985B2 (ja) | 1992-03-13 | 1992-03-13 | 導通試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05260172A JPH05260172A (ja) | 1993-10-08 |
| JP2913985B2 true JP2913985B2 (ja) | 1999-06-28 |
Family
ID=12979478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5475192A Expired - Lifetime JP2913985B2 (ja) | 1992-03-13 | 1992-03-13 | 導通試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913985B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7302886B2 (ja) * | 2020-12-24 | 2023-07-04 | Ｎｅｃプラットフォームズ株式会社 | 導通試験装置、導通試験方法、及びプログラム |
-
1992
- 1992-03-13 JP JP5475192A patent/JP2913985B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05260172A (ja) | 1993-10-08 |
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