JP2923786B2

JP2923786B2 - 半導体ファイルメモリ及びそれを用いる記憶システム

Info

Publication number: JP2923786B2
Application number: JP1062776A
Authority: JP
Inventors: 美幾夫的場; 健菅原; 茂坂入
Original assignee: Hitachi Maxell Ltd
Current assignee: Maxell Ltd
Priority date: 1988-03-18
Filing date: 1989-03-15
Publication date: 1999-07-26
Anticipated expiration: 2014-07-26
Also published as: EP0334552A2; EP0334552B1; EP0334552A3; DE68928054D1; JPH03218551A; DE68928054T2

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、半導体ファイルメモリ及びこの半導体フ
ァイルメモリを用いた記憶システムに関し、詳しくは、
接続ピン数が少なくて済み、転送データの長さを可変に
してデータを記憶し、読出しデータの長さを可変にして
データを読出すことができるような半導体ファイルメモ
リ（以下ファイルメモリ）のデータ転送方式の改良に関
する。

［従来の技術］一般に、情報処理装置の外部記憶装置として使用され
る磁気記録媒体とか、ファイルメモリ等にあっては、SC
SI等に示されるように、それが接続されて使用される情
報処理装置との間でパラレルにデータを伝送して情報交
換を行う場合と、シーケンシャルファイルの直列データ
処理の場合等のようにシリアルにデータを伝送する場合
とがある。また、後者のシリアル伝送による情報の送受
は、一般にブロック転送が用いられている。

従来のファイルメモリにあっては、パラレルI/Oイン
タフェースが用いられているが、半導体メモリの大容量
化に伴い、アドレス信号線が増え、ファイルメモリのコ
ネクタピン数が増加する傾向にある。このようにパラレ
ルにデータを伝送する場合には、パラレルに送るビット
数に応じて接続線数が増加するが、単位時間のデータ伝
送量も増加する。一方、シリアルにデータを伝送する場
合には、接続線数が少なくて済む利点はあるが、単位時
間のデータ伝送容量には限界がある。

［解決しようとする課題］ファイルメモリの接続ピン数が増加すると、その挿抜
力も増加し、接点不良が発生し易くなり、塵、ほこりの
影響等により操作性や信頼性が低下する欠点がある。そ
こで、シリアルにデータを転送することが考えられる
が、データを効率的に転送するために、ブロック転送で
シリアルなデータ転送をすると、１ブロックにおける送
受信データの容量が一定となり、いわゆる固定長ブロッ
ク転送方式でデータの送受が行われるため、情報処理装
置側は、必要なデータ容量とは無関係に一定容量のデー
タをアクセスしなければならなくなって、特定アドレス
の１データ（最小単位データ）のみをアクセスする場合
には無駄なアクセス時間がかかる欠点がある。

このようなことを避けるためにアドレスとデータとを
一対のものとしてシリアルデータ転送することも行われ
るが、この場合、特定アドレスのデータのアクセス速度
は速くなるが、大容量のデータを転送しようとした場合
には時間がかかってしまう。

この発明の目的は、前記のような従来技術の問題点を
解決するものであって、接続ピン数が少なく、その挿抜
力も小さくて済み、信頼性の高いファイルメモリを提供
することにある。

また、この発明の他の目的は、シリアル伝送における
情報処理速度の低下という問題を解決し、大容量のデー
タ転送に対してもその伝送データ量に応じて効率よくデ
ータ転送ができるファイルメモリを提供することにあ
る。

この発明のさらに他の目的は、接続線数が少なくて済
み、ファイルメモリの挿抜がし易く、信頼性の高い記憶
システムを提供することにある。

［課題を解決するための手段］このような目的を達成するためのこの発明のファイル
メモリおよびこれを用いる記憶システムの特徴は、半導
体メモリと、外部装置から半導体ファイルメモリドライ
バを介してこの半導体メモリをアクセスする先頭アドレ
スを示すアドレス情報と転送語数情報と送信データとを
有するデータをシリアルデータ列として受けるインタフ
ェースと、半導体メモリのアドレスをアクセスするアド
レスアクセス回路と、転送データ数の終了を検出する終
了検出回路とを備えていて、インタフェースがシリアル
データ列から転送語数情報を分離して終了検出回路に送
出し、かつシリアルデータ列からアドレス情報を分離し
てアドレスアクセス回路に送出し、アドレスアクセス回
路にアドレス情報をセットしてこれをインクリメント又
はデクリメントし、送信データの書込み又は半導体メモ
リに記憶されたデータの読出しを行うとともに、転送語
数情報に基づき終了検出回路が転送データの終了を検出
し、この検出に応じてデータの書込み又は読出しを停止
し、インタフェースおよびアドレスアクセス回路及び終
了検出回路は同一のケースに収納され、半導体ファイル
メモリドライバにコネクタを介して結合されるものであ
る。

［作用］この発明にあっては、シリアル転送でデータを受けて
ファイルメモリの内部でパラレルデータに変換して半導
体メモリに記憶するようにし、パラレルデータを半導体
メモリから読出して内部でシリアルデータにして外部へ
転送するようにしているので、半導体ファイルメモリド
ライバとの接続線数を少なくでき、その結果として、コ
ネクタのピン数を低減できる。したがって、挿抜力が小
さくて済み、信頼性の高いファイルメモリを実現でき
る。

さらに、この発明にあっては、半導体メモリにおける
データアクセス領域の先頭アドレス、アクセスする容量
を示す転送語数情報又は転送終了情報、そのアドレスに
対応した送信データ等をシリアルデータ列として半導体
ファイルメモリドライバを介してファイルメモリが受
け、前記の先頭アドレスをアドレスアクセス回路にセッ
トし、転送語数情報等を終了検出回路に送り、転送語数
に応じたデータ数だけ半導体メモリをアクセスするよう
にしているので、必要なデータのみの書込み／読出しを
行ことができる。なお、前記の転送語数情報又は転送終
了情報は、半導体ファイルメモリドライバが保持してこ
れらの情報に対応する処理をしてもよい。

その結果、そのときどきの転送語数に応じた書込み／
読出しが可能であり、転送の都度転送データ量が変更で
きる。したがって、特定のアドレスを速くアクセスする
ことができ、かつ大容量データ転送においては、ブロッ
ク転送により情報の高速転送が可能となり、データ転送
量に対応した効率よいデータ転送が実現できる。

［実施例］以下、この発明の一実施例について図面を参照して詳
細に説明する。

第１図は、この発明のファイルメモリの発明における
基本的な構成を示す構成図であり、第２図は、第１図の
基本構成で情報処理装置からファイルメモリ側に送出さ
れる転送情報フォーマットの構成例図、第３図は、第１
図の基本構成におけるファイルメモリへのデータ書込み
シーケンスを示すフローチャート、第４図は、第１図の
基本構成におけるファイルメモリからのデータ読出しシ
ーケンスを示すフローチャート、第５図は、第３図で表
示した第１図の半導体メモリにおけるデータ書込み時の
各信号線の信号状態を示したタイムチャート、第６図
は、第４図で表示した第１図のファイルメモリにおける
データ読出し時の各信号線の信号状態を示したタイムチ
ャート、第７図は、図１の基本構成を適用したこの発明
の一実施例であってファイルメモリがリード／ライト制
御を行うドライバを介して情報処理装置に接続された構
成例を示すブロック図、第８図は、第７図の構成例にお
いて、ファイルメモリへのデータ書込み時のドライバお
よびファイルメモリの動作シーケンスを表示するフロー
チャート、第９図は、第７図の構成例において、ファイ
ルメモリからのデータ読出し時のドライバおよびファイ
ルメモリの動作シーケンスを表示するフローチャートで
ある。

第１図にこの発明のファイルメモリ15の基本構成を示
す。ここで、１は、そのデータを記憶する半導体メモリ
としてのRAMである。RAM1は、データバス12を介してラ
ッチ回路２に接続され、RAM1へのデータの書込み時にラ
ッチ回路２からデータを受ける。また、RAM1は、アドレ
スバス13を介してアドレスカウンタ３に接続され、デー
タの書込み読出しの双方の時点でアドレスカウンタ３か
らアドレス値を受け、このアドレス値でアクセスされ
る。RAM1は、データバス12を介してラッチ回路２のほか
にパラレル／シリアル変換回路（P/S）６にも接続され
ていて、読出されたデータをこの回路に送出する。

このファイルメモリ15へのデータの書込み及び当該フ
ァイルメモリ15内に格納されているデータの読出しを行
う情報処理装置からのシリアルな入力データは、入出力
信号線（I/O）９を介して入出力信号分割回路８に入力
され、シリアル／パラレル変換回路（P/S）７に送られ
る。なお、入出力信号分割回路８は、通常、レジスタと
論理回路等で構成され、レジスタにセットされたデータ
があらかじめ定められた単位で分割取出し、或は挿入で
きるようになっているが、後述する第７図に示す実施例
のような場合には、後述するドライバ20に換えてマイク
ロプロセッサとメモリと、このメモリに格納された制御
プログラムで実現されてもよい。

入出力信号分割回路８は、制御回路４からの制御信号
に応じて入出力の方向を切換えるとともに、データ書込
み時には、入力されたデータから各回路に送出するデー
タを分割してそれを抽出し、抽出したデータをシリアル
／パラレル変換回路７を介してそれに対応するそれぞれ
の各回路に供給する。そして、データ読出し時には、出
力されるデータがRAM1からデータバス12を介してパラレ
ル／シリアル変換回路６に送られたときには、この回路
からシリアルにされた読出しデータを受けてこれを入出
力信号線９を介して情報処理装置21側へと送出する。

シリアル／パラレル変換回路７は、バス14を介してラ
ッチ回路２と、アドレスカウンタ３、そしてデータ語数
を計数するデータ語数計数カウンタ５とに接続されてい
て、入力されたデータをパラレルなデータに変換してこ
れらのいずれかに供給する。

以上の各回路とRAM1とは、制御回路４により制御さ
れ、この制御回路４は、例えば、マイクロプロセッサと
メモリとを有していて、外部の情報処理装置から送出さ
れる転送情報データ（或は書込み／読出しの制御信号）
を受け、さらに、クロック信号線10、リセット信号線11
とを介して外部の情報処理装置からクロック信号（CLOC
K）とリセット信号（▲▼）とを受ける。そ
して、これらの信号に応じて、前記の各回路とRAM1とを
所定のタイミングで制御して動作させ、データの書込み
／読出しの制御をする。

そこで、この制御回路４の制御の下に、外部の情報処
理装置からシリアルなデータとして転送されたデータが
シリアル／パラレル変換器７内部でパラレルにされてRA
M1に書込まれ、外部の情報処理装置へ転送すべきパラレ
ルなデータがRAM1から読出されてパラレル／シリアル変
換器６内部でシリアルに変換されてシリアルなデータと
して情報処理装置側に転送される。

なお、パラレル／シリアル変換回路６とシリアル／パ
ラレル変換回路７とは、それぞれクロック信号を受け
て、このクロック信号のタイミングに応じて受けたデー
タをシリアル又はパラレルに変換する。

次にその全体的な動作について説明すると、ファイル
メモリ15は、通常、入力待ち状態となっていて、まず、
入出力信号線９から転送情報が入力され、その先頭アド
レス＋転送語数の転送情報部分が入出力信号分割回路８
により分割されて抽出される。ここで、取出された先頭
アドレスがアドレスカウンタ３にセットされ、続いて、
取出された転送語数情報がデータ語数計数カウンタ５に
セットされる。

その後、制御回路４は、これらアドレスカウンタ３と
データ語数計数カウンタ５にセットされた転送情報に従
って、書込みの場合には受信された各転送データを例え
ば１バイト（＝１語とする）ごとに一旦ラッチ回路２に
セットしてRAM1へ書込む制御をするとともに、１語の書
込みに対応してアドレスカウンタ３をそれに同期してイ
ンクリメント（又はデクリメント）して更新して行く。

また、読出しの場合にはRAM1のデータをパラレル／シ
リアル変換回路６へと送出して読出す制御をするととも
に、アドレスカウンタ３をそれに同期して更新して行
く。そして、読出されたデータはシリアルデータとして
入出力信号分割回路８から情報処理装置へと送出され
る。なお、読出しに際しては、制御回路４からの読出し
に対応する制御信号が入出力信号分割回路８とパラレル
／シリアル変換回路６に加えられ、これら回路が前記の
読出しに対応する動作し、書込みに際しては、制御回路
４からの書込みに対応する制御信号が入出力信号分割回
路８とシリアル／パラレル変換回路７に加えられ、これ
ら回路が書込みに対応する動作する。

制御回路４は、同時に、このような書込み／読出しの
各１語の処理に同期させてデータ語数計数カウンタ５を
減算して行き、データ語数計数カウンタ５の値がゼロに
なったときに制御回路４がデータ語数計数カウンタ５か
ら語数終了の信号を受けてラッチ回路２とアドレスカウ
ンタ３の動作を停止させ、RAM1へのアクセスを停止す
る。

なお、以上の基本構成では、入出力信号分割回路８
は、シリアルな伝送データからアドレスデータを抽出す
るようにしているが、情報処理装置21が先頭アドレス情
報を独立に送出するような手順で情報処理装置21とファ
イルメモリ15とがデータ交換を行えば、入出力信号分割
回路８を単なる入出力インタフェースで済み、アドレス
等のデータの抽出が不要になる。そのようなデータ伝送
の実施例について次に説明する。

その一例として、情報処理装置21からは第２図に例示
した転送情報フォーマットがライン９からファイルメモ
リ15側に入力されるものとする。この転送情報フォーマ
ットは“同期情報，書込／読出情報",“先頭アドレス情
報",“データ転送語数m",“データ列（ｎバイト）”で
構成され、データ列以外の各転送情報は、ｎバイトを１
単位に転送さて、ファイルメモリ15でデータ転送可の応
答があったときにその後にあるデータ列（ｎバイト）の
データが連続的に送られる。

すなわち、この第２図の例示でデータ書込み時には、
フォーマットの先頭部分には“同期情報＋書込コマン
ド”が設定され、データの読出し時にはフォーマットの
先頭部分に“同期情報＋読出コマンド”が設定されると
ともにフォーマット最後尾の“データ列”部分は当然削
除されて、これがまずファイルメモリ15に送られる。次
に、ファイルメモリ15から次の転送可の応答があったと
きに、先頭アドレス情報が送られ、次に、ファイルメモ
リ15から次の転送可の応答があったときに、データ転送
語数ｍが送られる。最後に、ファイルメモリ15から次の
転送可の応答があったときには、ファイルメモリ15から
応答には関係せずにデータがデータ列ｎバイト単位で連
続的に送られて行く。なお、ファイルメモリ15からの転
送可の応答は、制御回路４に対するリセット信号線11を
介して情報処理装置21に“H"又は“L"の情報を送ること
でなされる。また、前記の同期情報は、データ転送の大
きな１単位として、例えば、ブロック或はフレームの先
頭を示す信号としての役割を果たす。

一方、データ読出し時には、前述と同様に出力される
データがRAM1からデータバス12を介してパラレル／シリ
アル変換回路６に送られたときには、この回路からシリ
アルにされた読出しデータを受けてこれを入出力信号線
９を介して情報処理装置21側へと送出する。

さて、外部の情報処理装置21からシリアルデータとし
て入力される第２図のようなフォーマットの転送情報デ
ータは、入出力インタフェース８（入出力信号分割回路
８に換えて）からシリアル／パラレル変換器７、共通バ
ス14を介して、まず最初の伝送データとして“同期情報
＋書込みコマンド或は読出コマンド”がラッチ回路２に
セットされる。このラッチ回路２に第２図に示した転送
情報データ・フォーマットが先頭部分の“同期情報”と
“書込みコマンド”又は“読出しコマンド”の何れが格
納されたときには、このラッチ回路２へのラッチ終了後
にラインを使って制御回路が読出し／書込み情報の何
れかを判断する。それは、例えば、同期信号がラッチ回
路２にセットされたときに、コマンド部分を制御回路４
がデコードして、書込み或は読出し処理であることを解
読することで行われる。

そこで、このようなファイルメモリ15での、データの
書込みと読出し時の全体のシーケンスを第３図と第４図
とに基づいてその流れを説明し、次に第５図，第６図の
主要信号のタイムチャートに基づいて各素子の動作を詳
述する。

第３図は、ファイルメモリ15に対する書込みシーケン
スを示していて、ステップ301〜ステップ304までが情報
処理装置21の処理シーケンスであり、ステップ305〜ス
テップ307までが情報処理装置21から転送されたデータ
に応じて行う制御回路４の処理シーケンスである。

まず、書込み時には、情報処理装置21から書込みコマ
ンドが転送されて制御回路４にライト・モードが設定さ
れ（ステップ301）、次に、先頭アドレスが転送されて
アドレスカウンタ３に先頭アドレスがセットされ（ステ
ップ302）、そして、データ転送語数ｍが転送されて書
込みデータの語数がデータ転送語数ｍとしてデータ語数
計数カウンタ５に設定される（ステップ303）と、制御
回路４は、クロックに従って次のようなシーケンスでデ
ータの書込みを行う。

すなわち、まず、書込み用のデータがラッチ回路２に
転送されると（ステップ304）、このデータがラッチさ
れ（ステップ305）、ここでRAM1へのデータの書込みが
行われる（ステップ306）とともに、アドレスカウンタ
３の値がインクリメントされる（ステップ307）、そし
てデータをラッチする制御回路４の処理の最初のステッ
プ（ステップ305）へと戻り、次のデータ転送待ちにな
る。そして、このステップ305から307までのルーチンが
データ語数計数カウンタ５に設置された語数ｍの回数だ
け繰り返して１ブロックの書込みを終了する。

一方、ファイルメモリ15からのデータを読出す、読出
しに際しては、第４図に示すように、情報処理装置21か
ら読出しコマンドが転送されて制御回路４にリード・モ
ードが設定され（ステップ401）、次に、先頭アドレス
が転送されてアドレスカウンタ３に先頭アドレスがセッ
トされ（ステップ402）、そして、データ転送語数ｍが
転送されて書込みデータの語数がデータ転送語数ｍとし
てデータ語数計数カウンタ５に設定される（ステップ40
3）と制御回路４の制御の下に読出しが開始される。

すなわち、制御回路４は、RAM1内の指定された読出し
開始アドレスからデータを読出し（ステップ404）、こ
のデータをラッチ回路２に一旦ラッチし（ステップ40
5）、ここでパラレル／シリアル変換器６にデータを転
送し（ステップ406）、これとともにアドレスカウンタ
３の値を一つインクリメント（ステップ407）して一つ
の語のデータの読出しを完了し、そして、制御回路４の
最初の処理のデータの読出し（ステップ407）へと戻
る。

ここで、制御回路４は、ステップ404からステップ407
までのルーチンをデータ語数計数カウンタ５に設定され
た語数ｍの分だけ繰り返して１ブロックのデータの読出
しを完了する。

以下、具体的なタイムチャートに基づいて信号の詳細
な取合いについて説明すると、第５図のようにデータの
書込みの場合には、まず入力待ち状態となっている制御
回路４が▲▼信号でリセットされ、入出力信
号線９から入出力信号分割回路８（又はインタフェース
８、以下入出力分割回路８で代表する）に入力された転
送情報データが取出される。

ここで、取出されたRAM1内の書込み先頭のアドレスが
アドレスカウンタ３にセットされ、続いて取出された書
込み語数ｍがデータ語数計数カウンタ５にセットされ
る。

また、これに先立って、制御回路は信号からのライ
ト（▲▼）の書込み情報で書込み制御状態に
設定される。

この状態から、制御回路４はクロックに従って入出力
信号分割回路８に入出力制御信号を出力するとともに
S/P制御信号をシリアル／パラレル変換器７に出力し
てクロックのタイミングで先頭のデータ１を取込みラッ
チ回路２に転送してラッチする。

このラッチ回路２への例えば１バイト毎のラッチ完了
時点で、書込み制御信号に基づきアドレスカウンタ３
に設定されたRAM1の先頭の書込みアドレスにデータ１を
書込む。

この１語の書込みと同時に、アドレスカウンタ３のア
ドレスをインクリメントしてAddr.＋１として順次更新
して行く。このインクリメント動作に対して、あらかじ
め所定のアドレス数を設定し、順次これをデクリメント
する構成とすることもできる。

さらに、この１語の書込みに対応して、データ語数計
数カウンタ５の設定語数ｍを減算してｍ−１とし、順次
このカウントを更新する。

この手順によるデータの書込みをｍ語まで繰り返し、
データ語数計数カウンタ５のホールド値が“0"となると
当該データ語数計数カウンタ５から制御装置４にアクセ
ス終了信号が出力され、このアクセス終了信号によ
りｍ語のデータのRAM1内への書込みが終了し、フィイル
メモリ15は当初の入力待ち状態となる。

ここでは、データ語数計数カウンタに、初期設定の段
階で、書込みデータ語数に対応するカウント値ｍをそれ
ぞれ格納し、ラッチ回路２からRAM1のデータ１語の書込
みに対応してカウント値を減算し、値がゼロとなった時
に制御回路４にアクセス終了信号を入力するように構
成したが、データの書込みに応じてインクリメントし、
あらかじめ設定した値ｍとなった時に１ブロックのデー
タの転送終了を把握する構成とすることもできる。

また、ファイルメモリ15からのデータ読出しに際して
は、第６図のタイミングチャートに従い、▲
▼信号の入力の後に、READ信号の入力で制御装置４が
読出し状態に設定される。

ここで、書込みと同様の手順でアドレスカウンタ３に
読出し先頭アドレスが設定され、これと同時にデータ語
数計数カウンタ５に読出しデータの語数ｍが設定され
る。

ここで、クロックに従って読出し制御信号がRAM1に
出力され、RAM1の先頭読出しアドレスからデータ１がラ
ッチ回路２に読出され、例えば１バイト毎にラッチ回路
２からパラレル／シリアル変換器６に転送される。

この時に、入出力制御信号とP/S制御信号がそれぞ
れ入出力信号分割回路８とパラレル／シリアル変換器６
に出力されて情報処理装置21側への読出しデータの転送
が行われる。

ラッチ回路２からパラレル／シリアル変換器６へのデ
ータの転送に対応して、アドレスカウンタ３の読出しア
ドレスが一つづつインクリメントされて更新され、デー
タ語数計数カウンタ５内の設定された語数ｍをデクリメ
ントして更新して行く。

このデータ語数計数カウンタ５内のカウント値がゼロ
になった時点で、アクセス終了信号がデータ語数回数
カウンタ５から制御回路４に入力されて読出し動作が終
了する。

なお、書込みの動作説明の項で述べたアドレスカウン
タ３とデータ語数カウンタ５のカウントの変形例はこの
読出しの場合にも同様に適用出来ることは言うまでもな
い。

以上のように、ラッチ回路２にコマンドがラッチされ
たときに制御回路４は、それをデコードし、そのコマン
ド（書込みコマンド／読出しコマンド）に従って、次に
情報処理装置21から送出されたデータを受けると、その
転送情報をアドレスカウンタ３に格納し、次に転送され
た情報をデータ語数計数カウンタ５に格納する。そし
て、書込みコマンドを受けたときには、その次以降に情
報処理装置21から受ける転送されるデータはその転送ご
とにラッチ回路２に格納し、転送されたデータをRAM1に
書込んで行く。また、読出しコマンドを受けたときに
は、制御回路４の制御の下に順次RAM1からデータがラッ
チ回路２に読出される。

このようにしてRAM1に対して書込み、読出しの処理が
行われる。この場合、特に書込みの場合に、転送データ
に先頭アドレス情報のほかに転送データ数に対応する転
送語数情報（転送語数，先頭アドレス）を入れて情報処
理装置からデータを転送するようにすることで、ファイ
ルメモリ15側に転送語数を記憶し、転送語数情報に応じ
た書込み／読出しを行うことができ、情報処理装置から
の一回のデータ転送により一連の動作としてファイルメ
モリ15へのデータの書込み／読出しを行うことができ
る。しかも、この場合のデータ転送は、データ容量が可
変可能なブロック転送である。したがって、特定アドレ
スの１バイトデータも効率よく転送処理をすることがで
きる。

なお、前記の場合、書込み／読出しの制御は、データ
語数計数カウンタ５へ転送するデータの一部を使用し
て、データ語数計数カウンタ５の値の一部をデータ語数
計数カウンタ５或は制御回路４でデコードして制御回路
４が書込み／読出し制御動作をするようにしてもよい
し、外部の情報処理装置から書込み／読出し制御信号線
を介して書込み／読出し制御信号を独立に送出するよう
にしてもよい。さらに、入出力信号分割回路８が転送デ
ータからコマンドを分離してそれを制御回路４が受ける
ようにしてもよい。

この実施例にみるように、情報処理装置側のファイル
メモリ15との接続線数は、電源とグランドを加えても５
本乃至は６本程度で済むことになる。

第７図は、前記のファイルメモリを情報処理装置側の
バスにファイルメモリ用のドライバ20を介してファイル
メモリ30をドライバ20に着脱可能にコネクタ接続した一
実施例であって、ドライバ20とファイルメモリ30とが数
本の信号線で接続でき、着脱できるので、その接続接点
数を低減できる上に信頼性が向上する利点がある。

第７図において、30は、ファイルメモリであって、ド
ライバ20を介して情報処理装置の１つであるホストコン
ピュータ21と接続されている。ここで、ドライバ20とホ
ストコンピュータ21との接続は、対ホストインタフェー
スバス24によりパラレルな接続がされていて、ドライバ
20は、ホストコンピュータ21から送られてくるコマンド
に応じて動作する。

また、ドライバ20とファイルメモリ30とは、アドレス
データの転送過程を１本のデータの入出力信号線43で送
受を行っており、さらに、転送情報の同期信号のための
同期クロック信号線44、回路系の初期化のための回路リ
セット信号45、書込み／読出しの制御を行うリード／ラ
イト制御信号46、そして、電源23に接続された電源線47
と各回路を接地するグランド線48とより接続されてい
る。

ドライバ20は、内蔵されたマイクロプロセッサ26によ
って制御されて動作し、ホストコンピュータ21から、例
えばSCSIプロトコルコントローラのような対ホストイン
タフェースコントローラ25を介して転送されたデータを
受け、転送されたデータは、マイクロプロセッサ26の制
御下で、マイクロプロセッサ26によって割当てたアドレ
ス領域がアクセスされてバスドライバ27へと転送され
る。

また、ホストコンピュータ21から送出されたコマンド
は、マイクロプロセッサ26でデコードされて、リード／
ライト制御回路29がコマンドに応じて制御され、ファイ
ルメモリ30側に書込み／読出しの制御信号を制御信号線
46を介して送出する。なお、29aは、制御回路29の外部
に取付けられた発振素子であり、これにより内蔵された
発振回路が所定のクロック周波数で発振する。

以下、第７図に示す実施例においてデータの書込みを
行う場合について第８図のフローチャートに従って説明
する。

第７図に示す実施例では、転送データ列を１つのブロ
ックとして取扱い、ホストコンピュータ21からファイル
メモリ30に書込みのため、まず、データを転送するとき
には、先頭上位アドレス情報をセットし（ステップ80
1）、RESET信号をリセット信号線11に送出して回路リセ
ットをし（ステップ802）、データのブロックに対する
先頭アドレスがまず転送され（ステップ801,802）、そ
れをパラレル／シリアル（P/S）変換回路28bでシリアル
情報に変換して、データセパレート回路28,入出力信号
線43を経てファイルメモリ30側に転送する（ステップ80
3）。

その先頭アドレスを受けた（ステップ811）ファイル
メモリ30側では、入出力信号線43に接続されたデータセ
パレート回路31を経てメモリ側におけるシリアル／パラ
レル変換回路31bで再びパラレルデータに変換してアド
レスラッチ回路32に一時記憶する（ステップ812）。

そして、ドライバ20から書込み制御信号を制御回路34
が受ける場合には、アドレスデータをアドレスラッチ回
路32に一時記憶した後にドライバ20から転送されるシリ
アルデータをシリアル／パラレル変換回路31bでパラレ
ルデータに変換してデータラッチ回路33に言時記憶する
（ステップ805〜ステップ808）。そして、アドレスデー
タがアドレスラッチ回路32において確定した後、制御回
路34がリード／ライト制御回路35を制御して書込み制御
信号を半導体メモリ36に送出し（ステップ809）、これ
により、データラッチ回路33のデータが半導体メモリ36
に書込まれる（ステップ816）。次に、アドレスカウン
タ37が制御回路34によりインクリメントされる（ステッ
プ810）。同様に次のデータを一時記憶すればアドレス
カウンタ回路37のアドレス値がインクリメントされ、ス
テップ805からステップ810までのステップを繰り返して
半導体メモリ36に順次データの書込みが行われる。

また、第９図に示したファイルメモリ30からのデータ
の読出しの場合にも、第８図に示したデータの書込みの
場合と同様にドライバ20側での読出しアドレスに関する
ステップ901から904までの処理及びこれに応答してファ
イルメモリ30側でのステップ911から913までの処理が行
われる。

すなわち、ドライバ20から読出し制御信号を制御回路
34が受けるデータ読出し場合には、先頭アドレスをアド
レスラッチ回路32に記憶した後、そのアドレス領域のデ
ータを、リード／ライン制御回路35からのリード信号に
より読出し（ステップ914）、データラッチ回路33でラ
ッチ（ステップ915）した後にパラレル／シリアル変換
回路31aにパラレル転送し（ステップ916）、パラレルデ
ータをシリアルに変換する。そして、データセパレータ
回路31を介してドライバ20へと送る。

一方、ドライバ20は、ファイルメモリ30から受けたシ
リアルな読出しデータをデータセパレート回路28を経て
シリアル／パラレル変換回路28aでパラレルデータとし
（ステップ905,906）、１ブロックデータ分だけ繰り返
して（ステップ907〜910）ホストコンピュータ21に送
る。

なお、ファイルメモリ20において、38aは、半導体メ
モリ36のデータ入力に接続されたデータバスであり、38
bは、半導体メモリ36のアドレス入力に接続されたアド
レスバスである。また、39は、アドレスカウンタ回路37
のアドレスデータの一部をデコードするアドレスデコー
ド回路であって、半導体メモリ36のアドレス（又は素
子）を選択する信号を発生する。40は、停電検出回路で
あって、電源23から電力供給がないときに、電池41の電
力を半導体メモリ36に供給して記憶データをバックアッ
プして保持させる。

この例では、以下のように、ドライバ20とファイルメ
モリ30とが合計６本の信号線で接続され、情報の送受が
可能となっている。また、ドライバ20とファイルメモリ
30との間のデータ転送速度としては、この場合、シリア
ル転送であるので、数Mbit/秒〜12Mbit/秒又はそれ以上
の高速なデータ転送を行うことで、シリアル伝送のデー
タ転送速度となる。

ところで、ドライバ20とファイルメモリ30との間の信
号のコネクタ線数としては、同期クロック等について周
波数の多重化を図り、同一信号線で送受することも可能
であり、さらに低減することができる。

以上説明してきたが、実施例では、半導体メモリに書
込まれるデータをシリアルに受けてパラレルに変換する
シリアル／パラレル変換回路と、半導体メモリから読出
したデータをパラレルに受けてシリアルに変換するパラ
レル／シリアル変換回路、外部装置から転送されたシリ
アルデータからアドレスデータを抽出する抽出回路、そ
して、情報分離回路等を設けているが、これらは、単な
るインタフェースとしてもよく、この発明は、前記のよ
うな名称の回路の組合わせに限定されるものではない。

また、実施例における転送情報データの内容は、先頭
アドレス、転送データ語数、送／受信データだけでな
く、リード・ライト制御情報、キャラクタ同期信号等を
含んでよい。なお、実施例では、リード・ライト制御情
報として読出しコマンドや書込みコマンドを使用してい
るが、書込み／読出しを指示する識別情報等の制御情報
であればどのようなものであってもよい。このような制
御情報を他の情報と別に或いは一緒に転送することがで
きる。また、これは、制御情報ばかりでなく、対応する
リード・ライト制御信号であってもよいことはもちろん
である。

さらに、先頭アドレスと転送語数とは、転送データと
独立にこれだけ先に転送した後に転送データだけ後から
転送するようにしても、或は、これらを同時に転送して
もよい。なお、半導体メモリからデータを読出す際に
は、先にその先頭アドレスと転送語数とを転送すること
になる。

実施例において、半導体メモリの書込み時において
は、転送データ語数情報に換えて、データ終了情報を付
加し、ファイルメモリにおいてその情報を検出して半導
体メモリのアクセスを停止するようにしてもよい。な
お、このようなデータ終了の検出は、入力信号分離回路
でデコードするだけで行うことができる。したがって、
語数カウンタは、転送データの終了を検出する終了検出
回路一般を使用することができる。なお、転送データ語
数情報における語とは、特定のバイト数の語を意味する
ものではなく、任意の情報量単位として１語とすること
ができるものであることはもちろんである。

また、実施例では、アドレスカウンタによりアクセス
の制御をしているが、これは、マイクロプロセッサのア
ドレス出力を利用してアクセスするようにしてもよい。

さらに、半導体メモリとしてRAM例を挙げているが、
メモリとしては、EEPROMをはじめ各種のメモリを用いる
ことができる。

［発明の効果］以上説明したように、本発明にあっては、シリアル転
送でデータを受けてファイルメモリの内部でパラレルデ
ータに変換して半導体メモリに記憶するようにし、パラ
レルデータを半導体メモリから読出して内部でシリアル
データにして外部へ転送するようにしているので、半導
体ファイルメモリドライバとの接続線数を少なくでき、
その結果として、コネクタのピン数を低減できる。した
がって、挿抜力が小さくて済み、信頼性の高いファイル
メモリを実現できる。

さらに、この発明にあっては、半導体メモリにおける
データアクセス領域の先頭アドレス、アクセスする容量
を示す転送語数情報又は転送終了情報、そのアドレスに
対応した送信データ等をシリアルデータ例として半導体
ファイルメモリドライバを介してファイルメモリが受
け、前記の先頭アドレスをアドレスアクセス回路にセッ
トし、転送語数情報等を終了検出回路に送り、転送語数
に応じたデータ数だけ半導体メモリをアクセスするよう
にしているので、必要なデータのみの書込み／読出しを
行うことができる。なお、前記の転送語数情報又は転送
終了情報は、半導体ファイルメモリドライバが保持して
これらの情報に対応する処理をしてもよい。

【図面の簡単な説明】

第１図は、この発明のファイルメモリの発明における基
本的な構成を示す構成図、第２図は、第１図の基本構成
で情報処理装置からファイルメモリ側に送出される転送
情報フォーマットの構成例図、第３図は、第１図の基本
構成におけるファイルメモリへのデータ書込みシーケン
スを示すフローチャート、第４図は、第１図の基本構成
におけるファイルメモリからのデータ読出しシーケンス
を示すフローチャート、第５図は、第３図で表示した第
１図の半導体メモリにおけるデータ書込み時の各信号線
の信号状態を示したタイムチャート、第６図は、第４図
で表示した第１図のファイルメモリにおけるデータ読出
し時の各信号線の信号状態を示したタイムチャート、第
７図は、図１の基本構成を適用したこの発明の一実施例
であってファイルメモリがリード／ライト制御を行うド
ライバを介して情報処理装置に接続された構成例を示す
ブロック図、第８図は、第７図の構成例において、ファ
イルメモリへのデータ書込み時のドライバおよびファイ
ルメモリの動作シーケンスを表示するフローチャート、
第９図は、第７図の構成例において、ファイルメモリか
らのデータ読出し時のドライバおよびファイルメモリの
動作シーケンスを表示するフローチャートである。１……RAM、２……ラッチ回路、３……アドレスカウンタ、４……制御回路、５……データ語数計数カウンタ、６……パラレル／シリ
アル変換回路（P/S）、７……シリアル／パラレル変換
回路（S/P）、８……入力信号分離回路、９……入出力
信号線、10……クロック信号線、11……リセット信号
線、20……ドライバ、21……ホストコンピュータ、30…
…ファイルメモリ、36……半導体メモリ。

フロントページの続き (56)参考文献特開昭61−235966（ＪＰ，Ａ) 特開昭62−75857（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/00

Claims

(57)【特許請求の範囲】

【請求項１】半導体メモリと、外部装置から半導体ファ
イルメモリドライバを介してこの半導体メモリをアクセ
スする先頭アドレスを示すアドレス情報と転送語数情報
と送信データとを有するデータをシリアルデータ列とし
て受けるインタフェースと、前記半導体メモリのアドレ
スをアクセスするアドレスアクセス回路と、転送データ
数の終了を検出する終了検出回路とを備え、前記インタ
フェースは前記シリアルデータ列から転送語数情報を分
離して前記終了検出回路に送出し、かつ前記シリアルデ
ータ列からアドレス情報を分離して前記アドレスアクセ
ス回路に送出し、前記アドレスアクセス回路に前記アド
レス情報をセットしてこれをインクリメント又はデクリ
メントし、前記送信データの書込み又は前記半導体メモ
リに記憶されたデータの読出しを行うとともに、前記転
送語数情報に基づき前記終了検出回路が転送データの終
了を検出し、この検出に応じてデータの書込み又は読出
しを停止し、前記インタフェースおよび前記アドレスア
クセス回路及び前記終了検出回路は同一のケースに収納
され、前記半導体ファイルメモリドライバにコネクタを
介して結合されることを特徴とする半導体ファイルメモ
リ。
【請求項２】前記インタフェースは、データ分離回路と
制御回路とを有し、前記データ分離回路が前記シリアル
データ列からアドレス情報を分離して前記アドレスアク
セス回路に送出して前記アドレス情報をセットし、前記
制御回路が前記アドレス情報をインクリメント又はデク
リメントし、前記送信データの書込み又は前記半導体メ
モリに記憶されたデータの読出しを行うものである請求
項１記載の半導体ファイルメモリ。
【請求項３】前記インタフェースは、データ分離回路と
制御回路とを有し、前記ケース側と前記半導体ファイル
メモリドライバ側にそれぞれこれらのインタフェースと
して設けられ、前記終了検出回路は前記半導体ファイル
メモリドライバ側に収納されて前記インタフェースに換
えて前記外部装置から前記転送語数情報を受ける請求項
１記載の半導体ファイルメモリ。
【請求項４】前記ケース側に設けられたインタフェース
の前記データ分離回路は、前記シリアルデータ列からア
ドレス情報を分離して前記アドレスアクセス回路に送出
し、前記アドレス情報をセットし、前記ケース側に設け
られたインタフェースの前記制御回路が前記アドレス情
報をインクリメント又はデクリメントし、前記送信デー
タの書込み又は前記半導体メモリに記憶されたデータの
読出しを行うものである請求項３記載の半導体ファイル
メモリ。
【請求項５】前記制御回路は、マイクロプロセッサとメ
モリとこのメモリに記憶された制御プログラムにより実
現され、前記終了検出回路はこの制御回路により実現さ
れることを特徴とする請求項２乃至請求項４のうちのい
ずれか１項記載の半導体ファイルメモリ。
【請求項６】前記終了検出回路は送信データの語数を計
数する語数カウンタであり、前記アドレスアクセス回路
は、アドレスカウンタである請求項２乃至請求項４のう
ちのいずれか１項記載の半導体ファイルメモリ。
【請求項７】半導体メモリと、外部装置から半導体ファ
イルメモリドライバを介してこの半導体メモリをアクセ
スする先頭アドレスを示すアドレス情報と転送語数情報
と送信データとを有するデータをシリアルデータ列とし
て受けるインタフェースと、前記半導体メモリのアドレ
スをアクセスするアドレスアクセス回路と、転送データ
数の終了を検出する終了検出回路とを備え、前記インタ
フェースは前記シリアルデータ列から転送語数情報を分
離して前記終了検出回路に送出し、かつ前記シリアルデ
ータ列からアドレス情報を分離して前記アドレスアクセ
ス回路に送出し、前記アドレスアクセス回路に前記アド
レス情報をセットしてこれをインクリメント又はデクリ
メントし、前記送信データの書込み又は前記半導体メモ
リに記憶されたデータの読出しを行うとともに、前記転
送語数情報に基づき前記終了検出回路が転送データの終
了を検出し、この検出に応じてデータの書込み又は読出
しを停止し、前記インタフェースおよび前記アドレスア
クセス回路及び前記終了検出回路は同一のケースに収納
され、前記半導体ファイルメモリドライバにコネクタを
介して結合されることを特徴とする半導体ファイルメモ
リを用いた記憶システム。
【請求項８】前記インタフェースは、データ分離回路と
制御回路とを有し、前記データ分離回路が前記シリアル
データ列からアドレス情報を分離して前記アドレスアク
セス回路に送出して前記アドレス情報をセットし、前記
制御回路が前記アドレス情報をインクリメント又はデク
リメントし、前記送信データの書込み又は前記半導体メ
モリに記憶されたデータの読出しを行うものである請求
項７記載の半導体ファイルメモリを用いた記憶システ
ム。
【請求項９】前記インタフェースは、データ分離回路と
制御回路とを有し、前記ケース側と前記半導体ファイル
メモリドライバ側にそれぞれ設けられ、前記ケース側に
設けられた前記インタフェースが前記半導体ファイルメ
モリドライバとのインタフェースとなり、前記終了検出
回路は前記半導体ファイルメモリドライバ側に収納され
て前記半導体ファイルメモリドライバ側に設けられた前
記インタフェースから前記転送語数情報を受ける請求項
７記載の半導体ファイルメモリを用いた記憶システム。