JP2923902B2 - クロック生成装置 - Google Patents
クロック生成装置Info
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- 238000006243 chemical reaction Methods 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 6
- 230000010355 oscillation Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims 2
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＣＩＴＴ Ｒｅｃ．
Ｇ．７０３に勧告されている１３９．２６４Ｍｂｉｔ／
ｓｅｃのディジタル信号を、ＣＣＩＴＴ Ｒｅｃ．Ｇ．
７０８に勧告されているＡＵ（管理ユニット）−４信号
に多重化して伝送する伝送装置に使用されるクロック生
成装置に関し、特に、ＡＵ−４信号から１３９．２６４
Ｍｂ／ｓのディジタル信号をデマッピングする際、ジッ
タを予測したクロックを生成してそのクロックに前記デ
ィジタル信号を同期させるクロック生成装置に関する。
Ｇ．７０３に勧告されている１３９．２６４Ｍｂｉｔ／
ｓｅｃのディジタル信号を、ＣＣＩＴＴ Ｒｅｃ．Ｇ．
７０８に勧告されているＡＵ（管理ユニット）−４信号
に多重化して伝送する伝送装置に使用されるクロック生
成装置に関し、特に、ＡＵ−４信号から１３９．２６４
Ｍｂ／ｓのディジタル信号をデマッピングする際、ジッ
タを予測したクロックを生成してそのクロックに前記デ
ィジタル信号を同期させるクロック生成装置に関する。
【０００２】
【従来の技術】特開昭６３−３００６４２号公報には、
検出したジッタ量に応じて高次群周波数を変化させてス
タッフ率を変化させることにより、低次群入力信号クロ
ックが変動してもジッタ量を抑圧でき、安定した送信を
可能としたスタッフ多重変換装置が開示されている。
検出したジッタ量に応じて高次群周波数を変化させてス
タッフ率を変化させることにより、低次群入力信号クロ
ックが変動してもジッタ量を抑圧でき、安定した送信を
可能としたスタッフ多重変換装置が開示されている。
【０００３】特開平４−１９６９３７号公報には、同期
伝送網におけるクロックのジッタ抑圧回路が開示されて
いる。
伝送網におけるクロックのジッタ抑圧回路が開示されて
いる。
【０００４】本発明は、ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０
３に勧告されている１３９．２６４Ｍｂｉｔ／ｓｅｃの
ディジタル信号を、ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０８に
勧告されているＡＵ−４信号に多重して伝送する伝送装
置で使用され、ＳＤＨ（同期ディジタルハイアラーキ）
網に同期したＡＵ−４信号から、ジッタが抑圧されるよ
うに１３９．２６４Ｍｂｉｔ／ｓｅｃのディジタル信号
のクロックを生成するクロック生成装置に関する。
３に勧告されている１３９．２６４Ｍｂｉｔ／ｓｅｃの
ディジタル信号を、ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０８に
勧告されているＡＵ−４信号に多重して伝送する伝送装
置で使用され、ＳＤＨ（同期ディジタルハイアラーキ）
網に同期したＡＵ−４信号から、ジッタが抑圧されるよ
うに１３９．２６４Ｍｂｉｔ／ｓｅｃのディジタル信号
のクロックを生成するクロック生成装置に関する。
【０００５】図２は、前記ＡＵ−４信号から前記ディジ
タル信号のクロックを出力クロックとして生成する従来
のクロック生成装置を示している。前記ＡＵ−４信号
は、ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０８に開示されている
ように、ＶＣ（仮想コンテナ）−４とＡＵ−４ポインタ
とを有する。ＡＵ−４信号のＶＣ−４には、ＣＣＩＴＴ
Ｒｅｃ．Ｇ．７０３に勧告されている１３９．２６４Ｍ
ｂｉｔ／ｓｅｃのディジタル信号が収容されている。こ
のクロック生成装置は、このようなＡＵ−４信号から前
記ディジタル信号をデマッピングするために、ＡＵ−４
信号がＳＤＨ網のクロックで書き込まれ、出力クロック
で読み出されるバッファ回路３を有する。オフセット検
出回路は、バッファ回路３の書き込みアドレス及び読み
出しアドレスを監視し、書き込みアドレスと読み出しア
ドレスとのオフセット値を検出し、検出したオフセット
値をＣＰＵ（中央処理ユニット）回路８を介してＮＣＯ
(Numerically Controlled Oscillator)回路９に送出す
る。ＮＣＯ回路９は、オフセット値を１２ｂｉｔのディ
ジタル化された正弦波に変換する。
タル信号のクロックを出力クロックとして生成する従来
のクロック生成装置を示している。前記ＡＵ−４信号
は、ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０８に開示されている
ように、ＶＣ（仮想コンテナ）−４とＡＵ−４ポインタ
とを有する。ＡＵ−４信号のＶＣ−４には、ＣＣＩＴＴ
Ｒｅｃ．Ｇ．７０３に勧告されている１３９．２６４Ｍ
ｂｉｔ／ｓｅｃのディジタル信号が収容されている。こ
のクロック生成装置は、このようなＡＵ−４信号から前
記ディジタル信号をデマッピングするために、ＡＵ−４
信号がＳＤＨ網のクロックで書き込まれ、出力クロック
で読み出されるバッファ回路３を有する。オフセット検
出回路は、バッファ回路３の書き込みアドレス及び読み
出しアドレスを監視し、書き込みアドレスと読み出しア
ドレスとのオフセット値を検出し、検出したオフセット
値をＣＰＵ（中央処理ユニット）回路８を介してＮＣＯ
(Numerically Controlled Oscillator)回路９に送出す
る。ＮＣＯ回路９は、オフセット値を１２ｂｉｔのディ
ジタル化された正弦波に変換する。
【０００６】Ｄ／Ａ（ディジタル／アナログ）変換回路
６はディジタル化された正弦波をアナログの正弦波に変
換する。変調機１０´は、アナログの正弦波をオシレー
タ１０の正弦波により変調する。バンドパスフィルタ回
路１１は、その変調されたアナログの正弦波から必要な
周波数成分の正弦波を作る。波形整形回路１２は、必要
な周波数成分の正弦波をディジタル波形に波形整形して
出力クロックとして出力する。
６はディジタル化された正弦波をアナログの正弦波に変
換する。変調機１０´は、アナログの正弦波をオシレー
タ１０の正弦波により変調する。バンドパスフィルタ回
路１１は、その変調されたアナログの正弦波から必要な
周波数成分の正弦波を作る。波形整形回路１２は、必要
な周波数成分の正弦波をディジタル波形に波形整形して
出力クロックとして出力する。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
クロック生成装置は、書き込みアドレスと読み出しアド
レスとのオフセット値のみを用いて出力クロックを生成
していたため、充分にジッタを抑圧制御しきれていなか
った。
クロック生成装置は、書き込みアドレスと読み出しアド
レスとのオフセット値のみを用いて出力クロックを生成
していたため、充分にジッタを抑圧制御しきれていなか
った。
【０００８】それ故、本発明の課題は、充分にジッタを
抑圧することができるクロック生成装置を提供すること
にある。
抑圧することができるクロック生成装置を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明によれば、ＶＣ−
４とＡＵ−４ポインタとを有するＡＵ−４信号から、前
記ＶＣ−４に含まれる所定のビットレートのディジタル
信号をデマッピングする際に、前記ディジタル信号を同
期させるために使用されるクロックを生成するクロック
生成装置において、前記ＡＵ−４信号の前記ＡＵ−４ポ
インタのＨ１バイト及びＨ２バイトからポインタ・ジャ
スティフィケーション情報を抽出する手段と、前記ＡＵ
−４信号の前記ＶＣ−４に含まれているジャスティフィ
ケーション・オポーチュニティ・ビットからジャスティ
フィケーション・オポーチュニティ・ビット情報を抽出
すると共に、前記ＶＣ−４から前記ディジタル信号を抽
出ディジタル信号として抽出する手段と、前記抽出ディ
ジタル信号が書き込まれ、書き込まれたディジタル信号
が前記クロックで読み出されるバッファ回路と、該バッ
ファ回路における前記抽出ディジタル信号の書き込みア
ドレスと前記書き込まれたディジタル信号の読み出しア
ドレスとのオフセット値を検出オフセット値として検出
するオフセット検出回路と、前記ポインタ・ジャスティ
フィケーション情報と前記ジャスティフィケーション・
オポーチュニティ・ビット情報とから、前記書き込みア
ドレスと前記読み出しアドレスとのオフセット値を予測
オフセット値として予測し、その予測オフセット値と前
記検出オフセット値との差分を、前記クロックの補正値
のディジタル値として出力する手段と、前記クロックの
補正値のディジタル値を前記クロックの補正値のアナロ
グ値に変換するＤ／Ａ変換回路と、前記クロックの補正
値のアナログ値によって補正されたクロックを生成し、
この補正されたクロックを前記バッファ回路に前記クロ
ックとして与える手段とを、有することを特徴とするク
ロック生成装置が得られる。
４とＡＵ−４ポインタとを有するＡＵ−４信号から、前
記ＶＣ−４に含まれる所定のビットレートのディジタル
信号をデマッピングする際に、前記ディジタル信号を同
期させるために使用されるクロックを生成するクロック
生成装置において、前記ＡＵ−４信号の前記ＡＵ−４ポ
インタのＨ１バイト及びＨ２バイトからポインタ・ジャ
スティフィケーション情報を抽出する手段と、前記ＡＵ
−４信号の前記ＶＣ−４に含まれているジャスティフィ
ケーション・オポーチュニティ・ビットからジャスティ
フィケーション・オポーチュニティ・ビット情報を抽出
すると共に、前記ＶＣ−４から前記ディジタル信号を抽
出ディジタル信号として抽出する手段と、前記抽出ディ
ジタル信号が書き込まれ、書き込まれたディジタル信号
が前記クロックで読み出されるバッファ回路と、該バッ
ファ回路における前記抽出ディジタル信号の書き込みア
ドレスと前記書き込まれたディジタル信号の読み出しア
ドレスとのオフセット値を検出オフセット値として検出
するオフセット検出回路と、前記ポインタ・ジャスティ
フィケーション情報と前記ジャスティフィケーション・
オポーチュニティ・ビット情報とから、前記書き込みア
ドレスと前記読み出しアドレスとのオフセット値を予測
オフセット値として予測し、その予測オフセット値と前
記検出オフセット値との差分を、前記クロックの補正値
のディジタル値として出力する手段と、前記クロックの
補正値のディジタル値を前記クロックの補正値のアナロ
グ値に変換するＤ／Ａ変換回路と、前記クロックの補正
値のアナログ値によって補正されたクロックを生成し、
この補正されたクロックを前記バッファ回路に前記クロ
ックとして与える手段とを、有することを特徴とするク
ロック生成装置が得られる。
【００１０】更に本発明によれば、前記ＡＵ−４信号が
ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０８に勧告されているＡＵ
−４信号であり、前記ディジタル信号がＣＣＩＴＴ Ｒ
ｅｃ．Ｇ．７０３に勧告されている１３９．２６４Ｍｂ
ｉｔ／ｓｅｃの信号であることを特徴とするクロック生
成装置が得られる。
ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０８に勧告されているＡＵ
−４信号であり、前記ディジタル信号がＣＣＩＴＴ Ｒ
ｅｃ．Ｇ．７０３に勧告されている１３９．２６４Ｍｂ
ｉｔ／ｓｅｃの信号であることを特徴とするクロック生
成装置が得られる。
【００１１】また本発明によれば、ＣＣＩＴＴ Ｒｅ
ｃ．Ｇ．７０３に勧告されている１３９．２６４Ｍｂｉ
ｔ／ｓｅｃのディジタル信号を、ＣＣＩＴＴ Ｒｅｃ．
Ｇ．７０８に勧告されているＡＵ−４信号に多重化して
伝送する伝送装置に使用されるクロック生成装置におい
て、前記ＡＵ−４信号に含まれるＡＵ−４ポインタのＨ
１バイト及びＨ２バイトをモニタし、Ｈ１バイト及びＨ
２バイトからポインタ・ジャスティフィケーション情報
を抽出するＨ１及びＨ２バイトモニタ回路と、前記ＡＵ
−４信号に含まれるＶＣ−４に含まれているジャスティ
フィケーション・オポーチュニティ・ビットからジャス
ティフィケーション・オポーチュニティ・ビット情報を
抽出すると共に、前記ＶＣ−４から前記ディジタル信号
を抽出ディジタル信号として抽出する手段と、前記抽出
ディジタル信号が書き込まれ、書き込まれたディジタル
信号が読み出しクロックで読み出されるバッファ回路
と、該バッファ回路における前記抽出ディジタル信号の
書き込みアドレスと前記書き込まれたディジタル信号の
読み出しアドレスとのオフセット値を検出オフセット値
として検出するオフセット検出回路と、前記ポインタ・
ジャスティフィケーション情報と前記ジャスティフィケ
ーション・オポーチュニティ・ビット情報とから、前記
書き込みアドレスと前記読み出しアドレスとのオフセッ
ト値を予測オフセット値として予測し、その予測オフセ
ット値と前記検出オフセット値との差分を、前記読み出
しクロックの補正値のディジタル値として出力する処理
回路と、前記読み出しクロックの補正値のディジタル値
を前記読み出しクロックの補正値のアナログ値に変換す
るＤ／Ａ変換回路と、前記読み出しクロックの補正値の
アナログ値によって補正されたクロックを生成し、この
補正されたクロックを前記バッファ回路に前記読み出し
クロックとして与える電圧制御発振回路とを、有するこ
とを特徴とするクロック生成装置が得られる。
ｃ．Ｇ．７０３に勧告されている１３９．２６４Ｍｂｉ
ｔ／ｓｅｃのディジタル信号を、ＣＣＩＴＴ Ｒｅｃ．
Ｇ．７０８に勧告されているＡＵ−４信号に多重化して
伝送する伝送装置に使用されるクロック生成装置におい
て、前記ＡＵ−４信号に含まれるＡＵ−４ポインタのＨ
１バイト及びＨ２バイトをモニタし、Ｈ１バイト及びＨ
２バイトからポインタ・ジャスティフィケーション情報
を抽出するＨ１及びＨ２バイトモニタ回路と、前記ＡＵ
−４信号に含まれるＶＣ−４に含まれているジャスティ
フィケーション・オポーチュニティ・ビットからジャス
ティフィケーション・オポーチュニティ・ビット情報を
抽出すると共に、前記ＶＣ−４から前記ディジタル信号
を抽出ディジタル信号として抽出する手段と、前記抽出
ディジタル信号が書き込まれ、書き込まれたディジタル
信号が読み出しクロックで読み出されるバッファ回路
と、該バッファ回路における前記抽出ディジタル信号の
書き込みアドレスと前記書き込まれたディジタル信号の
読み出しアドレスとのオフセット値を検出オフセット値
として検出するオフセット検出回路と、前記ポインタ・
ジャスティフィケーション情報と前記ジャスティフィケ
ーション・オポーチュニティ・ビット情報とから、前記
書き込みアドレスと前記読み出しアドレスとのオフセッ
ト値を予測オフセット値として予測し、その予測オフセ
ット値と前記検出オフセット値との差分を、前記読み出
しクロックの補正値のディジタル値として出力する処理
回路と、前記読み出しクロックの補正値のディジタル値
を前記読み出しクロックの補正値のアナログ値に変換す
るＤ／Ａ変換回路と、前記読み出しクロックの補正値の
アナログ値によって補正されたクロックを生成し、この
補正されたクロックを前記バッファ回路に前記読み出し
クロックとして与える電圧制御発振回路とを、有するこ
とを特徴とするクロック生成装置が得られる。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１を参照すると、本発明の一実施例によ
るクロック生成装置は、図２のクロック生成装置と同様
に、ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０８に記載のＡＵ−４
信号から、ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０３に勧告され
ている１３９．２６４Ｍｂｉｔ／ｓｅｃのディジタル信
号のクロックを出力クロックとして生成するものであ
る。図１のクロック生成装置は、ＡＵ−４信号に含まれ
るＡＵ−４ポインタのＨ１バイト及びＨ２バイトをモニ
タし、Ｈ１バイト及びＨ２バイトからポインタ・ジャス
ティフィケーション情報を出力するＨ１バイト及びＨ２
バイトモニタ回路１を有する。
るクロック生成装置は、図２のクロック生成装置と同様
に、ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０８に記載のＡＵ−４
信号から、ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０３に勧告され
ている１３９．２６４Ｍｂｉｔ／ｓｅｃのディジタル信
号のクロックを出力クロックとして生成するものであ
る。図１のクロック生成装置は、ＡＵ−４信号に含まれ
るＡＵ−４ポインタのＨ１バイト及びＨ２バイトをモニ
タし、Ｈ１バイト及びＨ２バイトからポインタ・ジャス
ティフィケーション情報を出力するＨ１バイト及びＨ２
バイトモニタ回路１を有する。
【００１４】デスタッフ回路２は、ＡＵ−４信号からＡ
Ｕ−４ポインタをデスタッフして得られたＶＣ−４から
ジャスティフィケーション・オポーチュニティ・ビット
を検出して、ＶＣ−４から１３９．２６４Ｍｂｉｔ／ｓ
ｅｃのディジタル信号をデスタッフする。この際、デス
タッフ回路２は、ＡＵ−４信号に含まれるＶＣ−４に含
まれているジャスティフィケーション・オポーチュニテ
ィ・ビットからジャスティフィケーション・オポーチュ
ニティ・ビット情報を抽出すると共に、ＶＣ−４から前
記ディジタル信号を抽出ディジタル信号として抽出する
動作をする。
Ｕ−４ポインタをデスタッフして得られたＶＣ−４から
ジャスティフィケーション・オポーチュニティ・ビット
を検出して、ＶＣ−４から１３９．２６４Ｍｂｉｔ／ｓ
ｅｃのディジタル信号をデスタッフする。この際、デス
タッフ回路２は、ＡＵ−４信号に含まれるＶＣ−４に含
まれているジャスティフィケーション・オポーチュニテ
ィ・ビットからジャスティフィケーション・オポーチュ
ニティ・ビット情報を抽出すると共に、ＶＣ−４から前
記ディジタル信号を抽出ディジタル信号として抽出する
動作をする。
【００１５】バッファ回路３は、デスタッフ回路２で抽
出されたディジタル信号が書き込まれ、書き込まれたデ
ィジタル信号が出力クロック（読み出しクロック）で読
み出される。オフセット検出回路４は、バッファ回路３
におけるディジタル信号の書き込みアドレスと、書き込
まれたディジタル信号の読み出しアドレスとのオフセッ
ト値を検出オフセット値として検出する。
出されたディジタル信号が書き込まれ、書き込まれたデ
ィジタル信号が出力クロック（読み出しクロック）で読
み出される。オフセット検出回路４は、バッファ回路３
におけるディジタル信号の書き込みアドレスと、書き込
まれたディジタル信号の読み出しアドレスとのオフセッ
ト値を検出オフセット値として検出する。
【００１６】ＤＳＰ（ディジタル信号プロセッサ）回路
は、Ｈ１及びＨ２バイトモニタ回路１の出力するポイン
タ・ジャスティフィケーション情報とデスタッフ回路２
の出力するジャスティフィケーション・オポーチュニテ
ィ・ビット情報とから、バッファ回路３の書き込みアド
レスと読みだしアドレスのオフセット値を予測オフセッ
ト値として予測し、その予測オフセット値とオフセット
検出回路４の出力する検出オフセット値との差分を、出
力クロックの補正値のディジタル値として出力する。Ｄ
／Ａ変換回路６は、出力クロックの補正値のディジタル
値を出力クロックの補正値のアナログ値に変換する。Ｖ
ＣＯ（電圧制御発振）回路７は、出力クロックの補正値
のアナログ値によって制御され、出力クロックを生成す
る。この際、ＶＣＯ（電圧制御発振）回路７は、出力ク
ロックの補正値のアナログ値によって補正されたクロッ
クを生成し、この補正されたクロックをバッファ回路３
に出力クロックとして与える。そのため随時出力クロッ
クは補正され、１３９．２６４Ｍｂｉｔ／ｓｅｃのディ
ジタル信号はＡＵ−４信号に同期し、ジッタを抑圧制御
することができる。
は、Ｈ１及びＨ２バイトモニタ回路１の出力するポイン
タ・ジャスティフィケーション情報とデスタッフ回路２
の出力するジャスティフィケーション・オポーチュニテ
ィ・ビット情報とから、バッファ回路３の書き込みアド
レスと読みだしアドレスのオフセット値を予測オフセッ
ト値として予測し、その予測オフセット値とオフセット
検出回路４の出力する検出オフセット値との差分を、出
力クロックの補正値のディジタル値として出力する。Ｄ
／Ａ変換回路６は、出力クロックの補正値のディジタル
値を出力クロックの補正値のアナログ値に変換する。Ｖ
ＣＯ（電圧制御発振）回路７は、出力クロックの補正値
のアナログ値によって制御され、出力クロックを生成す
る。この際、ＶＣＯ（電圧制御発振）回路７は、出力ク
ロックの補正値のアナログ値によって補正されたクロッ
クを生成し、この補正されたクロックをバッファ回路３
に出力クロックとして与える。そのため随時出力クロッ
クは補正され、１３９．２６４Ｍｂｉｔ／ｓｅｃのディ
ジタル信号はＡＵ−４信号に同期し、ジッタを抑圧制御
することができる。
【００１７】
【発明の効果】以上説明したように本発明は、ＡＵ−４
信号に含まれるＡＵ−４ポインタのＨ１バイト及びＨ２
バイトからのポインタ・ジャスティフィケーション情報
と、ＡＵ−４信号に含まれるＶＣ−４に含まれているジ
ャスティフィケーション・オポーチュニティ・ビットと
から予測したオフセット値と、オフセット検出回路によ
って検出されたオフセット値との差分を補正値として計
算し、この補正値により出力するクロックを補正してい
るため、ジッタを予測して抑圧制御することができると
いう効果を有する。
信号に含まれるＡＵ−４ポインタのＨ１バイト及びＨ２
バイトからのポインタ・ジャスティフィケーション情報
と、ＡＵ−４信号に含まれるＶＣ−４に含まれているジ
ャスティフィケーション・オポーチュニティ・ビットと
から予測したオフセット値と、オフセット検出回路によ
って検出されたオフセット値との差分を補正値として計
算し、この補正値により出力するクロックを補正してい
るため、ジッタを予測して抑圧制御することができると
いう効果を有する。
【図１】本発明の一実施例によるクロック生成装置のブ
ロック図である。
ロック図である。
【図２】従来のクロック生成装置のブロック図である。
１ Ｈ１及びＨ２バイトモニタ回路 ２ デスタッフ回路 ３ バッファ回路 ４ オフセット検出回路 ５ ＤＳＰ回路 ６ Ｄ／Ａ変換回路 ７ ＶＣＯ回路 ８ ＣＰＵ回路 ９ ＮＣＯ回路 １０ オシレータ １０´ 変調機 １１ バンドパスフィルタ回路 １２ 波形整形回路
Claims (3)
- 【請求項１】 ＶＣ−４とＡＵ−４ポインタとを有する
ＡＵ−４信号から、前記ＶＣ−４に含まれる所定のビッ
トレートのディジタル信号をデマッピングする際に、前
記ディジタル信号を同期させるために使用されるクロッ
クを生成するクロック生成装置において、 前記ＡＵ−４信号の前記ＡＵ−４ポインタのＨ１バイト
及びＨ２バイトからポインタ・ジャスティフィケーショ
ン情報を抽出する手段と、 前記ＡＵ−４信号の前記ＶＣ−４に含まれているジャス
ティフィケーション・オポーチュニティ・ビットからジ
ャスティフィケーション・オポーチュニティ・ビット情
報を抽出すると共に、前記ＶＣ−４から前記ディジタル
信号を抽出ディジタル信号として抽出する手段と、 前記抽出ディジタル信号が書き込まれ、書き込まれたデ
ィジタル信号が前記クロックで読み出されるバッファ回
路と、 該バッファ回路における前記抽出ディジタル信号の書き
込みアドレスと前記書き込まれたディジタル信号の読み
出しアドレスとのオフセット値を検出オフセット値とし
て検出するオフセット検出回路と、 前記ポインタ・ジャスティフィケーション情報と前記ジ
ャスティフィケーション・オポーチュニティ・ビット情
報とから、前記書き込みアドレスと前記読み出しアドレ
スとのオフセット値を予測オフセット値として予測し、
その予測オフセット値と前記検出オフセット値との差分
を、前記クロックの補正値のディジタル値として出力す
る手段と、 前記クロックの補正値のディジタル値を前記クロックの
補正値のアナログ値に変換するＤ／Ａ変換回路と、 前記クロックの補正値のアナログ値によって補正された
クロックを生成し、この補正されたクロックを前記バッ
ファ回路に前記クロックとして与える手段とを、有する
ことを特徴とするクロック生成装置。 - 【請求項２】 前記ＡＵ−４信号がＣＣＩＴＴ Ｒｅ
ｃ．Ｇ．７０８に勧告されているＡＵ−４信号であり、
前記ディジタル信号がＣＣＩＴＴ Ｒｅｃ．Ｇ．７０３
に勧告されている１３９．２６４Ｍｂｉｔ／ｓｅｃの信
号であることを特徴とする請求項１に記載のクロック生
成装置。 - 【請求項３】 ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０３に勧告
されている１３９．２６４Ｍｂｉｔ／ｓｅｃのディジタ
ル信号を、ＣＣＩＴＴ Ｒｅｃ．Ｇ．７０８に勧告され
ているＡＵ−４信号に多重化して伝送する伝送装置に使
用されるクロック生成装置において、 前記ＡＵ−４信号に含まれるＡＵ−４ポインタのＨ１バ
イト及びＨ２バイトをモニタし、Ｈ１バイト及びＨ２バ
イトからポインタ・ジャスティフィケーション情報を抽
出するＨ１及びＨ２バイトモニタ回路と、 前記ＡＵ−４信号に含まれるＶＣ−４に含まれているジ
ャスティフィケーション・オポーチュニティ・ビットか
らジャスティフィケーション・オポーチュニティ・ビッ
ト情報を抽出すると共に、前記ＶＣ−４から前記ディジ
タル信号を抽出ディジタル信号として抽出する手段と、 前記抽出ディジタル信号が書き込まれ、書き込まれたデ
ィジタル信号が読み出しクロックで読み出されるバッフ
ァ回路と、 該バッファ回路における前記抽出ディジタル信号の書き
込みアドレスと前記書き込まれたディジタル信号の読み
出しアドレスとのオフセット値を検出オフセット値とし
て検出するオフセット検出回路と、 前記ポインタ・ジャスティフィケーション情報と前記ジ
ャスティフィケーション・オポーチュニティ・ビット情
報とから、前記書き込みアドレスと前記読み出しアドレ
スとのオフセット値を予測オフセット値として予測し、
その予測オフセット値と前記検出オフセット値との差分
を、前記読み出しクロックの補正値のディジタル値とし
て出力する処理回路と、 前記読み出しクロックの補正値のディジタル値を前記読
み出しクロックの補正値のアナログ値に変換するＤ／Ａ
変換回路と、 前記読み出しクロックの補正値のアナログ値によって補
正されたクロックを生成し、この補正されたクロックを
前記バッファ回路に前記読み出しクロックとして与える
電圧制御発振回路とを、有することを特徴とするクロッ
ク生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007303A JP2923902B2 (ja) | 1995-01-20 | 1995-01-20 | クロック生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7007303A JP2923902B2 (ja) | 1995-01-20 | 1995-01-20 | クロック生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204695A JPH08204695A (ja) | 1996-08-09 |
| JP2923902B2 true JP2923902B2 (ja) | 1999-07-26 |
Family
ID=11662258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7007303A Expired - Lifetime JP2923902B2 (ja) | 1995-01-20 | 1995-01-20 | クロック生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2923902B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19943790C2 (de) | 1999-09-13 | 2001-11-15 | Ericsson Telefon Ab L M | Verfahren und Vorrichtung zur Bestimmung eines Synchronisationsfehlers in einem Netzwerkknoten |
| KR100439215B1 (ko) * | 2001-09-06 | 2004-07-05 | 엘지전자 주식회사 | 피디에이치와 에스디에이치간의 신호 변환 장치 |
| KR100422138B1 (ko) * | 2001-09-28 | 2004-03-11 | 엘지전자 주식회사 | 동기식 전송시스템의 패턴 발생기를 이용한 위상동기화장치 및 그 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3942883A1 (de) * | 1989-12-23 | 1991-06-27 | Philips Patentverwaltung | Schaltungsanordnung zur bitratenanpassung |
-
1995
- 1995-01-20 JP JP7007303A patent/JP2923902B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204695A (ja) | 1996-08-09 |
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Legal Events
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