JP2924933B2 - Storage circuit device - Google Patents
Storage circuit deviceInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】本発明は、主として付設される冗
長回路により得られる装置内における不良ビットを救済
できるか否かの情報を記憶させる簡素化された回路構成
のプログラム回路を備えた記憶回路装置(メモリチッ
プ)に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a storage circuit provided with a program circuit having a simplified circuit configuration for storing information as to whether or not a defective bit can be remedied in a device mainly obtained by an attached redundant circuit. The present invention relates to a device (memory chip).
【0002】[0002]
【従来の技術】従来、この種の記憶回路装置(メモリチ
ップ)は、メモリチップサイズの増大に伴って冗長回路
を備えたものが多くなっている。このようなメモリチッ
プは、複数の単位でシリコンウェハー上に配列され、そ
れらが良品か不良品であるかの検査が行われる。この品
質の確認を行う際、上述した冗長回路は救済手段として
予備測定に用いられる。この冗長回路による予備検査結
果がメモリチップの良品・不良品を判定する上での初期
的な評価とされるのが一般的である。2. Description of the Related Art Conventionally, many storage circuit devices (memory chips) of this type have a redundant circuit with an increase in memory chip size. Such memory chips are arranged on a silicon wafer in a plurality of units, and an inspection is performed to determine whether they are non-defective or defective. When confirming the quality, the above-mentioned redundant circuit is used for preliminary measurement as a remedy. It is general that the result of the preliminary inspection by the redundant circuit is an initial evaluation for judging a good or defective memory chip.
【0003】図4は記憶回路装置の冗長回路による検査
手順を示したものである。品質検査では、先ずメモリチ
ップ上のボンディング適用型のパッドにプローブを接続
し、予備測定(ステップS1)を行う。この予備測定
(ステップS1)では、冗長回路によって救済可能か否
かの判定を行い、その判定結果に基づいて不良ビットが
選ばれたときに冗長ビットに切り換わるようにヒューズ
切断箇所の決定を行うものである。これらの判定若しく
は決定は、シリコンウェハー上の全てのメモリチップに
ついて行う。FIG. 4 shows an inspection procedure using a redundant circuit of a storage circuit device. In the quality inspection, first, a probe is connected to a bonding type pad on a memory chip, and a preliminary measurement (step S1) is performed. In this preliminary measurement (step S1), it is determined whether or not the repair can be performed by the redundant circuit, and based on the result of the determination, the fuse cutting position is determined so that the defective bit is switched to the redundant bit when a defective bit is selected. Things. These determinations or decisions are made for all the memory chips on the silicon wafer.
【0004】次に、決定結果に基づいて該当するヒュー
ズの切断を行うトリミング(ステップS2)処理を行
う。最後に、シリコンウェハー上の全てのメモリチップ
について、予備測定(ステップS1)と同様にボンディ
ング適用型のパッドにプローブを当て、メモリチップが
良品か不良品かを判定するPass/Fail測定(ス
テップS3)を行う。この結果、不良品にはインク又は
レーザ等で印を付けるようにして管理する。Next, a trimming (step S2) process for cutting the corresponding fuse based on the determination result is performed. Finally, for all the memory chips on the silicon wafer, as in the preliminary measurement (step S1), a probe is applied to the bonding-applied pad to determine whether the memory chip is a non-defective product or a defective product (step S3). )I do. As a result, defective products are managed by marking them with ink or laser.
【0005】以上の処理を行った後、組み立ての際に
は、印の無いメモリチップのみを用いて組み立てを行う
ことにより、良品メモリチップだけを用いて組み立てを
行うことができる。[0005] After the above processing, when assembling, by assembling using only the unmarked memory chips, it is possible to assemble using only good memory chips.
【0006】[0006]
【発明が解決しようとする課題】ところで、最近はメモ
リ容量の増大に伴ってメモリチップ1個当りに要する測
定単位時間がかなり長くなっている。これに加え、上述
したようなシリコンウェハー上の検査手順において、予
備測定とPass/Fail測定との計2回の測定を全
てのメモリチップに対してそれぞれ行うことは煩雑であ
る。By the way, recently, as the memory capacity increases, the measurement unit time required for one memory chip has become considerably longer. In addition, in the inspection procedure on the silicon wafer as described above, it is troublesome to perform a total of two measurements of the preliminary measurement and the Pass / Fail measurement for each of the memory chips.
【0007】このような状況では、例えば1ヶ月当りの
単一シリコンウェハーによる測定枚数が大きく減少され
る。結果として、記憶回路装置の出荷数が制限されてし
まうことになる。In such a situation, for example, the number of sheets measured by a single silicon wafer per month is greatly reduced. As a result, the number of shipped storage circuit devices is limited.
【0008】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、シリコンウェハー
上における品質検査の際の測定時間を大幅に短縮し得る
冗長回路並びに簡素な構成のプログラム回路を備えた記
憶回路装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and a technical problem thereof is to provide a redundant circuit and a simple configuration which can greatly reduce the measurement time in quality inspection on a silicon wafer. And a storage circuit device provided with the program circuit.
【0009】[0009]
【課題を解決するための手段】本発明によれば、付設さ
れる冗長回路により得られる装置内における不良ビット
を救済できるか否かの情報を記憶させるプログラム回路
を備えた記憶回路装置において、プログラム回路は、プ
ローブ立て適用型のパッド,ヒューズ,及び抵抗をこの
順で直列接続した局部を含むと共に、装置が備える電源
に一端側が接続されたダイオードの他端側を該局部にお
ける該抵抗側に接続して構成された記憶回路装置が得ら
れる。According to the present invention, there is provided a storage circuit device having a program circuit for storing information as to whether or not a defective bit can be remedied in a device obtained by an attached redundant circuit. The circuit includes a local portion in which a pad, a fuse, and a resistor of a probe stand application type are connected in series in this order, and the other end of a diode having one end connected to a power supply included in the device is connected to the resistor side in the local portion. Is obtained.
【0010】又、本発明によれば、付設される冗長回路
により得られる装置内における不良ビットを救済できる
か否かの情報を記憶させるプログラム回路を備えた記憶
回路装置において、プログラム回路は、ボンディング適
用型のパッド及び入力保護回路の間にヒューズを介在接
続して構成された記憶回路装置が得られる。Further, according to the present invention, in a storage circuit device provided with a program circuit for storing information as to whether or not a defective bit can be remedied in a device obtained by an attached redundant circuit, the program circuit includes a bonding circuit. A storage circuit device configured by connecting a fuse between an applicable pad and an input protection circuit is obtained.
【0011】更に、本発明によれば、付設される冗長回
路により得られる装置内における不良ビットを救済でき
るか否かの情報を記憶させるプログラム回路を備えた記
憶回路装置において、プログラム回路は、抵抗及びヒュ
ーズを直列接続して成る局部の両端をそれぞれプローブ
立て適用型のパッドで接続して構成された記憶回路装置
が得られる。Further, according to the present invention, in a storage circuit device provided with a program circuit for storing information as to whether or not a defective bit can be remedied in a device obtained by an attached redundant circuit, the program circuit comprises a resistor. And a fuse connected in series, thereby obtaining a storage circuit device in which both ends of a local portion are connected by a probe stand applicable pad.
【0012】加えて、本発明によれば、付設される冗長
回路により得られる装置内における不良ビットを救済で
きるか否かの情報を記憶させるプログラム回路を備えた
記憶回路装置において、プログラム回路は、抵抗及びヒ
ューズを直列接続して成る局部の一端をプローブ立て適
用型のパッドで接続し、且つ他端をボンディング適用型
のパッドで接続して構成された記憶回路装置が得られ
る。In addition, according to the present invention, in a storage circuit device provided with a program circuit for storing information as to whether or not a defective bit can be remedied in a device obtained by an attached redundant circuit, the program circuit comprises: A storage circuit device is obtained in which one end of a local portion formed by connecting a resistor and a fuse in series is connected by a probe stand application type pad and the other end is connected by a bonding application type pad.
【0013】[0013]
【作用】本発明の記憶回路装置は、予備測定の際に冗長
回路により得られる不良ビットを救済できるかの情報を
記憶させるプログラム回路の回路構成を簡素化する(具
体的には、プログラム回路の回路構成をプローブ立て適
用型のパッド,ヒューズ,及び抵抗をこの順で直列接続
した局部を含むと共に、装置が備える電源に一端側が接
続されたダイオードの他端側を局部における抵抗側に接
続して構成されたもの、ボンディング適用型のパッド及
び入力保護回路の間にヒューズを介在接続して構成され
たもの、抵抗及びヒューズを直列接続して成る局部の両
端をそれぞれプローブ立て適用型のパッドで接続して構
成されたもの、或いは抵抗及びヒューズを直列接続して
成る局部の一端をプローブ立て適用型のパッドで接続
し、且つ他端をボンディング適用型のパッドで接続して
構成されたものの何れかとする)ことにより、全体とし
て簡素な規模で冗長回路を使用しても救済不可能な不良
メモリチップのPass/Fail測定(判定)を省略
可能になり、不良品の記憶回路装置についてはテストプ
ログラムを実行する必要がなくなるので、不良ビットを
救済した後のシリコンウェハー上における複数の記憶回
路装置を対象にした検査に要する測定時間が短縮され
る。The storage circuit device according to the present invention simplifies the circuit configuration of a program circuit for storing information as to whether a defective bit obtained by a redundant circuit can be remedied at the time of preliminary measurement (specifically, the program circuit has The circuit configuration includes a local part in which a pad, a fuse, and a resistor are applied in series in this order, and a diode whose one end is connected to a power supply included in the device is connected to the resistance side in the local part. Constructed, constructed by connecting a fuse between the bonding-applied pad and the input protection circuit, and connected to a probe stand-applied pad at both ends of a local unit consisting of resistors and fuses connected in series. Or one end of a local part formed by connecting a resistor and a fuse in series, with one end connected by a probe stand applicable pad and the other end bonded. The pass / fail measurement (determination) of a defective memory chip that cannot be remedied even if a redundant circuit is used on a simple scale as a whole. This makes it possible to eliminate the need to execute a test program for defective storage circuit devices, thereby reducing the measurement time required for inspection of a plurality of storage circuit devices on a silicon wafer after repairing defective bits. You.
【0014】[0014]
【実施例】以下に幾つかの実施例を挙げ、本発明の記憶
回路装置について、図面を参照して詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Several embodiments will be described below to describe the storage circuit device of the present invention in detail with reference to the drawings.
【0015】図1は本発明の一実施例に係る記憶回路装
置に備えられるプログラム回路を示したものである。こ
のプログラム回路は、シリコンウェハー上における品質
検査の予備測定に際し、冗長回路によって不良ビットを
救済できるか否かの情報を記憶させるものである。この
プログラム回路は、回路自体の状態を電気的に認識する
ためのプローブ12が立てられるプローブ立て適用型の
(専用の)パッド10と、多結晶シリコンからなるヒュ
ーズ11と、このヒューズ11用の抵抗R1とをこの順
で直列接続した局部を含むと共に、装置が備える電源
(接地接続部)に一端側が接続されたダイオードD1の
他端側を局部における抵抗R1側に接続して構成されて
いる。尚、この記憶回路装置の場合も、従来装置と同様
に予備測定用の冗長回路(図示せず)を備えるものであ
る。FIG. 1 shows a program circuit provided in a storage circuit device according to one embodiment of the present invention. This program circuit stores information on whether a defective bit can be remedied by a redundant circuit at the time of preliminary measurement of quality inspection on a silicon wafer. The program circuit includes a probe-dedicated (dedicated) pad 10 on which a probe 12 for electrically recognizing the state of the circuit itself, a fuse 11 made of polycrystalline silicon, and a resistor for the fuse 11 are provided. R1 and a local portion connected in series in this order, and the other end of a diode D1 having one end connected to a power supply (ground connection portion) provided in the device is connected to the resistor R1 side in the local portion. Note that this storage circuit device also includes a redundant circuit (not shown) for preliminary measurement, similarly to the conventional device.
【0016】次に、このようなプログラム回路を備えた
記憶回路装置に対する検査手順を説明する。このプログ
ラム回路は予備測定の時に冗長回路によって不良ビット
を救済できなかったときに、図4にて説明したトリミン
グを行う際に、レーザによりそのヒューズ11を予め切
断しておくものである。即ち、このプログラム回路は、
冗長回路によって不良ビットを救済できるか否かをヒュ
ーズ11の切断の有無により記憶可能にする。Next, an inspection procedure for a storage circuit device having such a program circuit will be described. In the program circuit, when the defective bit cannot be remedied by the redundant circuit at the time of the preliminary measurement, the fuse 11 is cut in advance by a laser when performing the trimming described in FIG. That is, this program circuit
Whether the defective bit can be relieved by the redundant circuit can be stored depending on whether the fuse 11 is cut or not.
【0017】次に、Pass/Fail測定を行うとき
には、最初にプローブ立て適用型のパッド10にプロー
ブ12を立てた後、このプローブ12にマイナスの電位
をかけて導通か非導通かを判断する。これにより、非導
通の場合はPass/Fail判定を実行する前に不良
としてメモリチップ上に印を付すことができる。Next, when the Pass / Fail measurement is performed, the probe 12 is first set on the probe stand application type pad 10, and then a negative potential is applied to the probe 12 to determine whether the probe 12 is conductive or non-conductive. Thereby, in the case of non-conduction, it is possible to mark the memory chip as defective before executing the Pass / Fail determination.
【0018】このように、一実施例に係る記憶回路装置
よれば、Pass/Fail測定において最初にプログ
ラム回路の電流の有無を判断させるだけで、冗長回路で
不良ビットを救済できない場合を判断することができ
る。よって、Pass/Fail測定においては不良の
記憶回路装置についてはテストプログラムを実行する必
要がなくなるので、検査に要する測定時間が短縮され
る。具体的に云えば、従来の予備測定に要する時間が5
秒程度であって、Pass/Fail測定に要する時間
が15秒程度であれば、Pass/Fail測定の所用
時間を2〜3秒程度短縮できることになる。As described above, according to the storage circuit device according to the embodiment, it is possible to judge a case where a defective circuit cannot be repaired by a redundant circuit only by first judging the presence or absence of a current in a program circuit in Pass / Fail measurement. Can be. Therefore, in Pass / Fail measurement, it is not necessary to execute a test program for a defective storage circuit device, so that the measurement time required for inspection is reduced. Specifically, the time required for the conventional preliminary measurement is 5 times.
If the time required for Pass / Fail measurement is about 15 seconds, and the time required for Pass / Fail measurement is about 15 seconds, the time required for Pass / Fail measurement can be reduced by about 2 to 3 seconds.
【0019】図2は本発明の他の実施例に係る記憶回路
装置に備えられるプログラム回路を示したもので、同図
(a)はそのプログラム回路の構成を例示したもので、
同図(b)は更にその変形プログラム回路を示したもの
である。FIG. 2 shows a program circuit provided in a storage circuit device according to another embodiment of the present invention. FIG. 2A illustrates the configuration of the program circuit.
FIG. 2B further shows the modified program circuit.
【0020】先の一実施例では、プログラム回路の構成
にプローブ立て適用型のパッド10を設けて冗長回路に
よる救済の成否を記憶できるようにしたが、この実施例
では、図2(a)に示す如くメモリチップ20をケース
に組み立てる際に使用するボンディング適用型のパッド
21,22,23を利用している。これらのパッド2
1,22,23にはそれぞれ入力保護回路25、26、
27が接続されている。又、パッド22と入力保護回路
26との間にはヒューズ24が接続されている。これ
ら、パッド22,ヒューズ24及び入力保護回路26
は、直列接続されてプログラム回路の基本構成を成す。In the above embodiment, the pad 10 of the probe stand application type is provided in the configuration of the program circuit so that the success or failure of the relief by the redundant circuit can be stored. In this embodiment, FIG. As shown, the pads 21, 22, and 23 of the bonding application type used when assembling the memory chip 20 into a case are used. These pads 2
The input protection circuits 25, 26,
27 are connected. Further, a fuse 24 is connected between the pad 22 and the input protection circuit 26. The pad 22, the fuse 24 and the input protection circuit 26
Are connected in series to form a basic configuration of a program circuit.
【0021】ところで、一般に記憶回路装置のアドレス
入力端子は、MOSFETのゲートに接続されるもので
あるため、図1に示したプログラム回路を図2(a)に
示したプログラム回路に応用して変形することにより、
図2(b)に示されるようにアドレス入力端子をP型M
OSFETであるT1のゲートと、N型MOSFETで
あるT2のゲートとに接続すると共に、ヒューズ32に
1〜2kΩ程度の抵抗R2とボンディング適用型のパッ
ド31とを接続してプログラム回路を構成しても動作的
には殆ど影響が現れない。このようにアドレス入力端子
を利用してプログラム回路を構成した場合には、プロー
ブ端子数及びパッド数を減らすことができる。Since the address input terminal of the storage circuit device is generally connected to the gate of the MOSFET, the program circuit shown in FIG. 1 is modified by applying the program circuit shown in FIG. By doing
As shown in FIG. 2B, the address input terminal is a P-type M
A program circuit is formed by connecting a gate of T1 which is an OSFET and a gate of T2 which is an N-type MOSFET, and connecting a resistor R2 of about 1 to 2 kΩ and a pad 31 of a bonding application type to a fuse 32. Has little effect on operation. When the program circuit is configured using the address input terminals as described above, the number of probe terminals and the number of pads can be reduced.
【0022】何れのプログラム回路を備えた記憶回路装
置の場合も、先の一実施例の場合と同様にPass/F
ail測定の所用時間を短縮することができる。In any case of the storage circuit device having the program circuit, the Pass / F is the same as in the first embodiment.
The time required for aile measurement can be shortened.
【0023】図3は、本発明の別の実施例に係る記憶回
路装置に備えられるプログラム回路を示したものであ
る。このプログラム回路は、プローブ立て適用型のパッ
ド41,42を2つ設け、これらの各パッド間にヒュー
ズ43と抵抗R3とを直列接続した構成になっている。
このような構成のプログラム回路は、入力保護回路を省
略できるため、半導体記憶装置の構成素子数を減らすこ
とができる。FIG. 3 shows a program circuit provided in a storage circuit device according to another embodiment of the present invention. This program circuit has a configuration in which two pads 41 and 42 of the probe stand application type are provided, and a fuse 43 and a resistor R3 are connected in series between these pads.
In the program circuit having such a configuration, the input protection circuit can be omitted, so that the number of components of the semiconductor memory device can be reduced.
【0024】更に、別の実施例に係る記憶回路装置にお
けるプローブ立て適用型のパッド41,42の何れか一
方をボンディング適用型のパッドに代えてもプログラム
回路を構成することもできる。Further, a program circuit can be formed by replacing either one of the pads 41 and 42 of the probe stand application type with a pad of the bonding application type in the storage circuit device according to another embodiment.
【0025】これらのプログラム回路を備えた記憶回路
装置の場合も、先の一実施例や他の実施例の場合と同様
にPass/Fail測定の所用時間を短縮することが
できる。In the case of the storage circuit device provided with these program circuits, the time required for Pass / Fail measurement can be shortened as in the case of the above-described first embodiment and other embodiments.
【0026】[0026]
【発明の効果】以上に述べた通り、本発明の記憶回路装
置によれば、予備測定の際に冗長回路による不良ビット
を救済できるか否かの情報を簡素に構成されたプログラ
ム回路に記憶させ、冗長回路を使用しても救済不可能な
不良メモリチップのPass/Fail測定(判定)を
省略可能にしているので、不良ビットを救済した後のシ
リコンウェハー上における複数の記憶回路装置を対象に
した品質検査の際の測定時間を大幅に短縮することがで
き、結果として良品の記憶回路装置を適確に多数出荷で
きるようになる。As described above, according to the storage circuit device of the present invention, at the time of preliminary measurement, information as to whether or not a defective bit can be remedied by a redundant circuit is stored in a simply configured program circuit. Since pass / fail measurement (judgment) of a defective memory chip that cannot be remedied even by using a redundant circuit can be omitted, a plurality of storage circuit devices on a silicon wafer after remedying a defective bit are targeted. It is possible to greatly reduce the measurement time in the quality inspection, and as a result, it is possible to ship a large number of non-defective storage circuit devices accurately.
【図1】本発明の一実施例に係る記憶回路装置に備えら
れるプログラム回路を示したものである。FIG. 1 shows a program circuit provided in a storage circuit device according to one embodiment of the present invention.
【図2】本発明の他の実施例に係る記憶回路装置に備え
られるプログラム回路を示したもので、(a)はそのプ
ログラム回路の構成を例示したもので、(b)は更にそ
の変形プログラム回路を示したものである。FIGS. 2A and 2B show a program circuit provided in a storage circuit device according to another embodiment of the present invention, wherein FIG. 2A illustrates the configuration of the program circuit, and FIG. 2 shows a circuit.
【図3】本発明の別の実施例に係る記憶回路装置に備え
られるプログラム回路を示したものである。FIG. 3 shows a program circuit provided in a storage circuit device according to another embodiment of the present invention.
【図4】従来の記憶回路装置における冗長回路による検
査手順を示したフローチャートである。FIG. 4 is a flowchart showing an inspection procedure by a redundant circuit in a conventional storage circuit device.
10,41,42 プローブ立て適用型のパッド 21,22,,23,31 ボンディング適用型のパッ
ド 11,24,32,43 ヒューズ 12,44,45 プローブ 20 メモリチップ R1,R2,R3 抵抗 D1,D2 ダイオード T1 P型MOSFET T2 N型MOSFET10, 41, 42 Pad of probe-stand application type 21, 22, 23, 31 Pad of bond-application type 11, 24, 32, 43 Fuse 12, 44, 45 Probe 20 Memory chip R1, R2, R3 Resistance D1, D2 Diode T1 P-type MOSFET T2 N-type MOSFET
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G11C 29/00 H01L 27/10 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) G11C 29/00 H01L 27/10
Claims (4)
内における不良ビットを救済できるか否かの情報を記憶
させるプログラム回路を備えた記憶回路装置において、
前記プログラム回路は、プローブ立て適用型のパッド,
ヒューズ,及び抵抗をこの順で直列接続した局部を含む
と共に、装置が備える電源に一端側が接続されたダイオ
ードの他端側を該局部における該抵抗側に接続して構成
されたことを特徴とする記憶回路装置。1. A storage circuit device comprising a program circuit for storing information as to whether a defective bit can be remedied in a device obtained by a redundant circuit provided,
The program circuit includes a probe-stand type pad,
A local portion in which a fuse and a resistor are connected in series in this order, and the other end of a diode having one end connected to a power supply provided in the device is connected to the resistor side in the local portion. Storage circuit device.
内における不良ビットを救済できるか否かの情報を記憶
させるプログラム回路を備えた記憶回路装置において、
前記プログラム回路は、ボンディング適用型のパッド及
び入力保護回路の間にヒューズを介在接続して構成され
たことを特徴とする記憶回路装置。2. A storage circuit device comprising a program circuit for storing information as to whether or not a defective bit can be remedied in a device obtained by an attached redundant circuit,
The memory circuit device, wherein the program circuit is configured by connecting a fuse between a bonding-applied pad and an input protection circuit.
内における不良ビットを救済できるか否かの情報を記憶
させるプログラム回路を備えた記憶回路装置において、
前記プログラム回路は、抵抗及びヒューズを直列接続し
て成る局部の両端をそれぞれプローブ立て適用型のパッ
ドで接続して構成されたことを特徴とする記憶回路装
置。3. A storage circuit device comprising a program circuit for storing information as to whether or not a defective bit can be remedied in a device obtained by an attached redundant circuit.
A memory circuit device, wherein the program circuit is configured by connecting both ends of a local portion formed by connecting a resistor and a fuse in series with pads of a probe stand application type.
内における不良ビットを救済できるか否かの情報を記憶
させるプログラム回路を備えた記憶回路装置において、
前記プログラム回路は、抵抗及びヒューズを直列接続し
て成る局部の一端をプローブ立て適用型のパッドで接続
し、且つ他端をボンディング適用型のパッドで接続して
構成されたことを特徴とする記憶回路装置。4. A storage circuit device comprising a program circuit for storing information as to whether or not a defective bit can be remedied in a device obtained by an attached redundant circuit.
The memory is characterized in that the program circuit is configured such that one end of a local portion formed by connecting a resistor and a fuse in series is connected by a probe stand application type pad and the other end is connected by a bonding application type pad. Circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185205A JP2924933B2 (en) | 1992-07-13 | 1992-07-13 | Storage circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185205A JP2924933B2 (en) | 1992-07-13 | 1992-07-13 | Storage circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628895A JPH0628895A (en) | 1994-02-04 |
| JP2924933B2 true JP2924933B2 (en) | 1999-07-26 |
Family
ID=16166713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185205A Expired - Lifetime JP2924933B2 (en) | 1992-07-13 | 1992-07-13 | Storage circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924933B2 (en) |
-
1992
- 1992-07-13 JP JP4185205A patent/JP2924933B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628895A (en) | 1994-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990407 |