JP2931318B2 - 単一ラッチを有するフラッシュ型アナログ―ディジタル変換器用高速化装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は、一般にフラッシュ型アナログ−ディジタル
変換器に関し、更に詳しくは、高速解読装置を有するフ
ラッシュ型アナログ−ディジタル変換器に関する。

周知のように、フラッシュ型アナログ−ディジタル
（A/D）変換器は、並列変換器とも称されるが、例えば
ビデオ信号処理、レーダーなどの用途に必要とされる超
高速変換を行うのに広く使用されている。このような技
術においては、最大８ビットの分解能が通常必要とさ
れ、このような分解能をもって超高速変換を行うため
に、従来においては並列すなわちフラッシュ型変換器が
使用されていた。

フラッシュ型すなわち並列型A/D変換器（また、これ
はときどき同時処理型A/D変換器とも呼ばれる）は、高
速動作を行うことができ、利用できる変換器のうちでた
ぶん最も早い速度を有するものである。このような変換
器は符号化ディジタルワードの各量子化レベル毎にアナ
ログ比較器を使用している。変換は１ステップ毎に行わ
れるので、１秒あたり100メガビット以上の速度で行う
ことができる。しかしながら、必要とされる装置の量が
実際には分解能の各追加２進ビット毎に倍になるので、
低い分解能を必要とする場合、すなわち高速３乃至８ビ
ット変換システムでは並列変換器が通常使用されてい
る。

並列変換器における制約は、中程度の分解能に対して
も非常に多くの比較器を必要とすることである。例え
ば、４ビット変換器は15込の比較器を必要とするだけで
あるが、８ビット変換器では255個の比較器が必要とな
る。従って、従来技術では、このような並列変換器の動
作を改良するために種々の技術が使用されている。例え
ば、典型的な装置については、ジョン・ワイリイ・アン
ド・サンズ社（John Wiley ＆ Sons,Inc.）によって196
8年に発行されたデービット・エフ・フーシェル，ジュ
ニア（David F.Hoeschele,Jr）の著書「アナログ−ディ
ジタルおよびディジタル／アナログ変換技術（Analog−
to−Digital/Digital−to−Analog Conversion Techniq
ues）」を参照されたい。特に、その366ページ乃至429
ページに記載の第12章「アナログ−ディジタル変換器の
設計（Analog−to−Digital Converter Design）」の欄
を参照されたい。もちろん、他の多くのフラッシュ型ア
ナログ−ディジタル変換器が従来からある。

フラッシュ型アナログ−ディジタル変換器において
は、それがCMOS技術を用いて製造されているかどうかに
かかわらず、特定のサンプリング周波数および入力帯域
幅において、通常「スパークル（sparkle）」として知
られている誤った符号状態が生じる。この用語「スパー
クル」は、このような変換器がテレビジョン装置に使用
されて、２つの符号（コード）が同時に解読（デコー
ド）されたときに、誤りによって明るいスポットとして
画素が現れて、これがディスプレイ上に「火花」のよう
に見えることからきている。「スパークル」は２つの符
号が同時に解読されるときに発生する。従って、「スパ
ークル」は次に説明するようなことに基づいて発生す
る。例えば、第１の符号が0111 1111（127）で表さ
れ、第２の符号が1000 0000（128）であるとする。誤
って第１および第２の符号が組み合わさると、すべて
１、すなわち1111 1111（255）になる。この結果、10
進数の解読において127または128の代わりに255が生
じ、これは「スパークル」を表す非常に大きなエラーで
ある。この「スパークル」は２つの状態の下に発生し得
る。第１の状態はサンプリング速度が高い場合であり、
デコーダが正しいカウントを解読することができないほ
どになるサンプリング周波数が常にある。

第２の状態スルーレート（slew rate）の高い入力信
号で動作する場合である。入力信号が高いスルーレート
状態を有する場合、比較器およびデコーダは入力に追従
できないことがある。従来、後で説明するように、「ス
パークル」問題を解決する種々の方法が提案されてい
る。従来の１つの解決方法は二重ラッチ型比較器を使用
するものである。しかしながら、この方法は２つのラッ
チを必要とし、余分な遅延が生じる。

従って、本発明の目的は、フラッシュ型アナログ−デ
ィジタル変換器に用いるのに適していて、高速解読動作
を行いながら、上述した「スパークル」問題を回避する
ように機能する装置を提供することにある。

発明の好ましい構成 本発明は、フラッシュ型アナログ−ディジタル変換器
に用いるのに特に適した比較回路を対象とする。この比
較器はラッチ回路を含むとともに、基準梯子形回路の複
数の抵抗のうちの１つに接続された第１の入力および変
換しようとする入力信号に接続された第２の入力を有す
る。前記比較器はまた、前記ラッチの出力に接続された
入力を有するとともに、前記梯子形回路を監視する前記
比較器より上位および下位の他の比較器の状態に応答す
る他の入力を有するアンド・ゲートを含んでいて、前記
入力信号の大きさを前記梯子形回路からの基準レベルと
比較することによって前記入力信号の状態を表す出力信
号を発生し、この出力信号をデコーダのビット・ライン
に供給する。本発明では、この比較回路に組合わされ
て、望ましくない「スパークル」状態に対する比較回路
の応答を低減しながら高速の解読動作を可能にする装置
を提供する。この装置は、前記アンド・ゲートの出力に
接続された１つの入力を有し、前記比較回路への前記入
力信号が安定しているとき、出力信号を発生するように
所定の期間の間作動されるオア・ゲートと、前記オア・
ゲートの出力を前記デコーダのラインに接続する手段と
を含む。

好適実施例の説明 第１図を参照すると、従来使用されているフラッシュ
型すなわち並列型変換器の簡単なブロック図が示されて
おり、これは本発明を理解するのに役立つと考えられ
る。

第１図からわかるように、フラッシュ型（すなわち同
時処理型または並列型）アナログ−ディジタル変換器は
基準電位源10を使用している。この基準電位源10は基準
抵抗チェーン回路すなわち梯子形回路20を介してアース
に接続されている。梯子形回路の抵抗の各々は例えば比
較器（COM）21乃至24として示されている比較器によっ
て監視される。勿論第１図に示す点線からわかるよう
に、アナログ−ディジタル変換器はこのような比較器を
多数使用し、上述したようにＮ＝８ビットのユニットの
場合には255個の比較器を使用する。いずれにしても、
比較器の出力はそれぞれデコーダ回路30に接続される。
このデコーダ回路は比較器の出力を解読するように動作
し、典型的なディジタル信号処理回路によって利用する
のに適した２進出力を発生する。

第１図の回路の動作は次の通りである。Ｎビットのア
ナログ−ディジタル変換器は21乃至24のようなアナログ
比較器を2^N−１個使用し、アナログ−ディジタル変換器
の量子化変換機能を直接行う。比較器のトリップ点は基
準電位源10に接続されている直列抵抗の梯子形回路20に
よって1LSB（最下位ビット）ずつ離れて設けられてい
る。信号入力として図示されているアナログ入力電圧が
供給されると、入力電圧よりも低いバイアス電圧が印加
されている全ての比較器がオンになり、入力電圧よりも
高いバイアス電圧が印加されている比較器はオフ状態に
留まる。21乃至24のような全ての比較器は同時にその状
態を変更するので、量子化処理は１ステップ動作で行わ
れる。

いずれにしても、比較器の論理出力は通常２進形式で
ないので、第２のステップが必要である。従って、適当
な２進符号への論理変換を行うために超高速デコーダ回
路30が使用される。図示の並列処理技術は、変換を行う
のに２つの逐次的な動作しか必要としないので、究極の
高速動作を達成する。しかしながら、前述したように、
また従来知られているように、中程度の分解能を得る場
合でさえも非常に多くの比較器を必要とするという制約
がある。

第２図を参照すると、フラッシュ型A/D変換器に従来
使用されている第１図のデコーダ回路30の典型的な構成
が示されている。本質的に、比較器21は比較器チェーン
の最後の比較器であり、10進数の255を解読するように
動作する。また、比較器21は「比較256」と記されてい
る。図示のように、比較器21の出力は、最下位ビット１
から最上位ビット８までの２進ビットの各々に関連する
Ｎチャンネル素子に接続されている。従って、比較器21
が「高レベル」出力を発生した場合、ライン1,2,3,4,5,
6,7,8のような出力ラインの全ては高レベルになり、10
進出力255、すなわち２進数1111 1111を示す。出力ラ
イン１−８の各々はライン１用の31のようなＮチャンネ
ル素子に接続されている。他のＮチャンネル素子は31と
同じ図形で示される。比較器24は本質的に最下位の比較
器である。比較器24は、出力を発生したとき、Ｎチャン
ネル・トランジスタ33をオンにして、最下位ビットのラ
イン１上に10進数の１を表す高レベル信号を発生させ
る。比較器24の出力はまたインバータ32を介してＰチャ
ンネル素子に接続され、このためライン１が高レベルに
なると同時に、ライン２−８は低レベルの出力を発生す
る。第２図において、比較器22および23は「比較128」
および「比較127」と記されている。比較器22は、作動
されたとき、1000 0000（128）の出力を発生する。比
較器23は、比較器チェーンの中で比較器22のすぐ下すな
わち下位に位置し、10進数の127、すなわち２進数0111
1111を表す出力を発生させる。入力信号が急速た、す
なわち高いサンプリング速度で変化すると、デコーダ回
路が混乱し、比較器22および23が同時に動作する状態が
ある。この状態が発生すると、比較器22はＮチャンネル
素子34を作動し、これによって最上位ビットのライン８
に論理１を発生させる。同様にして、比較器23が作動さ
れて、これによりライン１−７のすべてに論理１を発生
させ、ライン８に論理０を発生させようとする。しか
し、比較器127および128の両者が同時に動作するので、
第２図のデコーダ回路の出力ラインにはすべて論理１が
発生されることになる。このエラーによって出力信号は
例えば10進数の127または128の代わりに10進数の255を
示すことになる。これは重大なエラーであり、この結果
「スパークル」状態が発生する。この「スパークル」状
態すなわちすべて論理１の状態は、デコーダ回路の２つ
の入力ラインがＮチャンネルMOSFETの優れた駆動能力の
ために同時に作動されときに生じる（より大きなＰチャ
ンネルMOSFETはすべて論理０のスパークル状態を発生す
る）。第２図に示すデコーダ回路はフラッシュ型変換器
に使用される形式のものである。

第３図は従来用いられている単一ラッチ型比較器を示
し、図示のように、第１図の抵抗チェーン20の１つのタ
ップに現れる基準入力電圧V_REFが１つのスイッチング素
子40に供給されている。このスイッチング素子40は、通
常のＰまたはＮチャンネルCMOS FET素子であってよ
く、図においへφ_１として示されている所与のクロック
周波数により作動される直列スイッチである。第２のス
イッチ41はφ_２として示される別のクロックで作動され
る。比較器またはサンプル・ホールド回路においてスイ
ッチを選択的に順次作動するためにクロックを使用する
動作形式は周知の技術である。第３図においてφ₁,φ₂,
φ_３およびφ_４として示されるような使用されるクロッ
クは異なる持続時間を有するものであり、互いに位相が
ずれているものか、または同相のものであってよい。ス
イッチング用クロック信号の供給は周知のものであり、
コンデンサなどの間においてスイッチを介して電荷を転
送するために使用される。第３図の比較器回路に対する
クロック信号のシーケンスは通常のものであり、例え
ば、φ₁,φ_３およびφ_４は異なる持続時間のものであっ
てもよいが同時にオフになり、それからφ_２が少し遅れ
てオンになる。シーケスは逆に開始する。第３図に示さ
れているように、スイッチ40および41の出力はそれぞれ
コンデンサ42に接続されており、このためコンデンサ42
は基準電圧V_REFまたは入力電圧V_INに従った電荷を選択
的に受けることができる。コンデンサ42はインバータ43
の入力に接続され、インバータ43の入力および出力端子
はスイッチ44を介して互いに接続されている。

スイッチ44はクロックφ_３によって作動される。イン
バータ43の出力はコンデンサ49の一方の端子に接続さ
れ、コンデンサ49の他方の端子は他のインバータ45の入
力に接続されている。インバータ45の入力および出力は
スイッチ46を介して互いに接続され、スイッチ46はクロ
ックの相φ_３の間作動される。これらのスイッチはイン
バータを自動零位調整するように作用する。自動零位調
整技術は周知である。インバータ45の出力はスイッチ47
に接続され、スイッチ47はクロック信号の相φ_４によっ
て作動される。スイッチ47の出力はインバータ51と直列
なインバータ50の入力に接続されている。インバータ50
の入力はスイッチ58を介してインバータ51の出力に接続
され、スイッチ58はクロックの反転されたφ_４信号によ
って作動される。インバータ51の出力はインバータ52に
接続され、このインバータ52の出力はナンド（NAND）ゲ
ート53の１つの入力に接続されている。

ナンド・ゲート53の２番目の入力FAには第３図の比較
器より上の比較器からの出力が接続され、ナンド・ゲー
ト53の３番目の入力FBには第３図の比較器より下位の比
較器からの出力が接続される。例えば、第２図を参照し
て、第３図に示す比較器が第２図中の比較器23（比較12
7）であると仮定すると、ゲート53の入力FAは比較器23
の上位の比較器22（比較128）の出力に接続され、別の
入力FBは比較器23の下位の比較器（比較126;図示せず）
の出力に接続される。ナンド・ゲート53の出力はインバ
ータ54に接続される。このインバータ54の出力は、ソー
スがアースに接続されたＮチャンネルFET素子55のゲー
ト電極に接続されている。このＮチャンネルFET素子55
のドレイン電極は第２図に示されているようなデコーダ
回路の第１のビット・ラインに接続される。また、イン
バータ54の出力は第２のインバータ56の入力にも接続さ
れ、このインバータ56の出力はＰチャンネルFET素子57
に接続され、デコーダ回路のビット・ラインに相補的な
値を与える（第２図参照）。

上述したように、第３図に示す回路の構成素子は通常
使用されている素子であり、ラッチ回路がインバータ5
0,51および関連するスイッチ58および47で構成された単
一のラッチ素子である。第３図において、比較サイクル
は以下に説明するように１クロック・サイクルで構成さ
れている。

まず、増幅段が自動零位調整され、V_REFがスイッチ40
を介してコンデンサ42に供給される。それから、V_INと
して示した入力信号がサンプリングされ、ラッチは、ス
イッチ47が閉成され且つスイッチ58が開放されたとき追
従モードに設定される。スイッチ58が開放されたとき、
増幅器50および51は追従モードになり、デコーダ回路を
含めた回路は基本的にはデータを増幅することによって
入力電圧のいかなる変化にも追従する。追従モードの終
わりにおいて、スイッチ58が閉成されて、増幅器50およ
び51はデータをラッチするように動作する。データ・ラ
ッチは増幅器データをラッチし、その決定されたものが
デコーダで正しい出力符号として符号化される。以上が
第３図の回路の動作で発生するのものである。

デコーダ回路のビット・ラインは最大変換速度におい
て低電圧から高電圧まで回復する必要があるのである。
デコーダ回路が回復しない場合、第３図に示す回路にお
いては「スパークル」が発生する。

次に、第４図を参照すると、他の従来の方式による二
重ラッチ型の比較器の設計が示されている。第３図に示
すものと同じ種々の部品が同じ符号によって示されてい
ることがわかる。

この回路および構成部品の動作は、第４図に示されて
いる２つのラッチがあることを除いて同じである。第１
のラッチ（ラッチ１）はインバータ50および51ならびに
スイッチ58および47で構成されている。第２のラッチ
（ラッチ２）はインバータ63および64ならびにスイッチ
66および67で構成されている。スイッチ67はインバータ
50および51を有するラッチ１に続き、クロックの相φ_４
のサイクルの間オンにされる。その際、ラッチ２はスイ
ッチ67を介して入力を受け取る。ラッチ２はインバータ
63および64、ならびクロックの反転された相φ_４の間動
作するスイッチ66を含む。二重ラッチ回路を利用して、
入力信号のダイナミックな動きを阻止し、ラッチ１の出
力からの安定な論理状態のみをデコーダ回路に供給する
ことによって「スパークル」のない高サンプリング周波
数が達成される。第４図に示す二重ラッチ型比較器は１
つ余分なラッチを必要とし、データ路に余分な遅延を生
じさせる。これは多くの用途においては問題がない。し
かし、この遅延が好ましくないいくつかの用途、例えば
サブレインジング・アーキテクチャ法（subranging arc
hitecture methods）等がある。

第４図のクロックの各相は第３図に示されているもの
と同様であり、回路動作を順次プログラムするように動
作する。この方法において、クロックの相φ₁,φ_３およ
びφ_４は同時にオフになり、それから相φ_２が上述した
ように少し遅れてオンになる。第３図および第４図に示
すような比較器回路を動作させるためのクロック・シー
ケンスは本技術分野において周知であり、詳細に説明す
る必要はない。

第５図を参照すると、本発明によるCMOSまたは他のフ
ラッシュ型アナログ−ディジタル変換器用の高速比較お
よび解読装置が示されている。増幅段およびラッチ段の
多くは第３図に示すものと同じであり、同じ機能の部品
を示すために同じ符号が付されている。インバータ52の
出力によって示される単一ラッチ（ラッチ１）の出力は
第３図のゲート53と同じように動作するナンド・ゲート
53に接続されている。第５図においては、第３図のイン
バータ54の代わりにノア（NOR）ゲート70が示されてい
る。ノア・ゲート70は追従モードの間（サンプリング期
間の間）未知の入力信号電圧のダイナミックな動きがデ
コーダに伝達されることを阻止するように機能する。デ
コーダの速度の増大は、デコーダの出力ラインに接続さ
れているインバータ74および77のような直流接続されて
自動零位調整されるインバータにより達成される。

第５図の回路に対するクロック・シーケンスは第３図
および第４図の回路に対するものと同じではない。第５
図においては、φ_３が最初に低レベルになりそれからφ
_１が低レベルになり、それからφ_２およびφ_４が高レベ
ルになる。これは、本技術分野に専門知識を有する者に
よって理解されることであろう。

次に、第５図に示す回路の動作を説明する。図から分
かるように、２つの増幅器43および45はクロック相φ_３
およびφ_４の間スイッチ44および46を閉成することによ
って自動零位調整される。これはインバータが最も高い
利得領域で動作するようにインバータをバイアスする作
用を行う。増幅器43および45の自動零位調整はそれぞれ
クロックφ_３およびφ_４の間に行われる。クロックφ_１
の間、コンデンサ42はクロック・サイクルφ_１の間にわ
たって閉じているスイッチ40を介して基準電圧（V_REF）
に充電される。それから、スイッチ40,44および46がオ
フになり、クロックサイクルφ_２の間、スイッチ41はオ
ンになり、入力信号レベルをコンデンサ42に供給する。
クロック・サイクルφ_４の間、スイッチ47はオンにな
り、インバータ45の出力を単一ラッチの一部を形成して
いるインバータ50の入力に供給する。

このように、増幅器およびラッチは入力電圧に直接
「追従」する。３入力ナンド・ゲート53は符号の変更の
ために３組の比較器のラッチ出力をサンプリングする。

φ_４が高レベルであるとき： （ａ）ノア・ゲート70の出力は常に低レベルに駆動さ
れ、（ｂ）インバータ74および77は自動零位調整され
て、それぞれの高利得領域に駆動され、（ｃ）トランジ
スタ71および73はオフ（非同通状態）になる。

φ_４が低レベルであるとき： （ａ）ノア・ゲート70の出力は、ゲート53からの出力
信号によって定まる。すなわち、ノア・ゲート70の出力
はゲート53の出力が低レベルである場合は高レベルに駆
動され、ゲート53の出力が高レベルである場合は低レベ
ルに維持される。

（ｂ）ノア・ゲート70の出力が高レベルである場合： １）Ｎ型トランジスタ71はオンになり、このためインバ
ータ74の出力が高レベルに駆動されて、デコーダ出力ラ
イン１を非常に迅速に高レベルに駆動し、 ２）また、Ｐ型トランジスタ73はオンになり、このため
インバータ77の出力が低レベルに駆動されて、デコーダ
出力ライン２を迅速に低レベルに駆動する。

φ_４が低レベルであるとき、デコーダの選択ラインは
高インピーダンス状態に設定され、この状態はノア・ゲ
ートの低レベルの出力を介してクロックのφ_４サイクル
の間発生する。デコーダのビット・ライン感知増幅器74
および77がクロックのφ_４サイクルの間スイッチ75およ
び78を介してそれぞれ自動零位調整される。このサイク
ルの間、スイッチ47はオンになり、またクロックのφ_１
サイクルの間オフになる。次に、スイッチ47がオフにさ
れたとき、スイッチ58はオンに切換えられ、データはイ
ンバータ50および51を介してラッチされる。この点にお
いてナンド・ゲート53は符号中にブレーク（break）が
ある所を決定して、適切な符号を解読したことになる。

データはもはや変化していないので安定になる。この
時、ノア・ゲート70は付勢される。データは安定である
ので、１カウントのみが解読される。これは、ビット・
ライン感知増幅器74および77が小さな量だけ変化させれ
ばよいので、利用できる最も速い解読速度を表す。勿
論、比較器の状態を適切に解読するのに必要な２ビット
の２進出力を得るためにデコーダのビット・ラインがＮ
チャンネル素子71およびＰチャンネル素子73を介して再
び照会されることに注意されたい。自動零位調整される
インバータ74および77を設けたことによって、これらの
インバータがデコード・ラインを迅速に駆動するように
作用するときに分路容量に対処するようにデコード・ラ
インが迅速に駆動されることを保証する。

第５図中に示す図表は、対象とするスイッチがクロッ
ク信号によって切替えられるとき、すなわち指定された
期間の間のオンまたはオフの状態を示している。サンプ
リング期間の間、全ての解読用のトランジスタはオフに
され、「ダイナミック」な信号の伝播が禁止される。こ
のとき、デコーダのビット・ラインは自由になって浮動
状態になるが、VDD/2に直接駆動されるスイッチ75およ
び78によって自動零位調整される。サンプリング期間の
終わりにおいて、データはラッチされる。このラッチさ
れたデータは伝播されて、解読用のトランジスタに供給
される。この場合、自動零位調整された感知増幅器１お
よび２はスイッチ75および78の開放によって増幅器とし
て動作している。デコーダのラインは２進出力を適切に
決定するためには増幅器に対して小さな量しか変化する
必要がなく、これにより高速の解読動作が達成される。

また、第５図に示す回路は例えば第１図および第２図
に示すような種々の比較器の各々に使用され得る１つの
比較器モジュールを例示していることに注意されたい。

更に、スイッチを選択的に作動してコンデンサを選択
的に充電する技術は一般に電荷転送と称されるものであ
る。クロック期間の間にラッチを選択的に作動して回路
をスイッチングするこのような技術はアナログ−ディジ
タル変換技術において周知のものである。第３図および
第４図に示す従来の回路からも明らかなようにこのよう
な技術の多くの例が存在する。

【図面の簡単な説明】

第１図は従来使用されているフラッシュ型アナログ−デ
ィジタル変換器を示す簡略ブロック図である。 第２図はフラッシュ型A/D変換器に使用される典型的な
デコーダを示すブロック図である。 第３図は従来使用されている単一ラッチ型比較器を示す
ブロック図である。 第４図は従来使用されている２重ラッチ型比較器を示す
ブロック図である。 第５図は本発明によるフラッシュ型アナログ−ディジタ
ル変換器用の高速比較および解読装置の構成図である。 ［主な符号の説明］ 40,41,44,46,47,58,75,78……スイッチ、42,49……コン
デンサ、43,45,50,51,52,72……インバータ、53……ナ
ンド・ゲート、70……ノア・ゲート、71……Ｎ型トラン
ジスタ、73……Ｐ型トランジスタ。

フロントページの続き (72)発明者 マンデル・グリンクマン アメリカ合衆国、ニュージャージ州、ベ ル・ミード、アール・ディー・３、オッ クスフォード・プレイス、25番 (56)参考文献 特開 昭59−176924（ＪＰ，Ａ) 特開 昭60−242727（ＪＰ，Ａ) 特開 昭58−184819（ＪＰ，Ａ) 特開 昭61−96589（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 1/36

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】フラッシュ型アナログ−ディジタル変換器
   で使用される比較器回路（21〜24）であり、第１のゲー
   ト手段（53）の１つの入力に結合された出力を有するラ
   ッチ装置（ラッチ１）を使用し、前記第１のゲート手段
   は当該比較器回路より基準電位のレベルに関して上位お
   よび下位に位置する比較器回路の論理状態にも応答し、
   当該比較器回路は入力信号を基準電位のレベルと比較
   し、前記第１のゲート手段（53）は出力を前記比較器回
   路に接続されたデコーダ手段（30）に入力して提供する
   比較器回路（21〜24）において、 望ましくない「スパークル」状態に対する前記比較器回
   路の応答を減じながら高速デコードを可能にする装置で
   あり、 前記第１のゲート手段（53）の出力に結合され、前記比
   較器回路に対する入力信号値が安定しているとき、出力
   信号を提供する第２のゲート手段（70）を含み、 前記デコーダ手段（30）は前記第２のゲート手段の出力
   に結合され、 前記第１のゲート手段（53）はアンドゲートを含み、 前記デコーダ手段（30）は第１のビットラインに出力を
   接続された第１の導電型のトランジスタ（73）と、前記
   第１のビットラインに入力を接続されるとともに第１の
   出力ラインに出力を接続された第１の自動零位調節され
   るインバータ手段（77）と、前記第１の導電型のトラン
   ジスタ（73）の制御電極に出力を接続された第１のイン
   バータ（72）を含み、 前記デコーダ手段（30）は、更に、第２のビットライン
   に出力を接続された第２の電動型トランジスタ（71）
   と、前記第２のビットラインに入力を接続されるととも
   に第２の出力ラインに出力を接続された第２の自動零位
   調整されるインバータ手段（74）を含み、 前記第２のゲート手段（70）は出力が前記第１のインバ
   ータ（72）の入力と前記第２の導電型のトランジスタ
   （71）の制御電極に共通に接続されていることを特徴と
   する単一ラッチを有するフラッシュ型アナログ−ディジ
   タル変換器用高速化装置。
2. 【請求項２】前記第２のゲート手段（70）は前記第１の
   ゲート手段（53）の出力に結合された入力と、特定のク
   ロック期間中に動作するためにクロック源に結合された
   入力を有する第１項記載の単一ラッチを有するフラッシ
   ュ型アナログ−ディジタル変換器用高速化装置。
3. 【請求項３】前記第１の導電型トランジスタ（73）はＰ
   型FETであり、前記第２の導電型のトランジスタ（71）
   はＮ型FETである第１項記載の単一ラッチを有するフラ
   ッシュ型アナログ−ディジタル変換器用高速化装置。
4. 【請求項４】前記第１および第２の自動零位調整される
   インバータ手段（77,74）は、入力を前記第１のビット
   ラインに接続されるとともに出力を前記第１の出力ライ
   ンに接続されるインバータ（77）と、入力を前記第２の
   ビットラインに接続されるとともに出力を前記第２の出
   力ラインに接続されるインバータ（74）と、前記インバ
   ータ（77,74）の前記入出力間に結合され、クロック期
   間中に前記インバータ（77,74）を零位に自動調整する
   スイッチ手段（78,75）を有する第１項記載の単一ラッ
   チを有するフラッシュ型アナログ−ディジタル変換器用
   高速化装置。
5. 【請求項５】フラッシュ型アナログ−ディジタル変換器
   で使用される比較器回路（21〜24）であり、前記比較器
   回路は単一のラッチ回路（ラッチ１）を有し、梯子型抵
   抗回路（20）の１つの抵抗に結合された１つの入力およ
   び変換される入力信号に結合された他の入力を有し、前
   記比較器回路は前記ラッチ回路（ラッチ１）の出力に結
   合された１つの入力と、当該比較器回路に対して前記梯
   子型抵抗回路（20）をモニタする上下の他の比較器回路
   の状態に応答する他の入力を有する第１のゲート手段
   （53）を有し、前記交換される入力信号の大きさを前記
   梯子型抵抗回路から得られ基準レベルと比較することに
   よって前記変換される入力信号の状態を表す出力信号を
   提供してデコーダの出力ラインに供給する構成を有し、 望ましくない「スパークル」状態に対する前記比較器回
   路の応答を減じながら高速デコードを可能にする装置で
   あり、 前記第１のゲート手段（53）の出力に結合され、前記比
   較器回路への前記変換される入力信号が安定なときに出
   力信号を提供するためにある期間中に作動させられる第
   ２のゲート手段（70）と、前記第２のゲート手段（70）
   の出力を前記デコーダの出力ラインに結合する手段（71
   〜78）を含み、 前記第１のゲート手段（53）はアンドゲートを含み、前
   記第２のゲート手段（70）はオアゲートを含み、 前記デコーダの出力ラインに結合する前記手段（71〜7
   8）は、第１のビットラインに出力を接続された第１の
   導電型のトランジスタ（73）と、前記第１のビットライ
   ンに入力を接続されるとともに前記デコーダの出力ライ
   ンとしての第１の出力ラインに出力を接続された第１の
   自動零位調整されるインバータ手段（77）と、前記第１
   の導電型のトランジスタ（73）の制御電極に出力を接続
   された第１のインバータ（72）を含み、 前記デコーダの出力ラインに結合する前記手段（71〜7
   8）は、更に、第２のビットラインに出力を接続された
   第２の導電型のトランジスタ（71）と、前記第２のビッ
   トラインに入力を接続されるとともに前記デコーダの出
   力ラインとしての第２の出力ラインに出力を接続された
   第２の自動零位調整されるインバータ手段（74）を含
   み、 前記第２のゲート手段（70）は、出力が前記第１のイン
   バータ（72）の入力と前記第２の導電型のトランジスタ
   （71）の制御電極に共通に接続されていることを特徴と
   する単一ラッチを有するフラッシュ型アナログ−ディジ
   タル変換器用高速化装置。
6. 【請求項６】前記第２のゲート手段（70）はノアゲート
   （70）である第５項記載の単一ラッチを有するフラッシ
   ュ型アナログ−ディジタル変換器用高速化装置。
7. 【請求項７】前記第１および第２の導電型のトランジス
   タ（73,71）はＰ型およびＮ型のFET（73,71）である第
   ５項記載の単一ラッチを有するフラッシュ型アナログ−
   ディジタル変換器用高速化装置。
8. 【請求項８】前記第１および第２の自動零位調整される
   インバータ手段（77,74）は、入力を前記第１のビット
   ラインに接続されるとともに出力を前記第１の出力ライ
   ンに接続されるインバータ（77）と、入力を前記第２の
   ビットラインに接続されるとともに出力を前記第２の出
   力ラインに接続されるインバータ（74）と、前記インバ
   ータ（77,74）の前記入出力間に結合され、クロック期
   間中に前記インバータ（77,74）を零位に自動調整する
   スイッチ手段（78,75）を有する第５項記載の単一ラッ
   チを有するフラッシュ型アナログ−ディジタル変換器用
   高速化装置。