JP2933848B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP2933848B2 JP2933848B2 JP7136309A JP13630995A JP2933848B2 JP 2933848 B2 JP2933848 B2 JP 2933848B2 JP 7136309 A JP7136309 A JP 7136309A JP 13630995 A JP13630995 A JP 13630995A JP 2933848 B2 JP2933848 B2 JP 2933848B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ等
に用いられるデータ処理装置に係り、特にデータ処理速
度の高速化に関するものである。
に用いられるデータ処理装置に係り、特にデータ処理速
度の高速化に関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサなどデータ処
理装置の高性能化の要求に対応して、複数命令を同時に
実行する構成（スーパースカラ）を有するマイクロプロ
セッサが提案されている。このスーパースカラ構成を有
するマイクロプロセッサにおいては、毎サイクルの命令
キャッシュアクセスで複数の命令がフェッチされ、複数
本の命令バスに供給される。これらの命令は、複数の命
令実行部に対して選択発行され、実行される。各命令実
行部は特定の種類の命令のみを処理できることが多く、
したがって、命令の選択発行においては、フェッチした
命令の種類を判別し、その種類に応じてそれを処理する
ことが可能な命令実行部に対して発行する必要がある。
理装置の高性能化の要求に対応して、複数命令を同時に
実行する構成（スーパースカラ）を有するマイクロプロ
セッサが提案されている。このスーパースカラ構成を有
するマイクロプロセッサにおいては、毎サイクルの命令
キャッシュアクセスで複数の命令がフェッチされ、複数
本の命令バスに供給される。これらの命令は、複数の命
令実行部に対して選択発行され、実行される。各命令実
行部は特定の種類の命令のみを処理できることが多く、
したがって、命令の選択発行においては、フェッチした
命令の種類を判別し、その種類に応じてそれを処理する
ことが可能な命令実行部に対して発行する必要がある。
【０００３】このような従来のデータ処理装置の各部の
構成について、以下説明する。
構成について、以下説明する。
【０００４】図４は、従来のデータ処理装置の構成を示
し、特に命令フェッチ部の詳細な構成を示す。同図に示
すように、データ処理装置には、命令キャッシュ２３０
と、命令フェッチ部２００と、命令実行部２５０，２６
０とが配置されている。この例では、上記命令実行部に
は、整数演算命令を実行するように整数ユニット２５２
で構成された第１実行部２５０と、浮動小数点命令を実
行するように浮動小数点ユニット２６２で構成された第
２実行部２６０とが配置されている。また、各実行部２
５０，２６０への命令信号をデコードするための２つの
命令デコーダ２５１，２６１が設けられている。そし
て、上記命令フェッチ部２００には、命令の種類を判別
するためのプリデコーダ２２１，２２２と、命令の種類
からその命令を実行可能な命令実行部を判断して命令を
選択供給する２つの命令選択回路２４１，２４２とが配
置されている。この各命令選択回路２４１，２４２は、
上述の各命令実行部２５０，２６０に対応して配置され
ている。上記命令キャッシュ２３０からは、この各命令
選択回路２４１，２４２に命令ＩＲ１，ＩＲ２を供給す
るための２本の命令バスＢin1 ，Ｂin2 が導出されてお
り、この各命令バスＢin1 ，Ｂin2 は、各々上記各命令
選択回路２４１，２４２に接続されている。さらに、上
記各命令バスＢin1 ，Ｂin2 はそれぞれ各プリデコーダ
２２１，２２２の入力側に接続されている。そして、各
プリデコーダ２２１，２２２の出力信号ＰＤ１，ＰＤ２
は、いずれも上記各命令選択回路２４１，２４２の制御
信号として用いられている。
し、特に命令フェッチ部の詳細な構成を示す。同図に示
すように、データ処理装置には、命令キャッシュ２３０
と、命令フェッチ部２００と、命令実行部２５０，２６
０とが配置されている。この例では、上記命令実行部に
は、整数演算命令を実行するように整数ユニット２５２
で構成された第１実行部２５０と、浮動小数点命令を実
行するように浮動小数点ユニット２６２で構成された第
２実行部２６０とが配置されている。また、各実行部２
５０，２６０への命令信号をデコードするための２つの
命令デコーダ２５１，２６１が設けられている。そし
て、上記命令フェッチ部２００には、命令の種類を判別
するためのプリデコーダ２２１，２２２と、命令の種類
からその命令を実行可能な命令実行部を判断して命令を
選択供給する２つの命令選択回路２４１，２４２とが配
置されている。この各命令選択回路２４１，２４２は、
上述の各命令実行部２５０，２６０に対応して配置され
ている。上記命令キャッシュ２３０からは、この各命令
選択回路２４１，２４２に命令ＩＲ１，ＩＲ２を供給す
るための２本の命令バスＢin1 ，Ｂin2 が導出されてお
り、この各命令バスＢin1 ，Ｂin2 は、各々上記各命令
選択回路２４１，２４２に接続されている。さらに、上
記各命令バスＢin1 ，Ｂin2 はそれぞれ各プリデコーダ
２２１，２２２の入力側に接続されている。そして、各
プリデコーダ２２１，２２２の出力信号ＰＤ１，ＰＤ２
は、いずれも上記各命令選択回路２４１，２４２の制御
信号として用いられている。
【０００５】図５は、上記図４の構成を有するデータ処
理装置における各信号の状態を示すタイミングチャート
である。すなわち、上記命令キャッシュ２３０から複数
の命令ＩＲ１，ＩＲ２が供給された場合（同図のタイミ
ングｔａ参照）、プリデコーダ２２１，２２２におい
て、これらの命令の種類が判別され、その種類に応じて
各命令選択回路２４１，２４２に制御信号ＰＤ１，ＰＤ
２が送られる（同図のタイミングｔｂ参照）。各命令選
択回路２４１，２４２は、これらの命令の種類からそれ
を実行することが可能な各命令実行部２５０，２６０に
対応する命令Ｉ１，Ｉ２を選択して、各命令実行部２５
０，２６０の入力側に配置された各命令デコーダ２５
１，２６１に実行命令Ｉ１，１２をそれぞれ出力する
（同図のタイミングｔｃ参照）。
理装置における各信号の状態を示すタイミングチャート
である。すなわち、上記命令キャッシュ２３０から複数
の命令ＩＲ１，ＩＲ２が供給された場合（同図のタイミ
ングｔａ参照）、プリデコーダ２２１，２２２におい
て、これらの命令の種類が判別され、その種類に応じて
各命令選択回路２４１，２４２に制御信号ＰＤ１，ＰＤ
２が送られる（同図のタイミングｔｂ参照）。各命令選
択回路２４１，２４２は、これらの命令の種類からそれ
を実行することが可能な各命令実行部２５０，２６０に
対応する命令Ｉ１，Ｉ２を選択して、各命令実行部２５
０，２６０の入力側に配置された各命令デコーダ２５
１，２６１に実行命令Ｉ１，１２をそれぞれ出力する
（同図のタイミングｔｃ参照）。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
示す命令フェッチ部の構成では、命令キャッシュから供
給される命令信号をプリデコードして直ちに命令の選択
／発行制御に使用し、命令選択を行う構成となっている
ので、命令キャッシュから命令が供給されてからそれが
命令実行部に発行されるまでに命令のプリデコードと命
令の選択とを制御しなければならず、このためフェッチ
動作を完了するまでに相当の時間Ｔ（図５を参照）を要
し、それがデータ処理装置の高速動作を阻害する一つの
要因となっていた。
示す命令フェッチ部の構成では、命令キャッシュから供
給される命令信号をプリデコードして直ちに命令の選択
／発行制御に使用し、命令選択を行う構成となっている
ので、命令キャッシュから命令が供給されてからそれが
命令実行部に発行されるまでに命令のプリデコードと命
令の選択とを制御しなければならず、このためフェッチ
動作を完了するまでに相当の時間Ｔ（図５を参照）を要
し、それがデータ処理装置の高速動作を阻害する一つの
要因となっていた。
【０００７】本発明の目的は、スーパースカラ構成のデ
ータ処理装置において、命令の選択／発行制御を命令キ
ューに記憶した命令を用いて行うようにし、もって、デ
ータ処理装置の高速動作を実現することにある。
ータ処理装置において、命令の選択／発行制御を命令キ
ューに記憶した命令を用いて行うようにし、もって、デ
ータ処理装置の高速動作を実現することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデータ処理装置は、命令キャッシュから供
給された命令とそのプリデコードにより判別された命令
の種類を表す情報とを一旦記憶する命令待機部を設け、
ここに記憶された情報を用いて命令発行を制御するとい
う構成を備えたものである。
め、本発明のデータ処理装置は、命令キャッシュから供
給された命令とそのプリデコードにより判別された命令
の種類を表す情報とを一旦記憶する命令待機部を設け、
ここに記憶された情報を用いて命令発行を制御するとい
う構成を備えたものである。
【０００９】具体的に本発明の講じた手段は、複数の種
類の命令を発生する命令発生部と、各々異なる種類の命
令を実行するように構成された複数の命令実行部と、上
記命令発生部から入力される命令を選択して取り出して
上記各命令実行部に付与する命令フェッチ部とを備えた
データ処理装置を前提とする。そして、上記命令フェッ
チ部に、上記各命令実行部に対応して配置され、制御信
号に応じ複数の入力部から入力される命令のうちのいず
れか一つを選択して上記各命令実行部に送る複数の命令
選択回路と、入力側が上記命令発生部に命令バスを介し
て接続され、出力側が待機命令バスを介して上記命令選
択回路の入力部に接続された命令待機部と、上記各命令
選択回路から各命令実行部に入力された命令を検出し
て、命令発生部から入力された命令のうちいずれの命令
実行部でも実行されなかった命令を上記命令待機部に記
憶させた後、上記命令選択回路から命令実行部に送るよ
う制御する制御手段とを設ける構成としたものである。
しかも、上記命令待機部は、上記未実行の命令とそのプ
リデコードにより判別された命令の種類を表す待機命令
デコード信号とを一時的に記憶した後に、未実行の待機
命令を上記待機命令バスへ出力し、かつその待機命令デ
コード信号を上記各命令選択回路へ上記制御信号として
出力する機能を有することとした。
類の命令を発生する命令発生部と、各々異なる種類の命
令を実行するように構成された複数の命令実行部と、上
記命令発生部から入力される命令を選択して取り出して
上記各命令実行部に付与する命令フェッチ部とを備えた
データ処理装置を前提とする。そして、上記命令フェッ
チ部に、上記各命令実行部に対応して配置され、制御信
号に応じ複数の入力部から入力される命令のうちのいず
れか一つを選択して上記各命令実行部に送る複数の命令
選択回路と、入力側が上記命令発生部に命令バスを介し
て接続され、出力側が待機命令バスを介して上記命令選
択回路の入力部に接続された命令待機部と、上記各命令
選択回路から各命令実行部に入力された命令を検出し
て、命令発生部から入力された命令のうちいずれの命令
実行部でも実行されなかった命令を上記命令待機部に記
憶させた後、上記命令選択回路から命令実行部に送るよ
う制御する制御手段とを設ける構成としたものである。
しかも、上記命令待機部は、上記未実行の命令とそのプ
リデコードにより判別された命令の種類を表す待機命令
デコード信号とを一時的に記憶した後に、未実行の待機
命令を上記待機命令バスへ出力し、かつその待機命令デ
コード信号を上記各命令選択回路へ上記制御信号として
出力する機能を有することとした。
【００１０】
【作用】本発明によれば、命令選択回路で命令の選択／
発行制御を行う際に、命令待機部から出力される待機命
令デコード信号を使用する構成となっているため、命令
待機部から出力される命令を改めてデコードするまでも
なく、この命令をいずれの命令実行部へ発行すべきかを
直ちに知ることができる。したがって、命令の発行に要
する時間が短縮され、データ処理装置の動作が高速化さ
れる。
発行制御を行う際に、命令待機部から出力される待機命
令デコード信号を使用する構成となっているため、命令
待機部から出力される命令を改めてデコードするまでも
なく、この命令をいずれの命令実行部へ発行すべきかを
直ちに知ることができる。したがって、命令の発行に要
する時間が短縮され、データ処理装置の動作が高速化さ
れる。
【００１１】
【実施例】以下、本発明のデータ処理装置の実施例につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００１２】図１に示すように、本発明のデータ処理装
置には、命令キャッシュ動作クロック生成部１０と、命
令アドレス生成部２０と、命令キャッシュ３０と、該命
令キャッシュ３０に命令バスＢin1 ，Ｂin2 を介して接
続される命令フェッチ部１００と、該命令フェッチ部１
００に各々命令発行バスＢout1，Ｂout2を介して接続さ
れる第１，第２命令実行部５０，６０とが配置されてい
る。上記命令キャッシュは不図示の命令バスに、上記第
１，第２命令実行部５０，６０は不図示のレジスタファ
イルにそれぞれ接続されている。さらに、該レジスタフ
ァイルには、不図示のデータキャッシュと、データアド
レス生成部と、データキャッシュ動作クロック生成部と
が接続されている。
置には、命令キャッシュ動作クロック生成部１０と、命
令アドレス生成部２０と、命令キャッシュ３０と、該命
令キャッシュ３０に命令バスＢin1 ，Ｂin2 を介して接
続される命令フェッチ部１００と、該命令フェッチ部１
００に各々命令発行バスＢout1，Ｂout2を介して接続さ
れる第１，第２命令実行部５０，６０とが配置されてい
る。上記命令キャッシュは不図示の命令バスに、上記第
１，第２命令実行部５０，６０は不図示のレジスタファ
イルにそれぞれ接続されている。さらに、該レジスタフ
ァイルには、不図示のデータキャッシュと、データアド
レス生成部と、データキャッシュ動作クロック生成部と
が接続されている。
【００１３】上記命令キャッシュ動作クロック生成部１
０、命令アドレス生成部２０、命令フェッチ部１００、
第１，第２命令実行部５０，６０は、いずれも外部クロ
ック信号ＣＬＫに応じて作動するように構成されている
が、命令キャッシュ３０は命令キャッシュ動作クロック
生成部１０で生成されたアドレス同期クロック信号Ｓ10
に応じて作動するように構成されている。そして、上記
第１，第２命令実行部５０，６０は異なる種類の命令を
実行するように構成されている。すなわち、命令アドレ
ス生成部２０からアドレス信号Ｓ22が命令キャッシュ３
０に入力されると、命令キャッシュ３０で１サイクルに
２命令の読み出しが行われ、当該アドレスの命令ＩＲ
１，ＩＲ２が命令バスＢin1 ，Ｂin2 に出力される。そ
して、命令バスＢin1 ，Ｂin2 を介して命令ＩＲ１，Ｉ
Ｒ２が命令フェッチ部１００に入力されると、命令フェ
ッチ部１００では、この命令ＩＲ１，ＩＲ２を各命令実
行部５０，６０に適合する種類に選別して、命令発行バ
スＢout1，Ｂout2を介して各命令実行部５０，６０に送
るようになされている。
０、命令アドレス生成部２０、命令フェッチ部１００、
第１，第２命令実行部５０，６０は、いずれも外部クロ
ック信号ＣＬＫに応じて作動するように構成されている
が、命令キャッシュ３０は命令キャッシュ動作クロック
生成部１０で生成されたアドレス同期クロック信号Ｓ10
に応じて作動するように構成されている。そして、上記
第１，第２命令実行部５０，６０は異なる種類の命令を
実行するように構成されている。すなわち、命令アドレ
ス生成部２０からアドレス信号Ｓ22が命令キャッシュ３
０に入力されると、命令キャッシュ３０で１サイクルに
２命令の読み出しが行われ、当該アドレスの命令ＩＲ
１，ＩＲ２が命令バスＢin1 ，Ｂin2 に出力される。そ
して、命令バスＢin1 ，Ｂin2 を介して命令ＩＲ１，Ｉ
Ｒ２が命令フェッチ部１００に入力されると、命令フェ
ッチ部１００では、この命令ＩＲ１，ＩＲ２を各命令実
行部５０，６０に適合する種類に選別して、命令発行バ
スＢout1，Ｂout2を介して各命令実行部５０，６０に送
るようになされている。
【００１４】図２に示すように、上記命令フェッチ部１
００は、各命令バスＢin1 ，Ｂin2から入力される命令
ＩＲ１，ＩＲ２をデコードするプリデコーダ１２１，１
２２と、上記各プリデコーダ１２１，１２２からの出力
及びプリデコーダ１２１，１２２を通過する前の各命令
バスＢin1 ，Ｂin2 の信号を一時的に保持して、先に入
力された信号から優先的に出力する機能を有する命令キ
ュー１２３と、上記プリデコーダ１２１，１２２の入口
側の各命令バスＢin1 ，Ｂin2 に介設されるスリーステ
ートバッファ１４１，１４２と、どの命令が各命令実行
部５０，６０に入力されたかを検出して後の命令の発行
を制御する命令フェッチ制御回路１４３と、３つの入力
端子と２つの制御端子と１つの出力端子とを有し、入力
される命令のうちのいずれかを選択して上記各命令実行
部５０，６０に出力する命令選択回路１５１，１５２と
を備えている。上記命令キュー１２３の出力端子には、
第１，第２待機命令バスＢwt1 ，Ｂwt2 が接続されてお
り、この各待機命令バスＢwt1 ，Ｂwt2 はいずれも各命
令選択回路１５１，１５２の入力端子に接続されてい
る。また、待機命令デコード信号を出力する待機命令デ
コード信号線Ｂdc1 ，Ｂdc2 が、プリデコーダ１２１，
１２２の出力側から命令キュー１２３を介して設けられ
ており、この待機命令デコード信号線Ｂdc1 ，Ｂdc2
は、各命令選択回路１５１，１５２の制御端子に接続さ
れている。つまり、待機命令デコード信号は、いったん
命令キュー１２３に保持された後、次のタイミングで各
命令選択回路１５１，１５２に出力するように構成され
ている。上記命令フェッチ部１００の構成において、各
プリデコーダ１２１，１２２及び命令キュー１２３によ
り命令待機部１２０が構成され、各命令選択回路１５
１，１５２により命令選択部１５０が構成され、各スリ
ーステートバッファ１４１，１４２及び命令フェッチ制
御回路１４３により制御手段１４０が構成されている。
００は、各命令バスＢin1 ，Ｂin2から入力される命令
ＩＲ１，ＩＲ２をデコードするプリデコーダ１２１，１
２２と、上記各プリデコーダ１２１，１２２からの出力
及びプリデコーダ１２１，１２２を通過する前の各命令
バスＢin1 ，Ｂin2 の信号を一時的に保持して、先に入
力された信号から優先的に出力する機能を有する命令キ
ュー１２３と、上記プリデコーダ１２１，１２２の入口
側の各命令バスＢin1 ，Ｂin2 に介設されるスリーステ
ートバッファ１４１，１４２と、どの命令が各命令実行
部５０，６０に入力されたかを検出して後の命令の発行
を制御する命令フェッチ制御回路１４３と、３つの入力
端子と２つの制御端子と１つの出力端子とを有し、入力
される命令のうちのいずれかを選択して上記各命令実行
部５０，６０に出力する命令選択回路１５１，１５２と
を備えている。上記命令キュー１２３の出力端子には、
第１，第２待機命令バスＢwt1 ，Ｂwt2 が接続されてお
り、この各待機命令バスＢwt1 ，Ｂwt2 はいずれも各命
令選択回路１５１，１５２の入力端子に接続されてい
る。また、待機命令デコード信号を出力する待機命令デ
コード信号線Ｂdc1 ，Ｂdc2 が、プリデコーダ１２１，
１２２の出力側から命令キュー１２３を介して設けられ
ており、この待機命令デコード信号線Ｂdc1 ，Ｂdc2
は、各命令選択回路１５１，１５２の制御端子に接続さ
れている。つまり、待機命令デコード信号は、いったん
命令キュー１２３に保持された後、次のタイミングで各
命令選択回路１５１，１５２に出力するように構成され
ている。上記命令フェッチ部１００の構成において、各
プリデコーダ１２１，１２２及び命令キュー１２３によ
り命令待機部１２０が構成され、各命令選択回路１５
１，１５２により命令選択部１５０が構成され、各スリ
ーステートバッファ１４１，１４２及び命令フェッチ制
御回路１４３により制御手段１４０が構成されている。
【００１５】また、上記第１命令実行部５０には、第１
命令デコーダ５１と、ラッチ５３と、浮動小数点命令を
処理することができる浮動小数点ユニット５２とが配置
されている。また、上記第２命令実行部６０には、第２
命令デコーダ６１と、ラッチ６３と、整数演算命令を処
理することができる整数ユニット６２とが配置されてい
る。そして、上記第１，第２命令選択回路１５１，１５
２の出力端子と上記第１，第２命令デコーダ５１，６１
の入力端子とは、それぞれ第１，第２命令発行バスＢou
t1，Ｂout2を介して接続されている。ラッチ５３，６３
は、パイプラインのＬ（ロード）ステージとＥ（実行）
ステージとを切り分けるものである。
命令デコーダ５１と、ラッチ５３と、浮動小数点命令を
処理することができる浮動小数点ユニット５２とが配置
されている。また、上記第２命令実行部６０には、第２
命令デコーダ６１と、ラッチ６３と、整数演算命令を処
理することができる整数ユニット６２とが配置されてい
る。そして、上記第１，第２命令選択回路１５１，１５
２の出力端子と上記第１，第２命令デコーダ５１，６１
の入力端子とは、それぞれ第１，第２命令発行バスＢou
t1，Ｂout2を介して接続されている。ラッチ５３，６３
は、パイプラインのＬ（ロード）ステージとＥ（実行）
ステージとを切り分けるものである。
【００１６】以上のように構成されたデータ処理装置の
各要素の機能を説明する。上記命令キャッシュ３０は、
１サイクルに２命令の読み出しを行い各命令バスＢin1
，Ｂin2 に命令ＩＲ１，ＩＲ２を出力する。そして、
この命令ＩＲ１，ＩＲ２は各命令バスＢin1 ，Ｂin2 か
らプリデコーダ１２１，１２２及び命令キュー１２３に
入力される。一方の命令ＩＲ１は、第１，第２命令選択
回路１５１，１５２にも入力される。プリデコーダ１２
１，１２２はそれぞれ命令ＩＲ１，ＩＲ２を入力し、供
給される命令の種類（整数演算命令／浮動小数点演算命
令）を判別して待機命令デコード信号ＰＤ１，ＰＤ２を
命令キュー１２３に出力する。命令キュー１２３は、複
数のエントリをもつＦＩＦＯ（先入れ先出し）メモリ回
路を備えており、各エントリには命令と対応する待機命
令デコード信号を記憶することができ、先に書き込んだ
エントリから順次読み出されるように制御される。命令
キュー１２３は、１サイクルに２つの命令ＩＲ１，ＩＲ
２及び対応する待機命令デコード信号ＰＤ１，ＰＤ２を
連続する２つのエントリに書き込むことが可能に構成さ
れており、命令フェッチ制御回路１４３によって、これ
らのうち未実行の命令及び対応する待機命令デコード信
号のみが書き込まれるように制御される。また、先に書
き込まれた連続する２つのエントリの命令は、それぞれ
第１，第２待機命令バスＢwt1 ，Ｂwt2 を介し待機命令
Ｒ１，Ｒ２として各命令選択回路１５１，１５２の入力
端子に供給され、これに対応する待機命令デコード信号
ＱＤ１，ＱＤ２は待機命令デコード信号線Ｂdc1 ，Ｂdc
2 を介し第１，第２命令選択回路１５１，１５２の制御
端子及び命令フェッチ制御回路１４３に供給される。第
１，第２命令選択回路１５１，１５２は、第１命令バス
Ｂin1 と第１及び第２待機命令バスＢwt1 ，Ｂwt2 とか
ら入力される３つの信号のうちから、制御端子への待機
命令デコード信号ＱＤ１，ＱＤ２に応じて１つの信号を
選択し、それぞれ第１，第２命令発行バスＢout1，Ｂou
t2に出力する。
各要素の機能を説明する。上記命令キャッシュ３０は、
１サイクルに２命令の読み出しを行い各命令バスＢin1
，Ｂin2 に命令ＩＲ１，ＩＲ２を出力する。そして、
この命令ＩＲ１，ＩＲ２は各命令バスＢin1 ，Ｂin2 か
らプリデコーダ１２１，１２２及び命令キュー１２３に
入力される。一方の命令ＩＲ１は、第１，第２命令選択
回路１５１，１５２にも入力される。プリデコーダ１２
１，１２２はそれぞれ命令ＩＲ１，ＩＲ２を入力し、供
給される命令の種類（整数演算命令／浮動小数点演算命
令）を判別して待機命令デコード信号ＰＤ１，ＰＤ２を
命令キュー１２３に出力する。命令キュー１２３は、複
数のエントリをもつＦＩＦＯ（先入れ先出し）メモリ回
路を備えており、各エントリには命令と対応する待機命
令デコード信号を記憶することができ、先に書き込んだ
エントリから順次読み出されるように制御される。命令
キュー１２３は、１サイクルに２つの命令ＩＲ１，ＩＲ
２及び対応する待機命令デコード信号ＰＤ１，ＰＤ２を
連続する２つのエントリに書き込むことが可能に構成さ
れており、命令フェッチ制御回路１４３によって、これ
らのうち未実行の命令及び対応する待機命令デコード信
号のみが書き込まれるように制御される。また、先に書
き込まれた連続する２つのエントリの命令は、それぞれ
第１，第２待機命令バスＢwt1 ，Ｂwt2 を介し待機命令
Ｒ１，Ｒ２として各命令選択回路１５１，１５２の入力
端子に供給され、これに対応する待機命令デコード信号
ＱＤ１，ＱＤ２は待機命令デコード信号線Ｂdc1 ，Ｂdc
2 を介し第１，第２命令選択回路１５１，１５２の制御
端子及び命令フェッチ制御回路１４３に供給される。第
１，第２命令選択回路１５１，１５２は、第１命令バス
Ｂin1 と第１及び第２待機命令バスＢwt1 ，Ｂwt2 とか
ら入力される３つの信号のうちから、制御端子への待機
命令デコード信号ＱＤ１，ＱＤ２に応じて１つの信号を
選択し、それぞれ第１，第２命令発行バスＢout1，Ｂou
t2に出力する。
【００１７】第１命令選択回路１５１は、待機命令Ｒ１
が浮動小数点演算命令であることを待機命令デコード信
号ＱＤ１が示している場合には待機命令Ｒ１を、待機命
令Ｒ１が整数演算命令であることを待機命令デコード信
号ＱＤ１が示しかつ待機命令Ｒ２が浮動小数点演算命令
であることを待機命令デコード信号ＱＤ２が示している
場合には待機命令Ｒ２を、その他の場合には第１命令バ
スＢin1 から入力された命令ＩＲ１をそれぞれ選択す
る。このようにして第１命令選択回路１５１で選択され
た命令は、発行命令Ｉ１として、第１命令発行バスＢou
t1を介し第１命令実行部５０に入力される。第２命令選
択回路１５２は、待機命令Ｒ１が整数演算命令であるこ
とを待機命令デコード信号ＱＤ１が示している場合には
待機命令Ｒ１を、待機命令Ｒ１が浮動小数点演算命令で
あることを待機命令デコード信号ＱＤ１が示しかつ待機
命令Ｒ２が整数演算命令であることを待機命令デコード
信号ＱＤ２が示している場合には待機命令Ｒ２を、その
他の場合には第１命令バスＢin1 から入力された命令Ｉ
Ｒ１をそれぞれ選択する。このようにして第２命令選択
回路１５２で選択された命令は、発行命令Ｉ２として、
第２命令発行バスＢout2を介し第２命令実行部６０に入
力される。
が浮動小数点演算命令であることを待機命令デコード信
号ＱＤ１が示している場合には待機命令Ｒ１を、待機命
令Ｒ１が整数演算命令であることを待機命令デコード信
号ＱＤ１が示しかつ待機命令Ｒ２が浮動小数点演算命令
であることを待機命令デコード信号ＱＤ２が示している
場合には待機命令Ｒ２を、その他の場合には第１命令バ
スＢin1 から入力された命令ＩＲ１をそれぞれ選択す
る。このようにして第１命令選択回路１５１で選択され
た命令は、発行命令Ｉ１として、第１命令発行バスＢou
t1を介し第１命令実行部５０に入力される。第２命令選
択回路１５２は、待機命令Ｒ１が整数演算命令であるこ
とを待機命令デコード信号ＱＤ１が示している場合には
待機命令Ｒ１を、待機命令Ｒ１が浮動小数点演算命令で
あることを待機命令デコード信号ＱＤ１が示しかつ待機
命令Ｒ２が整数演算命令であることを待機命令デコード
信号ＱＤ２が示している場合には待機命令Ｒ２を、その
他の場合には第１命令バスＢin1 から入力された命令Ｉ
Ｒ１をそれぞれ選択する。このようにして第２命令選択
回路１５２で選択された命令は、発行命令Ｉ２として、
第２命令発行バスＢout2を介し第２命令実行部６０に入
力される。
【００１８】次に、上記データ処理装置における具体的
な動作について、図３のタイミングチャートを参照しな
がら説明する。最初に、命令キュー１２３の全エントリ
が空の状態で第１，第２命令バスＢin1 ，Ｂin2 にそれ
ぞれ命令ＩＲ１，ＩＲ２が供給される場合（例えば、Ｉ
Ｒ１が整数演算命令、ＩＲ２が浮動小数点演算命令であ
る場合）についてみる。最初のクロックサイクルＰe1で
は、タイミングｔ1 で第１，第２命令バスＢin1 ，Ｂin
2 にそれぞれ命令ＩＲ１，ＩＲ２が供給されると、第
１，第２待機命令バスＢwt1 ，Ｂwt2 には命令が供給さ
れないことから、第１，第２命令選択回路１５１，１５
２ではともに第１命令バスＢin1 の命令ＩＲ１（整数演
算命令）が選択され、命令発行バスＢout1，Ｂout2に出
力される。この命令は第２命令実行部６０では実行され
るが、第１命令実行部５０では適合しないので無視され
ることになる。したがって、このサイクルＰe1では、第
２命令選択回路１５２の発行命令Ｉ２すなわち整数演算
命令ＩＲ１のみが実行されることになる（同図のタイミ
ングｔ2 ）。命令フェッチ制御回路１４３は、第１，第
２命令デコーダ５１，６１のデコード結果に応じて、各
スリーステートバッファ１４１，１４２及び命令キュー
１２３を制御する。この結果、未実行の第２命令バスＢ
in2 の浮動小数点演算命令ＩＲ２は命令キュー１２３に
書き込まれる。また、プリデコーダ１２２は該命令ＩＲ
２が浮動小数点演算命令であることを示す待機命令デコ
ード信号ＰＤ２を生成し、該待機命令デコード信号ＰＤ
２もまた命令キュー１２３に書き込まれる（同図のタイ
ミングｔ3 ）。
な動作について、図３のタイミングチャートを参照しな
がら説明する。最初に、命令キュー１２３の全エントリ
が空の状態で第１，第２命令バスＢin1 ，Ｂin2 にそれ
ぞれ命令ＩＲ１，ＩＲ２が供給される場合（例えば、Ｉ
Ｒ１が整数演算命令、ＩＲ２が浮動小数点演算命令であ
る場合）についてみる。最初のクロックサイクルＰe1で
は、タイミングｔ1 で第１，第２命令バスＢin1 ，Ｂin
2 にそれぞれ命令ＩＲ１，ＩＲ２が供給されると、第
１，第２待機命令バスＢwt1 ，Ｂwt2 には命令が供給さ
れないことから、第１，第２命令選択回路１５１，１５
２ではともに第１命令バスＢin1 の命令ＩＲ１（整数演
算命令）が選択され、命令発行バスＢout1，Ｂout2に出
力される。この命令は第２命令実行部６０では実行され
るが、第１命令実行部５０では適合しないので無視され
ることになる。したがって、このサイクルＰe1では、第
２命令選択回路１５２の発行命令Ｉ２すなわち整数演算
命令ＩＲ１のみが実行されることになる（同図のタイミ
ングｔ2 ）。命令フェッチ制御回路１４３は、第１，第
２命令デコーダ５１，６１のデコード結果に応じて、各
スリーステートバッファ１４１，１４２及び命令キュー
１２３を制御する。この結果、未実行の第２命令バスＢ
in2 の浮動小数点演算命令ＩＲ２は命令キュー１２３に
書き込まれる。また、プリデコーダ１２２は該命令ＩＲ
２が浮動小数点演算命令であることを示す待機命令デコ
ード信号ＰＤ２を生成し、該待機命令デコード信号ＰＤ
２もまた命令キュー１２３に書き込まれる（同図のタイ
ミングｔ3 ）。
【００１９】そして、次のクロックサイクルＰe2で、命
令キュー１２３から、待機中の浮動小数点演算命令ＩＲ
２が待機命令Ｒ１として、またそのデコード信号ＰＤ２
が待機命令デコード信号ＱＤ１としてそれぞれ出力され
る（タイミングｔ4 ）。続いて、このサイクルで、第
１，第２命令バスＢin1 ，Ｂin2 にそれぞれ新たな命令
ＩＲ１，ＩＲ２が供給される（例えば、命令ＩＲ１及び
ＩＲ２がいずれも整数演算命令）（同図のタイミングｔ
5 ）。そして、第１命令選択回路１５１では第１待機命
令バスＢwt1 の浮動小数点演算命令Ｒ１が選択されて発
行命令Ｉ１として第１命令実行部５０に出力される一
方、第２命令選択回路１５２では第１命令バスＢin1 の
整数演算命令ＩＲ１が選択されて発行命令Ｉ２として第
２命令実行部６０に出力される。これらの発行命令Ｉ
１，Ｉ２はそれぞれ第１，第２実行命令部５０，６０で
実行される。したがって、このサイクルＰe2では２命令
が並列して実行される（タイミングｔ6 ）。この際、タ
イミングｔ5 とタイミングｔ6 との間の時間Ｔのうちに
第１，第２命令バスＢin1 ，Ｂin2 の命令ＩＲ１，ＩＲ
２をプリデコードするわけではないので、時間Ｔが従来
より短縮される。一方、命令実行部５０，６０に入力さ
れなかった整数演算命令ＩＲ２は、命令フェッチ制御回
路１４３の制御により命令キュー１２３に書き込まれ
る。また、プリデコーダ１２２は該命令ＩＲ２が整数演
算命令であることを示す待機命令デコード信号ＰＤ２を
生成し、該待機命令デコード信号ＰＤ２もまた命令キュ
ー１２３に書き込まれる（タイミングｔ7 ）。
令キュー１２３から、待機中の浮動小数点演算命令ＩＲ
２が待機命令Ｒ１として、またそのデコード信号ＰＤ２
が待機命令デコード信号ＱＤ１としてそれぞれ出力され
る（タイミングｔ4 ）。続いて、このサイクルで、第
１，第２命令バスＢin1 ，Ｂin2 にそれぞれ新たな命令
ＩＲ１，ＩＲ２が供給される（例えば、命令ＩＲ１及び
ＩＲ２がいずれも整数演算命令）（同図のタイミングｔ
5 ）。そして、第１命令選択回路１５１では第１待機命
令バスＢwt1 の浮動小数点演算命令Ｒ１が選択されて発
行命令Ｉ１として第１命令実行部５０に出力される一
方、第２命令選択回路１５２では第１命令バスＢin1 の
整数演算命令ＩＲ１が選択されて発行命令Ｉ２として第
２命令実行部６０に出力される。これらの発行命令Ｉ
１，Ｉ２はそれぞれ第１，第２実行命令部５０，６０で
実行される。したがって、このサイクルＰe2では２命令
が並列して実行される（タイミングｔ6 ）。この際、タ
イミングｔ5 とタイミングｔ6 との間の時間Ｔのうちに
第１，第２命令バスＢin1 ，Ｂin2 の命令ＩＲ１，ＩＲ
２をプリデコードするわけではないので、時間Ｔが従来
より短縮される。一方、命令実行部５０，６０に入力さ
れなかった整数演算命令ＩＲ２は、命令フェッチ制御回
路１４３の制御により命令キュー１２３に書き込まれ
る。また、プリデコーダ１２２は該命令ＩＲ２が整数演
算命令であることを示す待機命令デコード信号ＰＤ２を
生成し、該待機命令デコード信号ＰＤ２もまた命令キュ
ー１２３に書き込まれる（タイミングｔ7 ）。
【００２０】さらに、次のクロックサイクルＰe3におい
て、命令キュー１２３から、待機中の整数演算命令ＩＲ
２が待機命令Ｒ１として、またそのデコード信号ＰＤ２
が待機命令デコード信号ＱＤ１としてそれぞれ出力され
る（タイミングｔ8 ）。続いて、このサイクルで、第
１，第２命令バスＢin1 ，Ｂin2 にそれぞれ新たな命令
ＩＲ１，ＩＲ２が供給される（例えば、命令ＩＲ１及び
ＩＲ２がいずれも浮動小数点演算命令）（同図のタイミ
ングｔ9 ）。そして、第１命令選択回路１５１では第１
命令バスＢin1 の浮動小数点演算命令ＩＲ１が、第２命
令選択回路１５２では第１待機命令バスＢwt1 の整数演
算命令Ｒ１がそれぞれ選択される（タイミングｔ10）。
一方、命令実行部５０，６０に入力されなかった浮動小
数点演算命令命令ＩＲ２とそのデコード信号ＰＤ２と
は、命令フェッチ制御回路１４３の制御により命令キュ
ー１２３に書き込まれる。
て、命令キュー１２３から、待機中の整数演算命令ＩＲ
２が待機命令Ｒ１として、またそのデコード信号ＰＤ２
が待機命令デコード信号ＱＤ１としてそれぞれ出力され
る（タイミングｔ8 ）。続いて、このサイクルで、第
１，第２命令バスＢin1 ，Ｂin2 にそれぞれ新たな命令
ＩＲ１，ＩＲ２が供給される（例えば、命令ＩＲ１及び
ＩＲ２がいずれも浮動小数点演算命令）（同図のタイミ
ングｔ9 ）。そして、第１命令選択回路１５１では第１
命令バスＢin1 の浮動小数点演算命令ＩＲ１が、第２命
令選択回路１５２では第１待機命令バスＢwt1 の整数演
算命令Ｒ１がそれぞれ選択される（タイミングｔ10）。
一方、命令実行部５０，６０に入力されなかった浮動小
数点演算命令命令ＩＲ２とそのデコード信号ＰＤ２と
は、命令フェッチ制御回路１４３の制御により命令キュ
ー１２３に書き込まれる。
【００２１】このように、本実施例のデータ処理装置で
は、命令キュー１２３に命令があるサイクルにおいて
は、命令の組み合わせに応じて２命令を並列に実行する
ことが可能である。本実施例においては、命令実行数は
最大２であって命令供給数２を上回ることはありえない
ので、命令供給が連続的に行われる限り、常に１命令以
上の命令が命令キュー１２３に記憶されている。したが
って、命令の組み合わせが許せば、常に２つの命令を並
列に実行することが可能である。その場合、従来の例で
は命令選択回路で命令の選択／発行の制御をするために
命令バスＢin1 ，Ｂin2 の内容をデコードしたものを用
いていたのに対し、本実施例では待機命令デコード信号
ＱＤ１，ＱＤ２を用いる。命令キュー１２３の読み出し
時間は命令キャッシュ３０に比較して短いため、待機命
令バスＢwt1 ，Ｂwt2 の命令は命令バスＢin1 ，Ｂin2
に比較して早いタイミングで確定する。また、従来の例
では、命令バスＢin1 ，Ｂin2 からの読み出し・プリデ
コード・発行命令選択という一連の動作を１サイクルで
実行する必要があったが、本実施例では、命令バスＢin
1 からの読み出し，命令キュー１２３からの読み出し・
発行命令選択だけを１サイクルで行えばよい。したがっ
て、命令バスＢin1 ，Ｂin2 の命令ＩＲ１，ＩＲ２の種
類を判断して命令の発行／制御を行う構成に比較して、
命令の選択／発行を高速で行うことが可能になり、ひい
てはデータ処理装置の高速動作を実現できる。
は、命令キュー１２３に命令があるサイクルにおいて
は、命令の組み合わせに応じて２命令を並列に実行する
ことが可能である。本実施例においては、命令実行数は
最大２であって命令供給数２を上回ることはありえない
ので、命令供給が連続的に行われる限り、常に１命令以
上の命令が命令キュー１２３に記憶されている。したが
って、命令の組み合わせが許せば、常に２つの命令を並
列に実行することが可能である。その場合、従来の例で
は命令選択回路で命令の選択／発行の制御をするために
命令バスＢin1 ，Ｂin2 の内容をデコードしたものを用
いていたのに対し、本実施例では待機命令デコード信号
ＱＤ１，ＱＤ２を用いる。命令キュー１２３の読み出し
時間は命令キャッシュ３０に比較して短いため、待機命
令バスＢwt1 ，Ｂwt2 の命令は命令バスＢin1 ，Ｂin2
に比較して早いタイミングで確定する。また、従来の例
では、命令バスＢin1 ，Ｂin2 からの読み出し・プリデ
コード・発行命令選択という一連の動作を１サイクルで
実行する必要があったが、本実施例では、命令バスＢin
1 からの読み出し，命令キュー１２３からの読み出し・
発行命令選択だけを１サイクルで行えばよい。したがっ
て、命令バスＢin1 ，Ｂin2 の命令ＩＲ１，ＩＲ２の種
類を判断して命令の発行／制御を行う構成に比較して、
命令の選択／発行を高速で行うことが可能になり、ひい
てはデータ処理装置の高速動作を実現できる。
【００２２】なお、本実施例では、命令キャッシュ３０
は１クロックに２命令を２本の命令バスに供給する構成
となっているが、命令バスを１本もしくは３本以上とし
て、各々に命令を供給するようにしても同様の動作を実
現することが可能である。
は１クロックに２命令を２本の命令バスに供給する構成
となっているが、命令バスを１本もしくは３本以上とし
て、各々に命令を供給するようにしても同様の動作を実
現することが可能である。
【００２３】また、上記実施例の命令フェッチ部１００
では、命令キュー１２３が２本の待機命令バス及び待機
命令デコード信号線に、記憶した命令及び信号を出力す
る構成となっているが、待機命令バス及び待機命令デコ
ード信号線を各々１本又は３本以上設け、各々に命令キ
ューが記憶した命令及び信号を出力する構成としてもよ
い。
では、命令キュー１２３が２本の待機命令バス及び待機
命令デコード信号線に、記憶した命令及び信号を出力す
る構成となっているが、待機命令バス及び待機命令デコ
ード信号線を各々１本又は３本以上設け、各々に命令キ
ューが記憶した命令及び信号を出力する構成としてもよ
い。
【００２４】
【発明の効果】以上説明してきた通り、本発明によれ
ば、データ処理装置として、複数の命令選択回路により
入力命令のうちのいずれか一つを選択して各命令実行部
に送るとともに、いずれの命令実行部でも実行されなか
った命令をそのプリデコード結果とともに命令待機部に
記憶させた後、当該プリデコード結果を用いて上記命令
選択回路から命令実行部に命令を送るように構成したの
で、命令の発行に要する時間が短縮され、データ処理装
置の動作の高速化を図ることができる。
ば、データ処理装置として、複数の命令選択回路により
入力命令のうちのいずれか一つを選択して各命令実行部
に送るとともに、いずれの命令実行部でも実行されなか
った命令をそのプリデコード結果とともに命令待機部に
記憶させた後、当該プリデコード結果を用いて上記命令
選択回路から命令実行部に命令を送るように構成したの
で、命令の発行に要する時間が短縮され、データ処理装
置の動作の高速化を図ることができる。
【図１】本発明の実施例に係るデータ処理装置の全体構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１中の命令フェッチ部の詳細構成を示す電気
回路図である。
回路図である。
【図３】図２中の命令フェッチ部の動作タイミング図で
ある。
ある。
【図４】従来のデータ処理装置の構成を示す電気回路図
である。
である。
【図５】図４中の命令フェッチ部の動作タイミング図で
ある。
ある。
１０ 命令キャッシュ動作クロック生成部 ２０ 命令アドレス生成部 ３０ 命令キャッシュ ５０ 第１命令実行部 ５１ 第１命令デコーダ ５２ 浮動小数点ユニット ５３ ラッチ ６０ 第２命令実行部 ６１ 第２命令デコーダ ６２ 整数ユニット ６３ ラッチ １００ 命令フェッチ部 １２０ 命令待機部 １２１，１２２ プリデコーダ １２３ 命令キュー １４０ 制御手段 １４１，１４２ スリーステートバッファ １４３ 命令フェッチ制御回路 １５０ 命令選択部 １５１ 第１命令選択回路 １５２ 第２命令選択回路 Ｂin1 ，Ｂin2 命令バス Ｂwt1 ，Ｂwt2 待機命令バス Ｂdc1 ，Ｂdc2 待機命令デコード信号線 Ｂout1，Ｂout2 命令発行バス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 久我守弘、外２名”ＳＩＭＰ（単一命 令流／多重パイプライン）方式に基づく 『新風』プロセッサの低レベル並列処理 アルゴリズム”，並列処理シンポジウム ＪＳＰＰ’89，平成元年２月，ｐｐ. 163−170 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38
Claims (3)
- 【請求項１】 複数の種類の命令を発生する命令発生部
と、各々異なる種類の命令を実行するように構成された
複数の命令実行部と、上記命令発生部から入力される命
令を選択して取り出して上記各命令実行部に付与する命
令フェッチ部とを備えたデータ処理装置において、 上記命令フェッチ部は、 上記各命令実行部に対応して配置され、制御信号に応じ
複数の入力部から入力される命令のうちのいずれか一つ
を選択して上記各命令実行部に送る複数の命令選択回路
と、 入力側が上記命令発生部に命令バスを介して接続され、
出力側が待機命令バスを介して上記命令選択回路の入力
部に接続された命令待機部と、 上記各命令選択回路から各命令実行部に入力された命令
を検出して、命令発生部から入力された命令のうちいず
れの命令実行部でも実行されなかった命令を上記命令待
機部に記憶させた後、上記命令選択回路から命令実行部
に送るよう制御する制御手段とで構成され、 上記命令待機部は、上記未実行の命令とそのプリデコー
ドにより判別された命令の種類を表す待機命令デコード
信号とを一時的に記憶した後に、未実行の待機命令を上
記待機命令バスへ出力し、かつその待機命令デコード信
号を上記各命令選択回路へ上記制御信号として出力する
機能を有する ことを特徴とするデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、上記各命令選択回路は、その入力部のうち少なくとも一
つが上記命令発生部に命令バスを介して接続され、他の
入力部は上記命令待機部に待機命令バスを介して接続さ
れている ことを特徴とするデータ処理装置。 - 【請求項３】 請求項２記載のデータ処理装置におい
て、上記各命令選択回路は、対応する命令実行部で実行可能
な命令が命令バス及び待機命令バスの双方から入力され
た場合には、上記命令待機部から待機命令バス を介して
入力された命令を優先的に選択する機能を有する ことを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136309A JP2933848B2 (ja) | 1994-06-07 | 1995-06-02 | データ処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12514994 | 1994-06-07 | ||
| JP6-125149 | 1994-06-07 | ||
| JP7136309A JP2933848B2 (ja) | 1994-06-07 | 1995-06-02 | データ処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08563999A Division JP3441996B2 (ja) | 1994-06-07 | 1999-03-29 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855026A JPH0855026A (ja) | 1996-02-27 |
| JP2933848B2 true JP2933848B2 (ja) | 1999-08-16 |
Family
ID=26461664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7136309A Expired - Fee Related JP2933848B2 (ja) | 1994-06-07 | 1995-06-02 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933848B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115586737B (zh) * | 2022-11-18 | 2023-04-07 | 合肥安迅精密技术有限公司 | 基于软硬件协同处理的贴片机贴装控制方法及系统 |
-
1995
- 1995-06-02 JP JP7136309A patent/JP2933848B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 久我守弘、外２名"ＳＩＭＰ（単一命令流／多重パイプライン）方式に基づく『新風』プロセッサの低レベル並列処理アルゴリズム"，並列処理シンポジウムＪＳＰＰ’８９，平成元年２月，ｐｐ．１６３−１７０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0855026A (ja) | 1996-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990511 |
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