JP2936277B2 - Comparator circuit - Google Patents
Comparator circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンパレータ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a comparator circuit.
本発明は２つの電圧を比較し、出力するコンパレータ
回路において、該一方の電圧が他方の電圧より上昇し一
度出力が反転するとコンパレータ回路に印加される電源
を除去しない限り、該一方の電圧が降下しても、該反転
した出力を保持し続けるラッチ型のコンパレータ回路を
実現するものである。According to the present invention, in a comparator circuit that compares and outputs two voltages, when one voltage rises above the other voltage and the output is inverted once, unless one of the power supplies applied to the comparator circuit is removed, the one voltage drops. Even so, a latch-type comparator circuit that keeps holding the inverted output is realized.
従来のコンパレータ回路図を第２図に示す。トランジ
スタ1,2,3,4からなる差動増幅器に基準電圧５と正電源
端子６と負電源端子７との間に挿入されたブリーダ抵抗
８と９の接続点10の電圧を入力する。接続点10の電圧V1
が基準電圧５の電圧Vrefより高ければ、差動増幅器の出
力端子11はLOWレベルになり、逆にV1＜Vrefの時には、
該出力端子11はHighレベルになる。該出力端子11のHigh
レベルはインバータ12に入力され、出力端子13に増幅さ
れて出力される。FIG. 2 shows a conventional comparator circuit diagram. A reference voltage 5 and a voltage at a connection point 10 between bleeder resistors 8 and 9 inserted between a positive power supply terminal 6 and a negative power supply terminal 7 are input to a differential amplifier composed of transistors 1, 2, 3, and 4. Voltage V 1 at node 10
If There higher than the voltage V ref of the reference voltage 5, the output terminal 11 of the differential amplifier becomes a LOW level, when V 1 <V ref Conversely,
The output terminal 11 goes high. High of the output terminal 11
The level is input to the inverter 12, amplified at the output terminal 13, and output.
しかし、ある種の応用ではV1＞Vrefの条件を一度でも
満足し、出力端子13がHighレベルになったら、その後電
圧V1が降下したとしても、出力端子13はHighレベルを保
持し続けるようなラッチ型のコンパレータ回路が必要で
ある。このような応用に対しては、従来のコンパレータ
回路は用いることができないという課題がある。However, in some applications, once the condition of V 1 > V ref is satisfied and the output terminal 13 goes to the high level, the output terminal 13 keeps holding the high level even if the voltage V 1 subsequently drops. Such a latch-type comparator circuit is required. For such applications, there is a problem that the conventional comparator circuit cannot be used.
上記課題を解決するため、本発明によれば、入力電圧
を分圧するためのブリーダ抵抗と、基準電圧を発生させ
るための基準電圧回路と、前記ブリーダ抵抗からの分圧
電圧と前記基準電圧とをレベル比較するための差動増幅
器と、該差動増幅器において前記分圧電圧が前記基準電
圧より小さくなったことが検出されたことに応答して前
記基準電圧回路からの出力を零に低下させるための帰還
回路とを備えて成るコンパレータ回路が提案される。To solve the above problems, according to the present invention, a bleeder resistor for dividing an input voltage, a reference voltage circuit for generating a reference voltage, and a divided voltage from the bleeder resistor and the reference voltage. A differential amplifier for level comparison, and for reducing the output from the reference voltage circuit to zero in response to the differential amplifier detecting that the divided voltage has become smaller than the reference voltage. A comparator circuit comprising a feedback circuit is proposed.
以下、図面に従って本発明の実施例を詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本発明によるコンパレータ回路図である。ト
ランジスタ1,2,3,4は差動増幅器を構成している。また
正負電源端子６と７、ブリーダ抵抗８と９及びインバー
タ12が設けられている。基準電圧はトランジスタ14,15,
16,17から構成される。トランジスタ15はデプレッショ
ン型その他はエンハンスメント型である。デプレッショ
ン型トランジスタ15の閾値電圧をVTND、エンハンスメン
ト型のトランジスタ16の閾値電圧をVTNMとすれば基準電
圧Vrefは次式で示される。FIG. 1 is a diagram of a comparator circuit according to the present invention. The transistors 1, 2, 3, and 4 constitute a differential amplifier. Further, positive and negative power supply terminals 6 and 7, bleeder resistors 8 and 9, and an inverter 12 are provided. The reference voltage is transistors 14,15,
Consists of 16,17. The transistor 15 is of a depletion type and others of an enhancement type. Assuming that the threshold voltage of the depletion type transistor 15 is V TND and the threshold voltage of the enhancement type transistor 16 is V TNM , the reference voltage Vref is expressed by the following equation.
Vref＝|VTND|＋VTNM ……（１） 基準電圧Vrefは正電源端子６の電圧VDDを含んでいな
いため、電源電圧の依存性はないことがわかる。V ref = | V TND | + V TNM (1) Since the reference voltage V ref does not include the voltage V DD of the positive power supply terminal 6, it can be seen that there is no dependency on the power supply voltage.
インバータ12の出力は出力端子13となると共に、トラ
ンジスタ17、14のゲートに入力され帰還回路を構成す
る。トランジスタ17の一方の電極は負電源端子７に接続
され、他の電極はトランジスタ15、16のゲートと一方の
電極に入力されると共にトランジスタ４のゲートに入力
される。これにより出力端子13の出力が帰還される。The output of the inverter 12 becomes the output terminal 13 and is input to the gates of the transistors 17 and 14 to form a feedback circuit. One electrode of the transistor 17 is connected to the negative power supply terminal 7, and the other electrode is input to the gates of the transistors 15 and 16 and one electrode and also to the gate of the transistor 4. As a result, the output of the output terminal 13 is fed back.
次に本発明のコンパレータ回路の動作を説明する、正
電源端子６に印加される電圧が低く、接続点10の電圧V1
が基準電圧Vrefより小さい場合には、出力端子13の電圧
は前述したようにLOWレベルになっている。従って、ト
ランジスタ14はONし、一方トランジスタ17はOFFしてい
る。この結果、トランジスタ15とトランジスタ16により
基準電圧Vrefがトランジスタ４のゲートに入力されてい
る。ここで正電源端子６の電圧が上昇し、接続点10の電
圧がVref電圧より大きくなった時には、前述したように
出力端子13はHighレベルに反転する。この時、トランジ
スタ14はOFFし、トランジスタ17はONする。この結果、
トランジスタ４のゲートに入力される電圧は、ほぼ負電
源端子７の電圧VSSになってしまう。このような状態で
は、正電源端子６の電圧がいくら降下しても必ずV1＞V
ref（＝VSS）の関係が保たれるため、出力端子13の出力
はHighレベルに保持される。さらに正電源端子６の電圧
が降下し負電源端子７の電圧VSSになった時、すなわち
正電源端子６に印加される電圧が除去された時には出力
端子13は当然LOWレベルになりラッチ状態が解除され
る。Next, the operation of the comparator circuit of the present invention will be described. The voltage applied to the positive power supply terminal 6 is low and the voltage V 1 at the node 10 is low.
Is smaller than the reference voltage Vref, the voltage of the output terminal 13 is at the LOW level as described above. Therefore, transistor 14 is on, while transistor 17 is off. As a result, the reference voltage Vref is input to the gate of the transistor 4 by the transistors 15 and 16. Here, when the voltage of the positive power supply terminal 6 increases and the voltage of the connection point 10 becomes larger than the Vref voltage, the output terminal 13 is inverted to the high level as described above. At this time, the transistor 14 turns off and the transistor 17 turns on. As a result,
The voltage input to the gate of the transistor 4 becomes almost equal to the voltage V SS of the negative power supply terminal 7. In such a state, no matter how much the voltage of the positive power supply terminal 6 drops, V 1 > V
Since the relationship of ref (= V SS ) is maintained, the output of the output terminal 13 is held at the high level. Further, when the voltage of the positive power supply terminal 6 drops and becomes the voltage V SS of the negative power supply terminal 7, that is, when the voltage applied to the positive power supply terminal 6 is removed, the output terminal 13 naturally goes to the LOW level and the latch state is set. It is released.
以上述べたように本発明によれば、コンパレータ回路
の出力端子からの信号を基準電圧回路へ帰還させること
によって、基準電圧回路の電圧を降下させれば、電源電
圧を除去しない限りコンパレータの出力端子は反転した
レベルを保持し続けるようなラッチ型のコンパレータ回
路を実現できるという効果がある。As described above, according to the present invention, the signal from the output terminal of the comparator circuit is fed back to the reference voltage circuit, so that if the voltage of the reference voltage circuit is lowered, the output terminal of the comparator is not removed unless the power supply voltage is removed. Has the effect of realizing a latch-type comparator circuit that keeps holding the inverted level.
第１図は本発明のコンパレータ回路図、第２図は従来の
コンパレータ回路図である。 1,2,3,4,14,15,16,17……トランジスタ ６……正電源端子 ７……負電源端子 8,9……ブリーダ抵抗 12……インバータFIG. 1 is a diagram of a comparator circuit of the present invention, and FIG. 2 is a diagram of a conventional comparator circuit. 1,2,3,4,14,15,16,17 ... Transistor 6 ... Positive power supply terminal 7 ... Negative power supply terminal 8,9 ... Bleeder resistance 12 ... Inverter
Claims (1)
と、 基準電圧を発生させるための基準電圧回路と、 前記ブリーダ抵抗からの分圧電圧と前記基準電圧とをレ
ベル比較するための差動増幅器と、 該差動増幅器において前記分圧電圧が前記基準電圧より
大きくなったことが検出されたことに応答して前記基準
電圧回路からの出力を零に低下させるための帰還回路と を備えて成ることを特徴とするコンパレータ回路。A bleeder resistor for dividing an input voltage; a reference voltage circuit for generating a reference voltage; and a differential amplifier for comparing the level of the divided voltage from the bleeder resistor with the reference voltage. And a feedback circuit for reducing the output from the reference voltage circuit to zero in response to the differential amplifier detecting that the divided voltage has become greater than the reference voltage. A comparator circuit, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4665690A JP2936277B2 (en) | 1990-02-27 | 1990-02-27 | Comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4665690A JP2936277B2 (en) | 1990-02-27 | 1990-02-27 | Comparator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248617A JPH03248617A (en) | 1991-11-06 |
| JP2936277B2 true JP2936277B2 (en) | 1999-08-23 |
Family
ID=12753370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4665690A Expired - Lifetime JP2936277B2 (en) | 1990-02-27 | 1990-02-27 | Comparator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936277B2 (en) |
-
1990
- 1990-02-27 JP JP4665690A patent/JP2936277B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248617A (en) | 1991-11-06 |
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