JP2939043B2 - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JP2939043B2 JP2939043B2 JP4085780A JP8578092A JP2939043B2 JP 2939043 B2 JP2939043 B2 JP 2939043B2 JP 4085780 A JP4085780 A JP 4085780A JP 8578092 A JP8578092 A JP 8578092A JP 2939043 B2 JP2939043 B2 JP 2939043B2
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- clock signal
- line
- scanning line
- signal line
- scanning
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Description
【０００１】
【産業上の利用分野】本発明は、液晶テレビジョン受信
器、ワードプロセッサ、コンピュータ端末表示装置など
の表示パネルに用いられ、複数の絵素単位に分割された
電極をマトリクス駆動することによって、電場によって
光学的性質が変化する、たとえば液晶などの物質に、電
圧を印加するためのアクティブマトリクス基板に関す
る。
器、ワードプロセッサ、コンピュータ端末表示装置など
の表示パネルに用いられ、複数の絵素単位に分割された
電極をマトリクス駆動することによって、電場によって
光学的性質が変化する、たとえば液晶などの物質に、電
圧を印加するためのアクティブマトリクス基板に関す
る。
【０００２】
【従来の技術】図４は、本発明の前提となるアクティブ
マトリクス基板５０の概略的構成を示した平面図であ
り、図５はアクティブマトリクス基板５０と対向基板５
８の配置を示す概略的斜視図である。
マトリクス基板５０の概略的構成を示した平面図であ
り、図５はアクティブマトリクス基板５０と対向基板５
８の配置を示す概略的斜視図である。
【０００３】アクティブマトリクス基板５０は、絶縁性
基板５１の表面上に、複数の絵素電極５２および絵素電
極５２への印加電圧を制御するスイッチング素子５３が
マトリクス状に形成される。
基板５１の表面上に、複数の絵素電極５２および絵素電
極５２への印加電圧を制御するスイッチング素子５３が
マトリクス状に形成される。
【０００４】絵素電極５２を選択駆動するスイッチング
素子５３は、ＴＦＴ（薄膜トランジスタ）素子、ＭＯＳ
ＦＥＴ（金属酸化膜半導体電界効果トランジスタ）素子
などの三端子素子や、ＭＩＭ（金属−絶縁層−金属）素
子、ダイオード、バリスタなどの二端子素子が用いられ
る。
素子５３は、ＴＦＴ（薄膜トランジスタ）素子、ＭＯＳ
ＦＥＴ（金属酸化膜半導体電界効果トランジスタ）素子
などの三端子素子や、ＭＩＭ（金属−絶縁層−金属）素
子、ダイオード、バリスタなどの二端子素子が用いられ
る。
【０００５】スイッチング素子５３が三端子素子の場合
は、絵素電極５２が形成された基板上に複数のデータ線
５４および走査線５５がお互いに直交して格子状に形成
され、三端子素子のソースはデータ線５４に、ゲートは
走査線５５に、ドレインは絵素電極５２に各々接続され
るとともに、図５に示したように、絵素電極５２と液晶
などを介して対向する対向基板５８には、全面にわたっ
て一様な対向電極５６が形成される。なお、カラー表示
を行う場合は、色フィルタ５７Ｂ，５７Ｇ，５７Ｒが千
鳥格子状に形成される。
は、絵素電極５２が形成された基板上に複数のデータ線
５４および走査線５５がお互いに直交して格子状に形成
され、三端子素子のソースはデータ線５４に、ゲートは
走査線５５に、ドレインは絵素電極５２に各々接続され
るとともに、図５に示したように、絵素電極５２と液晶
などを介して対向する対向基板５８には、全面にわたっ
て一様な対向電極５６が形成される。なお、カラー表示
を行う場合は、色フィルタ５７Ｂ，５７Ｇ，５７Ｒが千
鳥格子状に形成される。
【０００６】スイッチング素子５３が二端子素子の場合
は、絵素電極５２が形成された基板上に、複数の走査線
５５が平行に形成され、二端子素子の一方の端子は走査
線５５に、他方の端子は絵素電極５２に各々接続される
とともに、絵素電極５２と液晶などを介して対向する対
向基板には、各絵素に対応した対向絵素電極とこれらを
接続する複数で平行なデータ線が走査線と直交して形成
される。
は、絵素電極５２が形成された基板上に、複数の走査線
５５が平行に形成され、二端子素子の一方の端子は走査
線５５に、他方の端子は絵素電極５２に各々接続される
とともに、絵素電極５２と液晶などを介して対向する対
向基板には、各絵素に対応した対向絵素電極とこれらを
接続する複数で平行なデータ線が走査線と直交して形成
される。
【０００７】アクティブマトリクス方式において、走査
線の数がｍ本で、データ線の数がｎ本の場合、これらを
時分割走査することによってｍ×ｎ個の絵素電極をマト
リクス駆動することができ、一般に、１絵素毎に順次表
示データを転送する点順次駆動方式、または１走査線毎
に順次表示データを転送する線順次駆動方式が用いられ
る。
線の数がｍ本で、データ線の数がｎ本の場合、これらを
時分割走査することによってｍ×ｎ個の絵素電極をマト
リクス駆動することができ、一般に、１絵素毎に順次表
示データを転送する点順次駆動方式、または１走査線毎
に順次表示データを転送する線順次駆動方式が用いられ
る。
【０００８】以下、図４に示したように、スイッチング
素子５３が三端子素子である例を用いて説明する。
素子５３が三端子素子である例を用いて説明する。
【０００９】アクティブマトリクス基板５０の一部に
は、互いに逆位相の第１および第２クロック信号が伝わ
る第１クロック信号線６１および第２クロック信号線６
２と、各クロック信号を用いて各走査線５５の駆動タイ
ミングを伝える走査線制御信号を発生する論理回路６０
が形成されている。論理回路６０は、各走査線毎に印加
電圧を制御する走査線駆動回路７０などで構成され、そ
の他に各走査線駆動回路７０へ一定電圧を供給する電源
線６５および接地線６４と、各走査線駆動回路７０の間
で走査線制御信号を伝える制御線６３が形成されてお
り、第１クロック信号線６１、第２クロック信号線６
２、制御線６３、電源線６５および接地線６４は、アク
ティブマトリクス基板の端部に形成された電極６１ａ，
６２ａ，６３ａ，６５ａ，６４ａに各々接続される。
は、互いに逆位相の第１および第２クロック信号が伝わ
る第１クロック信号線６１および第２クロック信号線６
２と、各クロック信号を用いて各走査線５５の駆動タイ
ミングを伝える走査線制御信号を発生する論理回路６０
が形成されている。論理回路６０は、各走査線毎に印加
電圧を制御する走査線駆動回路７０などで構成され、そ
の他に各走査線駆動回路７０へ一定電圧を供給する電源
線６５および接地線６４と、各走査線駆動回路７０の間
で走査線制御信号を伝える制御線６３が形成されてお
り、第１クロック信号線６１、第２クロック信号線６
２、制御線６３、電源線６５および接地線６４は、アク
ティブマトリクス基板の端部に形成された電極６１ａ，
６２ａ，６３ａ，６５ａ，６４ａに各々接続される。
【００１０】図６は、従来の走査線駆動回路７０の一例
である。第１クロック信号線６１および第２クロック信
号線６２には、図３（１），（２）に示すようなお互い
に逆位相である２相のクロック信号φ１，φ２が伝わっ
ており、前段からの制御線６３には走査線の駆動タイミ
ングを伝える走査線制御信号ＳＴＰが前段の走査線駆動
回路から伝わる。
である。第１クロック信号線６１および第２クロック信
号線６２には、図３（１），（２）に示すようなお互い
に逆位相である２相のクロック信号φ１，φ２が伝わっ
ており、前段からの制御線６３には走査線の駆動タイミ
ングを伝える走査線制御信号ＳＴＰが前段の走査線駆動
回路から伝わる。
【００１１】走査線駆動回路７０の動作について説明す
ると、アナログスイッチ７１，７４，７５，７８および
インバータ７２，７３，７６，７７でシフトレジスタ回
路が構成され、走査線制御信号ＳＴＰが前段からの制御
線６３によって１パルス入力すると、クロック信号φ１
がＨ（ハイレベル）となったときに、アナログスイッチ
７１が導通してインバータ７２に入力され、Ｌ（ローレ
ベル）を出力する。このときインバータ７３はＨを出力
するが、クロック信号φ２がＬのため、アナログスイッ
チ７４，７５は遮断状態である。
ると、アナログスイッチ７１，７４，７５，７８および
インバータ７２，７３，７６，７７でシフトレジスタ回
路が構成され、走査線制御信号ＳＴＰが前段からの制御
線６３によって１パルス入力すると、クロック信号φ１
がＨ（ハイレベル）となったときに、アナログスイッチ
７１が導通してインバータ７２に入力され、Ｌ（ローレ
ベル）を出力する。このときインバータ７３はＨを出力
するが、クロック信号φ２がＬのため、アナログスイッ
チ７４，７５は遮断状態である。
【００１２】次に、クロック信号φ１がＬに、クロック
信号φ２がＨに各々反転すると、アナログスイッチ７１
が遮断し、アナログスイッチ７４，７５は導通すること
によって、インバータ７２の入力がＨに保持されるとと
もに、インバータ７６にＬが入力され、その出力はＨと
なり、インバータ７７はＬを出力する。そのため、次段
の走査線駆動回路へ接続された制御線６３によって伝わ
る走査線制御信号ＳＴＰは、Ｈとなるとともに、バッフ
ァ７９，８０を介して走査線５５にＨを出力して、該走
査線５５に接続されたスイッチング素子５３を導通させ
る。
信号φ２がＨに各々反転すると、アナログスイッチ７１
が遮断し、アナログスイッチ７４，７５は導通すること
によって、インバータ７２の入力がＨに保持されるとと
もに、インバータ７６にＬが入力され、その出力はＨと
なり、インバータ７７はＬを出力する。そのため、次段
の走査線駆動回路へ接続された制御線６３によって伝わ
る走査線制御信号ＳＴＰは、Ｈとなるとともに、バッフ
ァ７９，８０を介して走査線５５にＨを出力して、該走
査線５５に接続されたスイッチング素子５３を導通させ
る。
【００１３】次に、クロック信号φ１がＨに、クロック
信号φ２がＬに各々反転すると、アナログスイッチ７
１，７８が導通し、アナログスイッチ７４，７５が遮断
することによって、インバータ７６の入力がＬに保持さ
れて、次段への走査線制御信号ＳＴＰがＨに保持される
とともに、前段からの走査線制御信号ＳＴＰがＬになれ
ば、インバータ７２にＬが入力されて、その出力はＨと
なる。
信号φ２がＬに各々反転すると、アナログスイッチ７
１，７８が導通し、アナログスイッチ７４，７５が遮断
することによって、インバータ７６の入力がＬに保持さ
れて、次段への走査線制御信号ＳＴＰがＨに保持される
とともに、前段からの走査線制御信号ＳＴＰがＬになれ
ば、インバータ７２にＬが入力されて、その出力はＨと
なる。
【００１４】次に、クロック信号φ１がＬに、クロック
信号φ２がＨに各々反転すると、アナログスイッチ７
１，７８が遮断してアナログスイッチ７４，７５が導通
することによって、インバータ７６にＨが入力され、次
段への走査線駆動信号ＳＴＰがＬになるとともに、走査
線５５に接続されたスイッチング素子５３が遮断され
る。
信号φ２がＨに各々反転すると、アナログスイッチ７
１，７８が遮断してアナログスイッチ７４，７５が導通
することによって、インバータ７６にＨが入力され、次
段への走査線駆動信号ＳＴＰがＬになるとともに、走査
線５５に接続されたスイッチング素子５３が遮断され
る。
【００１５】このように前段からの走査線制御信号ＳＴ
Ｐとして、クロック信号φ１の立上がり時にＨで、次の
立上がり時にＬとなるパルスが入力されると、クロック
１周期分の時間幅を有するパルスが走査線５５に出力さ
れるとともに、次段の走査線駆動回路ではクロック１周
期分遅延して、同様なパルスがその走査線に出力される
ため、結局、論理回路６０はクロック１周期毎に各走査
線を順次走査することができる。なお、各スイッチング
素子の導通時間は、１５μｓｅｃから１００μｓｅｃの
範囲に設定される。
Ｐとして、クロック信号φ１の立上がり時にＨで、次の
立上がり時にＬとなるパルスが入力されると、クロック
１周期分の時間幅を有するパルスが走査線５５に出力さ
れるとともに、次段の走査線駆動回路ではクロック１周
期分遅延して、同様なパルスがその走査線に出力される
ため、結局、論理回路６０はクロック１周期毎に各走査
線を順次走査することができる。なお、各スイッチング
素子の導通時間は、１５μｓｅｃから１００μｓｅｃの
範囲に設定される。
【００１６】図７は、図６に示した走査線駆動回路７０
のシフトレジスタ回路の入力部付近の導体の一部を示し
た正面図である。図７の２点鎖線で囲まれた部分９０
は、図６の２点鎖線で囲まれた部分９０に対応してお
り、第１クロック信号線６１および第２クロック信号線
６２の導体が平行に形成され、第１クロック信号線６１
の導体は途中で枝別れして第２クロック信号線６２の導
体と絶縁膜を介して交差し、さらに走査線制御信号ＳＴ
Ｐが伝わる制御線６３の導体と絶縁膜を介して交差して
いる。なお、導体の配線構造は、Ｔａ，Ａｌなどからな
る下層金属膜と、ＳｉＮx，ＳｉＯ2などからなる絶縁膜
と、Ｔｉ，Ｍｏなどからなる上層金属膜とからなる金属
膜−絶縁膜−金属膜の３層構造で形成されており、図７
において、たとえば第１クロック信号線６１および第２
クロック信号線６２は下層金属膜で配線され、第１クロ
ック信号線６１の枝別れが第２クロック信号線６２と交
差する場合に、コンタクトホール８２を介して上層金属
膜にて配線され、さらにコンタクトホール６３で下層金
属膜へ接続される。同様に、制御線６３は、上層金属膜
で配線され、絶縁膜を介して第１クロック信号６１と容
量結合して斜視部の交差領域で結合容量８１が生じ、ア
ナログスイッチ７１に接続されている。
のシフトレジスタ回路の入力部付近の導体の一部を示し
た正面図である。図７の２点鎖線で囲まれた部分９０
は、図６の２点鎖線で囲まれた部分９０に対応してお
り、第１クロック信号線６１および第２クロック信号線
６２の導体が平行に形成され、第１クロック信号線６１
の導体は途中で枝別れして第２クロック信号線６２の導
体と絶縁膜を介して交差し、さらに走査線制御信号ＳＴ
Ｐが伝わる制御線６３の導体と絶縁膜を介して交差して
いる。なお、導体の配線構造は、Ｔａ，Ａｌなどからな
る下層金属膜と、ＳｉＮx，ＳｉＯ2などからなる絶縁膜
と、Ｔｉ，Ｍｏなどからなる上層金属膜とからなる金属
膜−絶縁膜−金属膜の３層構造で形成されており、図７
において、たとえば第１クロック信号線６１および第２
クロック信号線６２は下層金属膜で配線され、第１クロ
ック信号線６１の枝別れが第２クロック信号線６２と交
差する場合に、コンタクトホール８２を介して上層金属
膜にて配線され、さらにコンタクトホール６３で下層金
属膜へ接続される。同様に、制御線６３は、上層金属膜
で配線され、絶縁膜を介して第１クロック信号６１と容
量結合して斜視部の交差領域で結合容量８１が生じ、ア
ナログスイッチ７１に接続されている。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
走査線駆動回路において、クロック信号線と走査線との
交差領域の発生は、走査線を順次駆動するアクティブマ
トリクス方式においては避けることができない。
走査線駆動回路において、クロック信号線と走査線との
交差領域の発生は、走査線を順次駆動するアクティブマ
トリクス方式においては避けることができない。
【００１８】走査線駆動回路７０を構成するアナログス
イッチやインバータなどは、一般に、絵素電極を制御す
るスイッチング素子と同じ回路形式で形成されており、
特にスイッチング素子としてＴＦＴやＭＯＳＦＥＴが用
いられる場合は、アナログスイッチ７１のオン抵抗が比
較的高いため、制御線６３は高インピーダンスとなって
いる。そのため、制御線６３は他の導体からの信号が混
入しやすい状態にあり、第１クロック信号線６１と容量
結合すると、図３（３）に示すように、走査線制御信号
ＳＴＰにクロック信号φ１のパルス波形が重畳されて異
常パルスが生じ、論理回路６０が誤動作を生ずるという
課題がある。
イッチやインバータなどは、一般に、絵素電極を制御す
るスイッチング素子と同じ回路形式で形成されており、
特にスイッチング素子としてＴＦＴやＭＯＳＦＥＴが用
いられる場合は、アナログスイッチ７１のオン抵抗が比
較的高いため、制御線６３は高インピーダンスとなって
いる。そのため、制御線６３は他の導体からの信号が混
入しやすい状態にあり、第１クロック信号線６１と容量
結合すると、図３（３）に示すように、走査線制御信号
ＳＴＰにクロック信号φ１のパルス波形が重畳されて異
常パルスが生じ、論理回路６０が誤動作を生ずるという
課題がある。
【００１９】本発明の目的は、前述した課題を解決する
ため、複数の絵素電極への印加電圧を制御するスイッチ
ング素子をマトリクス駆動する際に、走査線を制御する
走査線制御信号へのクロック信号の重畳を解消して、論
理回路の誤動作を防ぐことができるアクティブマトリク
ス基板を提供することである。
ため、複数の絵素電極への印加電圧を制御するスイッチ
ング素子をマトリクス駆動する際に、走査線を制御する
走査線制御信号へのクロック信号の重畳を解消して、論
理回路の誤動作を防ぐことができるアクティブマトリク
ス基板を提供することである。
【００２０】
【課題を解決するための手段】本発明は、絶縁性基板上
に、複数の絵素電極および前記絵素電極への印加電圧を
制御するスイッチング素子がマトリクス状に形成されて
おり、前記スイッチング素子を駆動するための複数の走
査線と、互いに逆位相の第１および第２クロック信号が
伝わる第１クロック信号線および第２クロック信号線
と、前記第１および第２クロック信号を用いて、前記走
査線の駆動タイミングを伝える走査線制御信号を発生す
る論理回路とが形成されたアクティブマトリクス基板に
おいて、前記走査線制御信号が伝わる導体が絶縁膜を介
して第１クロック信号線の導体と交差して第１結合容量
を形成し、かつ絶縁膜を介して第２クロック信号線の導
体と重なって第２結合容量を形成していることを特徴と
するアクティブマトリクス基板。
に、複数の絵素電極および前記絵素電極への印加電圧を
制御するスイッチング素子がマトリクス状に形成されて
おり、前記スイッチング素子を駆動するための複数の走
査線と、互いに逆位相の第１および第２クロック信号が
伝わる第１クロック信号線および第２クロック信号線
と、前記第１および第２クロック信号を用いて、前記走
査線の駆動タイミングを伝える走査線制御信号を発生す
る論理回路とが形成されたアクティブマトリクス基板に
おいて、前記走査線制御信号が伝わる導体が絶縁膜を介
して第１クロック信号線の導体と交差して第１結合容量
を形成し、かつ絶縁膜を介して第２クロック信号線の導
体と重なって第２結合容量を形成していることを特徴と
するアクティブマトリクス基板。
【００２１】
【作用】本発明に従えば、走査線制御信号が伝わる導体
が絶縁膜を介して第１クロック信号線の導体と交差して
第１結合容量を形成し、かつ絶縁膜を介して第２クロッ
ク信号線の導体と重なって第２結合容量を形成している
ことによって、一方のクロック信号が一方の結合容量を
介して走査線制御信号へ重畳しても、逆位相である他の
クロック信号が他方の結合容量を介して該走査線制御信
号へ重畳するため、重畳されたクロック信号を相殺する
ことができ、異常パルスの発生を防止することができ
る。
が絶縁膜を介して第１クロック信号線の導体と交差して
第１結合容量を形成し、かつ絶縁膜を介して第２クロッ
ク信号線の導体と重なって第２結合容量を形成している
ことによって、一方のクロック信号が一方の結合容量を
介して走査線制御信号へ重畳しても、逆位相である他の
クロック信号が他方の結合容量を介して該走査線制御信
号へ重畳するため、重畳されたクロック信号を相殺する
ことができ、異常パルスの発生を防止することができ
る。
【００２２】
【実施例】図１は、本発明の一実施例であるアクティブ
マトリクス基板を構成する走査線駆動回路１０の回路図
である。走査線駆動回路１０の構成は、図６に示したも
のと同様に、アナログスイッチ１１，１４，１５，１８
およびインバータ１２，１３，１６，１７からなるシフ
トレジスタ回路と、バッファ１９，２０で構成されてお
り、第１クロック信号線１および第２クロック信号線２
にはお互いに逆位相のクロック信号φ１，φ２が伝わっ
ており、制御線３には走査線の駆動タイミングを伝える
走査線制御信号ＳＴＰが前段の走査線駆動回路から伝わ
る。なお、制御線３と第２クロック信号線との間に結合
容量２２が形成されている点が従来のものと相違する。
マトリクス基板を構成する走査線駆動回路１０の回路図
である。走査線駆動回路１０の構成は、図６に示したも
のと同様に、アナログスイッチ１１，１４，１５，１８
およびインバータ１２，１３，１６，１７からなるシフ
トレジスタ回路と、バッファ１９，２０で構成されてお
り、第１クロック信号線１および第２クロック信号線２
にはお互いに逆位相のクロック信号φ１，φ２が伝わっ
ており、制御線３には走査線の駆動タイミングを伝える
走査線制御信号ＳＴＰが前段の走査線駆動回路から伝わ
る。なお、制御線３と第２クロック信号線との間に結合
容量２２が形成されている点が従来のものと相違する。
【００２３】各アナログスイッチ１１，１４，１５，１
８、インバータ１２，１３，１６，１７およびバッファ
１９，２０を構成する能動素子は、アクティブマトリク
ス基板の製造工程の簡略化のため、絵素電極を制御する
スイッチング素子と同じ素子構成であることが好まし
い。
８、インバータ１２，１３，１６，１７およびバッファ
１９，２０を構成する能動素子は、アクティブマトリク
ス基板の製造工程の簡略化のため、絵素電極を制御する
スイッチング素子と同じ素子構成であることが好まし
い。
【００２４】走査線駆動回路１０の動作は、前述したも
のと同様であって、前段からの走査線制御信号ＳＴＰと
して、クロック信号φ１の立上がり時にＨで、つぎの立
上がり時にＬとなるパルスが入力されると、クロック１
周期分の時間巾を有するパルスが走査線５に出力され
て、次段の走査線駆動回路ではクロック１周期分遅延し
て同様なパルスがその走査線に出力されるため、結局、
論理回路６０はクロック周期毎に各走査線を順次走査す
ることができる。
のと同様であって、前段からの走査線制御信号ＳＴＰと
して、クロック信号φ１の立上がり時にＨで、つぎの立
上がり時にＬとなるパルスが入力されると、クロック１
周期分の時間巾を有するパルスが走査線５に出力され
て、次段の走査線駆動回路ではクロック１周期分遅延し
て同様なパルスがその走査線に出力されるため、結局、
論理回路６０はクロック周期毎に各走査線を順次走査す
ることができる。
【００２５】このような各走査線の走査に同期して、各
絵素に対応した映像信号を複数のデータ線５４を介して
伝送することによって、映像の二次元表示を行うことが
できる。
絵素に対応した映像信号を複数のデータ線５４を介して
伝送することによって、映像の二次元表示を行うことが
できる。
【００２６】図２（ａ）は、図１に示した走査線駆動回
路のシフトレジスタ回路の入力部付近の導体の一部を示
した正面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ′
断面図である。図２（ａ）の２点鎖線で囲まれた部分３
０は、図１の２点鎖線で囲まれた部分３０に対応してお
り、導体の配線構造は、図７で示したものと同様に、ガ
ラスや石英などの絶縁性基板３１の上に、Ｔａ，Ａｌな
どからなる下層金属膜３２がスパッタリングなどにより
形成され、ＳｉＮx，ＳｉＯ2などからなる絶縁膜３３が
プラズマＣＶＤなどにより形成され、Ｔｉ，Ｍｏなどか
らなる上層金属膜３４がスパッタリングなどにより形成
され、全体として金属膜−絶縁膜−金属膜の３層構造を
有し、各層のパターンはプラズマエッチングなどにより
形成される。また、アナログスイッチ１１は、絵素電極
への印加電圧を制御するスイッチング素子と同様な構成
であって、Ｔａ，Ａｌなどからなるゲート電極１１ａ
と、ＳｉＮx ，ＳｉＯ2 などからなる絶縁膜１１ｂと、
アモルファスＳｉ、多結晶Ｓｉなどからなる機能膜１１
ｃと、Ｔｉ，Ｍｏなどからなるソース電極１１ｄおよび
ドレイン電極１１ｅとで構成される。
路のシフトレジスタ回路の入力部付近の導体の一部を示
した正面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ′
断面図である。図２（ａ）の２点鎖線で囲まれた部分３
０は、図１の２点鎖線で囲まれた部分３０に対応してお
り、導体の配線構造は、図７で示したものと同様に、ガ
ラスや石英などの絶縁性基板３１の上に、Ｔａ，Ａｌな
どからなる下層金属膜３２がスパッタリングなどにより
形成され、ＳｉＮx，ＳｉＯ2などからなる絶縁膜３３が
プラズマＣＶＤなどにより形成され、Ｔｉ，Ｍｏなどか
らなる上層金属膜３４がスパッタリングなどにより形成
され、全体として金属膜−絶縁膜−金属膜の３層構造を
有し、各層のパターンはプラズマエッチングなどにより
形成される。また、アナログスイッチ１１は、絵素電極
への印加電圧を制御するスイッチング素子と同様な構成
であって、Ｔａ，Ａｌなどからなるゲート電極１１ａ
と、ＳｉＮx ，ＳｉＯ2 などからなる絶縁膜１１ｂと、
アモルファスＳｉ、多結晶Ｓｉなどからなる機能膜１１
ｃと、Ｔｉ，Ｍｏなどからなるソース電極１１ｄおよび
ドレイン電極１１ｅとで構成される。
【００２７】第１クロック信号線１および第２クロック
信号線２は下層金属膜で配線され、第１クロック信号１
の枝別れが第２クロック信号線２と交差する場合に、コ
ンタクトホール２３を介して上層金属膜に配線され、さ
らにコンタクトホール２４で下層金属膜へ接続される。
同様に、制御線３は、上層金属膜で配線され、絶縁膜を
介して第１クロック信号線と容量結合して、斜視部の交
差領域で結合容量２１が生じてアナログスイッチ１１に
接続されるとともに、その途中で枝別れし、絶縁膜を介
して第２クロック信号線２とも容量結合して、斜視部の
交差領域で結合容量２２が形成される。
信号線２は下層金属膜で配線され、第１クロック信号１
の枝別れが第２クロック信号線２と交差する場合に、コ
ンタクトホール２３を介して上層金属膜に配線され、さ
らにコンタクトホール２４で下層金属膜へ接続される。
同様に、制御線３は、上層金属膜で配線され、絶縁膜を
介して第１クロック信号線と容量結合して、斜視部の交
差領域で結合容量２１が生じてアナログスイッチ１１に
接続されるとともに、その途中で枝別れし、絶縁膜を介
して第２クロック信号線２とも容量結合して、斜視部の
交差領域で結合容量２２が形成される。
【００２８】図３は、走査線駆動回路の各信号の波形を
示したタイミングチャートである。制御線３と第１クロ
ック信号線１とが結合容量２１によって容量結合してい
るため、制御線３に伝わる走査線制御信号ＳＴＰにクロ
ック信号φ１のパルス波形が重畳されるが、一方、制御
線３と第２クロック信号線２とも結合容量２２によって
容量結合しているため、制御線３に伝わる走査線制御信
号ＳＴＰに逆位相のクロック信号φ２が重畳されること
になり、結局、クロック信号φ１の重畳パルスとクロッ
ク信号φ２の重畳パルスがお互いに相殺されて、走査線
制御信号ＳＴＰは正常なパルス波形を保つことができる
（図３（４）参照）。したがって、異常なパルス発生に
より論理回路６０の誤動作を防止することが可能とな
る。
示したタイミングチャートである。制御線３と第１クロ
ック信号線１とが結合容量２１によって容量結合してい
るため、制御線３に伝わる走査線制御信号ＳＴＰにクロ
ック信号φ１のパルス波形が重畳されるが、一方、制御
線３と第２クロック信号線２とも結合容量２２によって
容量結合しているため、制御線３に伝わる走査線制御信
号ＳＴＰに逆位相のクロック信号φ２が重畳されること
になり、結局、クロック信号φ１の重畳パルスとクロッ
ク信号φ２の重畳パルスがお互いに相殺されて、走査線
制御信号ＳＴＰは正常なパルス波形を保つことができる
（図３（４）参照）。したがって、異常なパルス発生に
より論理回路６０の誤動作を防止することが可能とな
る。
【００２９】なお、以上の実施例において、走査線制御
信号ＳＴＰが伝わる制御線３が、第１クロック信号線１
および第２クロック信号線２とそれぞれ１箇所ずつで容
量結合している例を説明したが、それぞれ２箇所以上で
容量結合していても構わず、結合容量の和を各々調整す
ることによって、異常パルス発生を同様に防ぐことがで
きる。
信号ＳＴＰが伝わる制御線３が、第１クロック信号線１
および第２クロック信号線２とそれぞれ１箇所ずつで容
量結合している例を説明したが、それぞれ２箇所以上で
容量結合していても構わず、結合容量の和を各々調整す
ることによって、異常パルス発生を同様に防ぐことがで
きる。
【００３０】また本発明は、絵素電極への印加電圧を制
御するスイッチング素子が二端子素子であって、データ
線が対向基板に形成される表示パネルなどにも同様に適
用することができる。
御するスイッチング素子が二端子素子であって、データ
線が対向基板に形成される表示パネルなどにも同様に適
用することができる。
【００３１】
【発明の効果】以上詳述したように、本発明によれば、
走査線制御信号が伝わる導体が絶縁膜を介して第１クロ
ック信号線の導体と交差して第１結合容量を形成し、か
つ絶縁膜を介して第２クロック信号線の導体と重なって
第２結合容量を形成していることによって、２つのクロ
ック信号の重畳が相殺されて異常なパルス発生を防ぐこ
とができ、論理回路の誤動作を簡単な構成で確実に防止
することができる。また、本発明は、制御線の導体の形
状を修正するだけで実現することができるため、アクテ
ィブマトリクス基板の製造コスト増を抑えることができ
る。
走査線制御信号が伝わる導体が絶縁膜を介して第１クロ
ック信号線の導体と交差して第１結合容量を形成し、か
つ絶縁膜を介して第２クロック信号線の導体と重なって
第２結合容量を形成していることによって、２つのクロ
ック信号の重畳が相殺されて異常なパルス発生を防ぐこ
とができ、論理回路の誤動作を簡単な構成で確実に防止
することができる。また、本発明は、制御線の導体の形
状を修正するだけで実現することができるため、アクテ
ィブマトリクス基板の製造コスト増を抑えることができ
る。
【図１】本発明の一実施例であるアクティブマトリクス
基板を構成する走査線駆動回路の回路図である。
基板を構成する走査線駆動回路の回路図である。
【図２】図１に示した走査線駆動回路のシフトレジスタ
回路の入力部付近の導体の一部を示した正面図である。
回路の入力部付近の導体の一部を示した正面図である。
【図３】走査線駆動回路の各信号の波形を示したタイミ
ングチャートである。
ングチャートである。
【図４】本発明の前提となるアクティブマトリクス基板
の概略的構成を示した正面図である。
の概略的構成を示した正面図である。
【図５】アクティブマトリクス基板と対向基板の配置を
示す概略的斜視図である。
示す概略的斜視図である。
【図６】従来の走査線駆動回路の一例である。
【図７】図６に示した走査線駆動回路のシフトレジスタ
回路の入力部付近の導体の一部を示した正面図である。
回路の入力部付近の導体の一部を示した正面図である。
１ 第１クロック信号線 ２ 第２クロック信号線 ３ 制御線 ５ 走査線 １０ 走査線駆動回路 １１，１４，１５，１８ アナログスイッチ １２，１３，１６，１７ インバータ １９，２０ バッファ ２１，２２ 結合容量 ２３，２４ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤木 裕 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 片岡 義晴 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 宮後 誠 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平２−3008（ＪＰ，Ａ) 特開 昭49−114333（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 3/36 G02F 1/133 G02F 1/1333 G02F 1/1345
Claims (1)
- 【請求項１】 絶縁性基板上に、複数の絵素電極および
前記絵素電極への印加電圧を制御するスイッチング素子
がマトリクス状に形成されており、 前記スイッチング素子を駆動するための複数の走査線
と、 互いに逆位相の第１および第２クロック信号が伝わる第
１クロック信号線および第２クロック信号線と、 前記第１および第２クロック信号を用いて、前記走査線
の駆動タイミングを伝える走査線制御信号を発生する論
理回路とが形成されたアクティブマトリクス基板におい
て、 前記走査線制御信号が伝わる導体が絶縁膜を介して第１
クロック信号線の導体と交差して第１結合容量を形成
し、かつ絶縁膜を介して第２クロック信号線の導体と重
なって第２結合容量を形成していることを特徴とするア
クティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085780A JP2939043B2 (ja) | 1992-04-07 | 1992-04-07 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085780A JP2939043B2 (ja) | 1992-04-07 | 1992-04-07 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05289632A JPH05289632A (ja) | 1993-11-05 |
| JP2939043B2 true JP2939043B2 (ja) | 1999-08-25 |
Family
ID=13868404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4085780A Expired - Lifetime JP2939043B2 (ja) | 1992-04-07 | 1992-04-07 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2939043B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712653A (en) * | 1993-12-27 | 1998-01-27 | Sharp Kabushiki Kaisha | Image display scanning circuit with outputs from sequentially switched pulse signals |
| KR100205259B1 (ko) * | 1996-03-04 | 1999-07-01 | 구자홍 | 액티브매트릭스 액정디스플레이의 구동회로 |
| JP4099913B2 (ja) * | 1999-12-09 | 2008-06-11 | セイコーエプソン株式会社 | 電気光学装置、そのクロック信号調整方法および回路、その生産方法、ならびに電子機器 |
| KR101014172B1 (ko) * | 2004-09-13 | 2011-02-14 | 삼성전자주식회사 | 구동유닛 및 이를 갖는 표시장치 |
| KR101259727B1 (ko) * | 2008-10-24 | 2013-04-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
1992
- 1992-04-07 JP JP4085780A patent/JP2939043B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05289632A (ja) | 1993-11-05 |
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