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JP2945545B2 - Ｐｌｌ回路装置および位相差検出回路装置 - Google Patents
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JP2945545B2 - Ｐｌｌ回路装置および位相差検出回路装置 - Google Patents

Ｐｌｌ回路装置および位相差検出回路装置

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JP2945545B2 JP4243164A JP24316492A JP2945545B2 JP 2945545 B2 JP2945545 B2 JP 2945545B2 JP 4243164 A JP4243164 A JP 4243164A JP 24316492 A JP24316492 A JP 24316492A JP 2945545 B2 JP2945545 B2 JP 2945545B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、アナログ制御方式の
ＰＬＬ回路装置およびＰＬＬ回路装置に用いられる位相
差検出回路装置に関し、特にループフィルタのゲインを
高速制御できるＰＬＬ回路装置および位相差検出回路装
置に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置（以下、ＬＳ
Ｉと称する）の高速化に伴い使用されるシステム全体の
基準となる基準クロック信号の周波数も飛躍的に高速化
している。この基準クロック信号は、システム内の各Ｌ
ＳＩに与えられ、各ＬＳＩ内のドライバにより複数の負
荷に分配される。しかしながら、ドライバの動作速度
も、負荷に応じて異なっているため、複数のＬＳＩの間
でのクロック信号の位相ずれが生ずるという問題があ
る。この問題を解消するには、複数のＬＳＩのすべてに
ついてＰＬＬ回路を設け、ＬＳＩの入力と出力との位相
を同期させることが考えられる。
【０００３】図１９は、このような考えに従ってＰＬＬ
回路装置を各ＬＳＩに分散配置したシステムブロック図
である。
【０００４】図１９において、このシステムはＣＰＵ２
００と、データバス２０１と、基準クロック信号線１１
と、データバス２０１および基準クロック信号線１１に
接続される複数のＬＳＩ２０２〜２０６とを備える。Ｃ
ＰＵ２００は、データ信号をデータバス２０１に送出す
るとともに、各ＬＳＩ２０２〜２０６との同期をとるた
めに基準クロック信号を基準クロック信号線１１に送出
する。各ＬＳＩ２０２〜２０６は、その内部にＰＬＬ回
路２０７および２０８などを含む。なお、以下の説明に
おいては、信号線符号を信号と一致させて用いる。
【０００５】動作において、ＣＰＵ２００から送出され
た基準クロック信号１１は、各ＬＳＩ２０２〜２０６に
与えられ、各ＬＳＩに内蔵されたＰＬＬ回路２０７は、
与えられた基準クロック信号に位相同期した内部クロッ
ク信号１２を発生する。このようにして発生された内部
クロック信号を用いることにより、システム内のデータ
バスや各ＬＳＩ内のドライバによる位相ずれの問題を解
消することができる。
【０００６】図２０は、図１９に示したシステムに用い
られる従来のＰＬＬ回路のブロック図である。図２０に
示すＰＬＬ回路は、たとえばＩＥＥＥ ＪＯＵＲＮＡＬ
ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，
ＶＯＬ．２２，Ｎｏ２．Ａｐｒ．１９８７ ｐｐ２５５
〜２６１に記載された、電圧制御発振器（以下、ＶＣＯ
と記す）を用いた従来のＰＬＬ回路を示す回路例であ
る。図２０において、このＰＬＬ回路装置は、位相比較
器１、チャージポンプ回路２、ループフィルタ３、ＶＣ
Ｏ４、ドライバ５を含む。位相比較器１は、位相同期の
基準となる基準クロック信号１１とドライバ５から与え
られる内部クロック信号１２の立上り位相を比較して同
期していない場合にｕｐ信号１３またはｄｏｗｎ信号１
４のいずれかを出力する。チャージポンプ回路２は、ｕ
ｐ信号１３またはｄｏｗｎ信号１４を受けてそれぞれ正
または負のチャージをパルスで出力する。ループフィル
タ３は、チャージポンプ回路２の出力を平滑化し、蓄積
する。このループフィルタ３は、抵抗Ｒ１、Ｒ２および
キャパシタンスＣ１を備える。これらの素子Ｒ１、Ｒ２
およびキャパシタンスＣ１によりループのゲインが決め
られる。ＶＣＯ４は、ループフィルタ３の出力電位に応
じて発振周波数を変える。ドライバ５は、ＶＣＯ４から
出力される内部クロック信号を所望のデューティ比に生
成し、これをＬＳＩ内部の負荷に与える。
【０００７】次に、このＰＬＬ回路装置の動作を図２１
および図２２を用いて説明する。図２１および図２２
は、図２０に示したＰＬＬ回路装置の動作を示すタイミ
ングチャート図である。図２１は、基準クロック信号に
比べて内部クロック信号の周波数が低い場合であり、図
２２は、基準クロック信号に比べて内部クロック信号の
周波数が高い場合を示す。図２１および図２２におい
て、（ａ）は内部クロック信号、（ｂ）は基準クロック
信号、（ｃ）はｕｐ信号、（ｄ）はｄｏｗｎ信号および
（ｅ）はループフィルタ３の出力波形である。
【０００８】まず、図２１の場合、すなわち基準クロッ
ク信号に比べて内部クロック信号の周波数が低い場合に
は、位相比較器１は、基準クロック信号の各立上りから
そのすぐ後の内部クロック信号の立上りまでの時間に相
当するパルスを発生する。このパルスは、ある遅延時間
を経た後でｕｐ信号線に出力される（図２１の
（ｃ））。同時に、位相比較器１は、“Ｌ”レベルをｄ
ｏｗｎ信号線に出力する（図２１の（ｄ））。応答し
て、チャージポンプ回路２は、正の電荷をループフィル
タ３に供給するが、ループフィルタ３の抵抗Ｒ１、Ｒ２
およびキャパシタンスＣ１の時定数により、フルフィル
タ３の出力電位１８は急には上がらず、積分され徐々に
上昇していく（図２１の（ｅ））。この結果、ＶＣＯ４
は、少しずつ発振周波数を上げていくので、内部クロッ
ク信号の位相は基準クロック信号の位相に近付いてい
く。同様に、図２２の場合、すなわち基準クロック信号
に比べて内部クロック信号の周波数が高い場合には、位
相比較器１は、基準クロック信号の各立上りからそのす
ぐ後の内部クロック信号の立上りまでの時間に相当する
パルスを発生する。このパルスは、ある遅延時間を経た
後でｄｏｗｎ信号線に出力される。同時に位相比較器１
は、“Ｌ”レベルをｕｐ信号線に出力する。これによ
り、チャージポンプ回路２は負の電荷をループフィルタ
３に供給するが、ループフィルタ３の抵抗Ｒ１、Ｒ２お
よびキャパシタンスＣ１の時定数により、ループフィル
タ３の出力電位１８は急には上がらず、積分されて徐々
に下降していく。この結果、ＶＣＯ４は、少しずつ発振
周波数を下げていくので、内部クロック信号の位相は基
準クロック信号の位相に近付いていく。
【０００９】このような動作の後に、位相および周波数
ともにほぼ一致すると、チャージポンプ回路２がループ
フィルタ３に供給する電荷量はごく僅かとなるが、ルー
プフィルタ３の時定数のために僅かの電荷量は積分さ
れ、出力電位１８はほとんど一定となる。このためＶＣ
Ｏ４は、位相および周波数が一致したときのクロック信
号を出力し続け、ＰＬＬ回路装置は基準クロック信号と
内部クロック信号の同期状態を維持し続ける。
【００１０】
【発明が解決しようとする課題】従来のアナログ方式の
ＰＬＬ回路装置は、以上のように構成されているので、
位相が同期している状態でＶＣＯ４の出力が変動しない
ようにするためには、ループフィルタ３の出力が安定す
るように、ループフィルタの時定数を大きくすることが
必要である。このため、基準クロック信号が与えられた
後から内部クロック信号の位相が同期するまでの時間
（同期引込時間）が長くなるなどの問題があった。
【００１１】この問題を解消するためには、同期状態で
は、チャージポンプのアナログ的な出力と一定値との比
較により発生されたパルス信号をカウンタによりカウン
トし、同期引込み状態になるまで、カウンタからゲイン
コントロール信号を出力し続けることにより、ループフ
ィルタの時定数を大きくし（ゲインを小さくする）、非
同期状態ではループフィルタの時定数を小さくする（ゲ
インを高くする）方法がある（特開昭６２−１９９１１
９）。これは、チャージポンプのアナログ的な出力電圧
と一定値との比較に基づいて位相同期状態を検出してい
るため、電源電圧変動に伴い前記電位差が変動する可能
性が高い。その結果同期しているにもかかわらず、時定
数の切換えを行なってしまう可能性がある。
【００１２】また、このような誤作動をなくすための制
御回路を設けると回路の影響により、ゲインコントロー
ル信号を発生させる全体の期間が短くなる上、回路規模
が増大する。さらに、カウンタを用いているため、ゲイ
ンコントロール信号の発生動作が遅くなるという問題が
ある。
【００１３】それゆえに、この発明の１つの目的は、Ｐ
ＬＬ回路装置において、同期引込時間を短縮するとも
に、同期した状態では内部クロック信号の変動を抑制す
ることである。
【００１４】この発明のもう１つの目的は、ループフィ
ルタのゲインを切換えることのできるＰＬＬ回路装置に
おいて、同期状態を正確に判定することである。
【００１５】この発明のさらにもう１つの目的は、ＰＬ
Ｌ回路装置において、連続したゲインコントロール信号
を素早く出力することを可能にすることである。
【００１６】
【課題を解決するための手段】請求項１に係る発明のＰ
ＬＬ回路装置は、ループフィルタ、内部クロック信号発
生手段、位相差検出手段、複数の遅延手段、複数の比較
手段、および複数の制御手段を含む。ループフィルタ
は、複数段のゲインを持つ。内部クロック信号発生手段
は、ループフィルタの出力に応答して内部同期のための
内部クロック信号を発生する。位相差検出手段は、外部
的に発生される基準クロック信号と内部クロック信号と
の位相差を検出する。複数の遅延手段は、各々が異なる
遅延時間を有し、位相差検出信号により検出された位相
差を遅延させる。複数の比較手段は、複数の遅延手段に
対応して設けられ、各々が位相差検出手段により検出さ
れた位相差と各遅延手段により遅延された位相差とを比
較する。複数の制御手段は、複数の比較手段に対応して
設けられ、複数の比較手段の比較結果に応答してループ
フィルタのゲインを制御する。
【００１７】請求項２に係る発明のＰＬＬ回路装置は、
アナログ制御方式のＰＬＬ回路装置であって、ループフ
ィルタ、内部クロック信号発生手段、第１の位相差検出
手段、第２の位相差検出手段、および制御手段を含む。
ループフィルタは、少なくとも２段階のゲインを持つ。
内部クロック信号発生手段は、ループフィルタの出力に
応答して内部同期のための内部クロック信号を発生す
る。第１の位相差検出手段は、外部的に発生される基準
クロック信号と内部クロック信号との位相差を検出し、
位相差検出信号を保持する。第２の位相差検出手段は、
内部クロック信号と基準クロック信号との位相差が所定
時間差であることを検出し、位相差検出信号を保持す
る。制御手段は、第１の位相差検出手段により保持され
た位相差検出信号によりセットされ、ループフィルタを
高いゲインに維持するための制御信号を出力し、第２の
位相差検出手段により保持された位相差検出信号により
リセットされ、制御信号を停止する。 請求項３に係る発
明では、請求項２に係る発明の所定時間差は、基準クロ
ック信号または内部クロック信号の１／２周期長以上１
周期長以内である。 請求項４に係る発明では、請求項２
に係る発明の第２の位相差検出手段は、保持手段および
判定手段を含む。保持手段は、基準クロック信号および
内部クロック信号のうちの一方のクロック信号の２つの
立ち上がりエッジと２つの立ち上がりエッジ間の立ち下
がりエッジとにより他方のクロック信号の論理状態を保
持する。判定手段は、保持手段により保持された他方の
クロック信号の論理状態に基づいて所定時間差であるこ
とを判定する。
【００１８】請求項５に係る発明の位相差検出回路装置
は、位相比較器、フィルタ、チャージポンプを備えたア
ナログ制御方式のＰＬＬ回路装置に用いられる位相差検
出回路装置であって、保持手段、判定手段、および制御
信号発生／停止手段を備える。位相比較器は、外部的に
発生される基準クロック信号と内部発生される基準クロ
ック信号との位相差を検出して第１の位相差検出信号を
出力する。保持手段は、基準クロック信号または内部ク
ロック信号に応答して、第１の位相差検出信号を保持す
る。判定手段は、基準クロック信号および内部クロック
信号のうちの一方のクロック信号の２つの立ち上がりエ
ッジと２つの立ち上がりエッジ間の立ち下がりエッジに
おける他方のクロック信号の論理状態を判定する。制御
信号発生／停止手段は、保持手段の出力に応答してルー
プフィルタのゲインを高く維持するための制御信号を発
生し、判定手段からの判定信号に応答して制御信号の発
生を停止する。
【００１９】請求項６に係る発明は、外部クロック信号
に同期した内部クロック信号を生成するＰＬＬ回路装置
であって、位相比較手段、第１の電荷供給手段、第１の
周期比較手段、第２の電荷供給手段、制御電圧発生手
段、および内部クロック発生手段を備え、第１の周期比
較手段は、第１のセット手段、第１の保持手段、第１の
リセット手段、およびアップ信号発生手段を含む。位相
比較手段は、外部クロック信号と内部クロック信号の位
相を比較し、外部クロック信号の位相が進んでいる場合
は内部クロック信号の周波数を高めるための第１のアッ
プ信号を出力し、外部クロック信号の位相が遅れている
場合は内部クロック信号の周波数を低くするための第１
のダウン信号を出力する。第１の電荷供給手段は、第１
のアップ信号に応答して第１極性の電荷を出力し、第１
のダウン信号に応答して第２極性の電荷を出力する。第
１の周期比較手段は、外部クロック信号と内部クロック
信号の周期を比較し、内部クロック信号の周期が外部ク
ロック信号の周期の２倍以上である場合に内部クロック
信号の周波数を高めるための第２のアップ信号を出力す
る。第２の電荷供給手段は、第２のアップ信号に応答し
て第１極性の電荷を出力する。制御電圧発生手段は、第
１および第２の電荷供給手段の出力電荷を蓄積し、蓄積
した電荷量に応じたレベルの制御電圧を出力する。内部
クロック発生手段は、制御電圧に応じた周波数の内部ク
ロック信号を出力する。第１のセット手段は、内部クロ
ック信号の周期が外部クロック信号の周期の２倍以上で
あることを検出して第１のセット信号を出力する。第１
の保持手段は、外部クロック信号の連続する３つの立ち
上がりエッジおよび立ち下がりエッジの各々に応答して
内部クロック信号の論理状態を保持する。第１のリセッ
ト手段は、第１の保持手段に保持された論理状態に基づ
いて内部クロック信号の周期が外部クロック信号の周期
の１倍以上２倍以下であることを検出し第１のリセット
信号を出力する。アップ信号発生手段は、第１のセット
手段から第１のセット信号を出力されたことに応じて第
２のアップ信号を出力し、第２のリセット手段から第１
のリセット信号が出力されたことに応じて第２のアップ
信号の出力を停止する。
【００２０】請求項７に係る発明では、請求項６に係る
発明に、さらに、第２の周期比較手段および競合防止手
段が設けられ、第２の周期比較手段は、第２のセット手
段、第２の保持手段、第２のリセット手段、およびダウ
ン信号発生手段を含む。第２の周期比較手段は、外部ク
ロック信号と内部クロック信号の周期を比較し、外部ク
ロック信号の周期が内部クロック信号の２倍以上である
場合に内部クロック信号の周波数を低くするための第２
のダウン信号を出力する。競合防止手段は、第１および
第２の周期比較手段から第２のアップ信号および第２の
ダウン信号の両方が同時に出力されるのを防止する。第
２のセット手段は、外部クロック信号の周期が内部クロ
ック信号の周期の２倍以上であることを検出して第２の
セット信号を出力する。第２の保持手段は、内部クロッ
ク信号の連続する３つの立ち上がりエッジおよび立ち下
がりエッジの各々に応答して外部クロック信号の論理状
態を保持する。第２のリセット手段は、第２の保持手段
に保持された論理状態に基づいて外部クロック信号の周
期が内部クロック信号の周期の１倍以上２倍以下である
ことを検出し第２のリセット信号を出力する。ダウン信
号発生手段は、第２のセット手段から第２のセット信号
が出力されたことに応じて第２のダウン信号を出力し、
第２のリセット手段から第２のリセット信号が出力され
たことに応じて第２のダウン信号の出力を停止する。第
２の電荷供給手段は、さらに、第２のダウン信号に応答
して第２極性の電荷を出力する。
【００２１】請求項８に係る発明は、外部クロック信号
に同期した内部クロック信号を生成するＰＬＬ回路装置
であって、位相比較手段、第１の電荷供給手段、制御電
圧発生手段、内部クロック発生手段、および第１の周期
比較手段を備え、第１の周期比較手段は、第１のセット
手段、第１の保持手段、第１のリセット手段、および第
１のゲインコントロール信号発生手段を含む。位相比較
手段は、外部クロック信号と内部クロック信号の位相を
比較し、外部クロック信号の位相が進んでいる場合は内
部クロック信号の周波数を高めるためのアップ信号を出
力し、外部クロック信号の位相が遅れている場合は内部
クロック信号の周波数を低くするためのダウン信号を出
力する。第１の電荷供給手段は、アップ信号に応答して
第１極性の電荷を出力し、ダウン信号に応答して第２極
性の電荷を出力する。制御電圧は性手段は、少なくとも
高低２段階のゲインを有し、電荷供給手段の出力電荷を
蓄積し、蓄積した電荷量に応じたレベルの制御電圧を出
力する。内部クロック発生手段は、制御電圧に応じた周
波数の内部クロック信号を出力する。第１の周期比較手
段は、外部クロック信号と内部クロック信号の周期を比
較し、内部クロック信号の周期が外部クロック信号の周
期の２倍以上である場合に制御電圧発生手段のゲインを
高めるための第１のゲインコントロール信号を出力す
る。第１のセット手段は、内部クロック信号の周期が外
部クロック信号の周期の２倍以上であることを検出して
第１のセット信号を出力する。第１の保持手段は、外部
クロック信号の連続する３つの立ち上がりエッジおよび
立ち下がりエッジの各々に応答して内部クロック信号の
論理状態を保持する。第１のリセット手段は、第１の保
持手段に保持された論理状態に基づいて内部クロック信
号の周期が外部クロック信号の周期の１倍以上２倍以下
であることを検出し第１のリセット信号を出力する。第
１のゲインコントロール信号発生手段は、第１のセット
手段から第１のセット信号が出力されたことに応じて第
１のゲインコントロール信号を出力し、第２のリセット
手段から第１のリセット信号が出力されたことに応じて
第１のゲインコントロール信号の出力を停止する。
【００２２】請求項９に係る発明では、請求項８に係る
発明に、第２の周期比較手段がさらに設けられ、第２の
周期比較手段は、第２のセット手段、第２の保持手段、
第２のリセット手段、および第２のゲインコントロール
信号発生手段を含む。第２の周期比較手段は、外部クロ
ック信号と内部クロック信号の周期を比較し、外部クロ
ック信号の周期が内部クロック信号の２倍以上である場
合に制御電圧発生手段のゲインを高めるための第２のゲ
インコントロール信号を出力する。第２のセット手段
は、外部クロック信号の周期が内部クロック信号の周期
の２倍以上であることを検出して第２のセット信号を出
力する。第２の保持手段は、内部クロック信号の連続す
る３つの立ち上がりエッジおよび立ち下がりエッジの各
々に応答して外部クロック信号の論理状態を保持する。
第２のリセット手段は、第２の保持手段に保持された論
理状態に基づいて外部クロック信号の周期が内部クロッ
ク信号の周期の１倍以上２倍以下であることを検出し第
２のリセット信号を出力する。第２のゲインコントロー
ル信号発生手段は、第２のセット手段から第２のセット
信号が出力されたことに応じて第２のゲインコントロー
ル信号を出力し、第２のリセット手段から第２のリセッ
ト信号が出力されたことに応じて第２のゲインコントロ
ール信号の出力を停止する。
【００２３】
【作用】請求項１に係る発明のＰＬＬ回路装置では、位
相差検出手段により検出された位相差を、複数の遅延手
段により遅延させ、この遅延された位相差と検出された
位相差とを比較する。それにより、位相ずれの大きさが
どの程度あるかを検出することができる。そして、複数
の制御手段により、比較手段からの比較結果に応答し
て、ループフィルタのゲインをコントロールすることに
より、位相差の大きさに応じたゲインを選択することが
できるので、同期引込時間を短縮することができる。
【００２４】請求項２に係る発明のＰＬＬ回路装置は、
基準クロック信号の周期と内部クロック信号の周期との
差が所定時間差以上である場合には、ループフィルタの
ゲインを高く維持するためのゲインコントロール信号を
出力する。こうすることにより、位相同期状態に引き込
む時間を大幅に短縮することができる。また、制御手段
は、第１の位相差検出手段により保持された位相差検出
信号によりセットされ、第２の位相差検出手段により保
持された位相差検出信号によりリセットされるので、ル
ープフィルタのゲインを高レベルに維持するための制御
信号を素早く出力しかつ停止することができる。
【００２５】請求項５に係る発明の位相差検出回路装置
では、判定手段により基準クロック信号および内部クロ
ック信号のうちの一方のクロック信号の２つの立ち上が
りエッジと２つの立ち上がりエッジ間の立ち下がりエッ
ジにおける他方のクロック信号の論理状態を判定してい
るので、一方のクロック信号の１周期が他方のクロック
信号の２分の１周期長内であることを検出することがで
きる。この判定結果により制御信号発生／停止手段をリ
セットすることにより、従来例のごとくゲインコントロ
ール信号を誤ってリセットすることを防止することかで
きる。
【００２６】請求項６に係る発明のＰＬＬ回路装置で
は、内部クロック信号の周期が外部クロック信号の周期
の２倍以上であることを検出して第１のセット信号を生
成し、外部クロック信号の連続する３つの立ち上がりエ
ッジおよび立ち下がりエッジの各々に応答して内部クロ
ック信号の論理状態を保持し、その論理状態に基づいて
内部クロック信号の周期が外部クロック信号の周期の１
倍以上２倍以下であることを検出して第１のリセット信
号を生成し、第１のセット信号に応答して第２のアップ
信号を出力し、第１のリセット信号に応答して第２のア
ップ信号の出力を停止し、第２のアップ信号に応答して
電荷供給手段の電荷供給量を増大する。したがって、位
相同期状態に引き込む時間を大幅に短縮できる。
【００２７】請求項８に係る発明では、内部クロック信
号の周期が外部クロック信号の周期の２倍以上であるこ
とを検出して第１のセット信号を生成し、外部クロック
信号の連続する３つの立ち上がりエッジおよび立ち下が
りエッジの各々に応答して内部クロック信号の論理状態
を保持し、その論理状態に基づいて内部クロック信号の
周期が外部クロック信号の周期の１倍以上２倍以下であ
ることを検出して第１のリセット信号を生成し、第１の
セット信号に応答して第１のゲインコントロール信号を
出力し、第１のリセット信号に応答して第１のゲインコ
ントロール信号の出力を停止し、第１のゲインコントロ
ール信号に応答して制御電圧発生手段のゲインを高め
る。したがって、位相同期状態に引き込む時間を大幅に
短縮できる。
【００２８】
【００２９】
【００３０】
【実施例】図１はこの発明に係るＰＬＬ回路装置の一実
施例を示すブロック図である。
【００３１】図１において、このＰＬＬ回路装置は、遅
延回路５１、ＮＯＲ回路５２、ＮＯＲ回路５３、インバ
ータ回路５４、ＮＭＯＳトランジスタ５６、ＰＭＯＳト
ランジスタ５７、およびループフィルタ３１を含む。ル
ープフィルタ３１は、キャパシタンスＣ１と抵抗Ｒ２と
の接続点に一端が接続される抵抗Ｒ３を含む。その他の
回路については、図２０に示した回路と同様であり、同
一符号を付しその説明は適宜省略する。
【００３２】遅延回路５１は、基準クロック信号１１
を、位相比較器１の出力遅延時間だけ遅延させる。
【００３３】ＮＯＲ回路５２および５３は、２つの入力
端子と、１つの出力端子を備える。ＮＯＲ回路５２は、
その一方の入力端子がｕｐ信号１３を受けるように接続
され、その他方の入力端子がｄｏｗｎ信号１４を受ける
ように接続される。ＮＯＲ回路５３は、その一方の入力
端子がＮＯＲ回路５２の出力端子に接続され、他方の入
力端子が遅延回路５１の出力１１１を受けるように接続
され、その出力端子がインバータ回路５４の入力および
ＮＭＯＳトランジスタ５６のゲート電極に接続される。
インバータ回路５４は、ＮＯＲ回路５３の出力１５を反
転させ、これをＰＭＯＳトランジスタ５７のゲート電極
に与える。ＰＭＯＳトランジスタ５７およびＮＭＯＳト
ランジスタ５６は互いのドレイン電極がチャージポンプ
回路２の出力１７に共通に接続され、互いのソース電極
が抵抗Ｒ３の他端に接続される。すなわち、ＮＭＯＳト
ランジスタ５６とＰＭＯＳトランジスタ５７とは、トラ
ンスファーゲートを構成し、ＮＯＲ回路５３の出力が高
レベルのときにチャージポンプ回路２の出力と抵抗Ｒ３
とを接続し、時定数を小さく（ループゲインを大きく）
している。
【００３４】図２、図３および図４は図１に示したＰＬ
Ｌ回路装置のタイミングチャートである。図２は基準ク
ロック信号１１に比べて内部クロック信号１２が遅れて
いる場合のタイミングチャートであり、図３は、基準ク
ロック信号１１に比べて内部クロック信号１２がほとん
どずれていない場合のタイミングチャートであり、図４
は基準クロック信号１１に比べて内部クロック信号１２
が進んでいる場合を示すタイミングチャートである。
【００３５】図２、図３および図４において、（ａ）は
内部クロック信号１２、（ｂ）は基準クロック信号１
１、（ｃ）はｕｐ信号１３、（ｄ）はｄｏｗｎ信号１
４、（ｅ）は遅延回路１１の出力信号１１１、（ｆ）は
ＮＯＲ回路５３から出力されるゲインコントロール信号
１５の波形である。
【００３６】次に、図１に示したＰＬＬ回路装置の動作
を図２ないし図４を用いて説明する。
【００３７】基準クロック信号１１は遅延回路５１およ
び位相比較器１に与えられ、内部クロック信号１２は位
相比較器１に与えられる。
【００３８】まず、基準クロック信号１１に比べて内部
クロック信号１２が遅れている場合を図２を参照して説
明する。位相比較器１は、基準クロック信号１１の各立
上り位相からそのすぐ後の内部クロック信号１２の立上
り位相までの時間に相当するパルス信号を発生する。た
だし、このパルス信号は内部回路により遅延し、ある一
定時間経過後にｕｐ信号線に出力され、ｄｏｗｎ信号線
にはローレベルの信号が出力される。これらのｕｐ信号
１３およびｄｏｗｎ信号１４は、ＮＯＲ回路５２の入力
端子に与えられる。一方、遅延回路５１に与えられた基
準クロック信号１１は、遅延回路５１により位相比較器
１の遅延時間だけ位相が遅れる。
【００３９】この遅延された基準クロック信号１１１
は、内部クロック信号１２と位相同期しており、位相差
の大小を判定するための基準となる。
【００４０】このように、遅延回路５１から出力される
クロック信号１１１は、ｕｐ信号１３と立上り位相がほ
ぼ同じであるので、ＮＯＲ回路５３から出力されるゲイ
ンコントロール信号１５は、ｕｐ信号が高レベルでかつ
遅延回路５１の出力１１１が低レベルの場合にのみ高レ
ベルとなる。このように、位相同期されたクロック信号
１１１と位相差検出信号であるｕｐ信号１３との論理和
をとることにより、位相差の大小を正確に検出すること
ができる。このゲインコントロール信号１５は、トラン
スファーゲートに与えられ、トランスファーゲートは、
ゲインコントロール信号１５が高レベルの期間だけ、導
通状態となる。それにより、抵抗Ｒ３がチャージポンプ
回路２の出力とキャパシタンスＣ１との間に接続され、
ループフィルタ３１の時定数は小さくなる。この結果、
ループフィルタ３１の出力電圧１１８は、従来例よりも
速く上昇し、この上昇した出力電圧１１８に応答して、
ＶＣＯ４は内部クロック信号１２の位相を進めるよう動
作する。
【００４１】なお、ゲインコントロール信号１５が出力
される時は、基準クロック信号１１の立ち上がり位相よ
り内部クロック信号１２の立ち上がり位相が１／２周期
以上遅れていることを示している。また、内部クロック
信号１２の立ち上がり位相より基準クロック信号の立ち
上がり位相が１／２周期以上遅れている時にも、ゲイン
コントロール信号が出力される。
【００４２】次に、基準クロック信号と内部クロック信
号との位相差がほとんどない場合を図３を参照して説明
する。
【００４３】基準クロック信号１１と内部クロック信号
１２との位相差がほとんどない場合には、位相比較器１
から出力されるｕｐ信号１３のパルス幅は、基準クロッ
ク信号１１のパルス幅よりも小さいので、遅延回路５１
から出力されるクロック信号１１１が低レベルでありか
つ位相比較器１から出力されるｕｐ信号が高レベルとな
る期間が表れず、ゲインコントロール信号１５は低レベ
ルのままである。したがって、トランスファーゲート
は、導通状態とはならず、ループフィルタ３１の時定数
は変わらない。この結果、ループフィルタ３１の出力電
圧１１８は従来例と同じ速さで上昇する。
【００４４】次に、基準クロック信号１１１に比べて内
部クロック信号が進んでいる場合の動作を図４のタイミ
ングチャートを参照して説明する。位相比較器１は基準
クロック信号１１と内部クロック信号１２との立上り位
相の差に相当するパルスを、ある遅延時間を経た後にｄ
ｏｗｎ信号線に出力し、ｕｐ信号線に低レベルを出力す
る。ｕｐ信号１３およびｄｏｗｎ信号１４は、ＮＯＲ回
路５２に与えられ、ＮＯＲ回路５２は、ｄｏｗｎ信号の
論理レベルに従った信号をＮＯＲ回路５３に与える。Ｎ
ＯＲ回路５３はｄｏｗｎ信号１４と遅延されることによ
り位相同期されたクロック信号１１１との論理和をと
る。したがって、基準クロック信号のパルス幅よりもｄ
ｏｗｎ信号のパルス幅が大きい場合には、位相差が大で
あると判定できる。位相差が大である期間には、ゲイン
コントロール信号１５は高レベルとなる。この高レベル
のゲインコントロール信号１５に応答して、トランスフ
ァーゲートが導通状態となり、前述したように、抵抗Ｒ
３がチャージポンプ回路２の出力とキャパシタンスＣ１
との間に接続され、ループフィルタ３１の時定数が小さ
くなる。それにより、キャパシタンスＣ１から抵抗Ｒ３
を経て電荷が移動する経路が加わる。この結果、ループ
フィルタ３１の出力電位１１８が従来例に比べて速く降
下する。
【００４５】以上説明した動作において、内部クロック
信号１２がどのように変化するかを図５を用いて説明す
る。図５は、基準クロック信号１１がＰＬＬ回路装置に
入力されてから内部クロック信号１２が同期するまでの
内部クロック信号の周波数の時間変化を示したグラフで
ある。図５において、実線は、本実施例における内部ク
ロック信号の周波数変化を示し、破線は、従来例におけ
る内部クロック信号の周波数変化を示す。
【００４６】位相比較器１のｕｐ信号１３またはｄｏｗ
ｎ信号１４が基準クロック信号１１のパルス幅よりも広
い場合には、すなわち基準クロック信号１１と内部クロ
ック信号１２との位相差が基準クロック信号１１のパル
ス幅よりも広い場合には、ＰＬＬ回路装置が出力する内
部クロック信号１２は従来例よりも速く基準クロック信
号１１の周波数に近付く。しかし、ｕｐ信号１３または
ｄｏｗｎ信号１４が基準クロック信号のパルス幅と等し
くなったとき（図５のＡ点）より後は、従来例と同じ速
さで内部クロック信号１２が基準クロック信号の周波数
に近付く。この結果、ＰＬＬ回路装置の同期引込時間が
短縮されるとともに、同期後の内部クロック信号は従来
例と同じとなる。
【００４７】図６はこの発明のもう１つの実施例を示す
ブロック図である。図６に示すＰＬＬ回路装置と図１に
示すＰＬＬ回路装置とが異なるところは、２つの時定数
を持つループフィルタ３１に代えて１つの時定数を持つ
ループフィルタ３が設けられていること、および第２の
チャージポンプ回路１１２と、第２のｕｐ信号および第
２のｄｏｗｎ信号を発生するための信号発生回路５５と
が設けられていることである。その他の回路については
図１の回路と同様であり、同一符号を付しその説明は適
宜省略する。
【００４８】信号発生回路５５は、ＮＯＲ回路５３Ａお
よび５３Ｂと、インバータ回路５４Ａおよび５４Ｂとを
含む。ＮＯＲ回路５３Ａおよび５３Ｂの一方の入力端子
には、遅延回路５１により遅延されたクロック信号１１
１が与えられる。ＮＯＲ回路５３Ａの他方の入力端子に
は、ｕｐ信号１３を反転させた信号が与えられる。ま
た、インバータ回路５３Ｂの他方の入力端子には、ｄｏ
ｗｎ信号１４を反転させた信号が与えられる。ＮＯＲ回
路５３Ａの出力端子からは、ｕｐ信号１３とクロック信
号１１１との論理積をとった第２のｕｐ信号１５が出力
され、ＮＯＲ回路５３Ｂの出力端子からは、ｄｏｗｎ信
号１４とクロック信号１１１との論理和をとった第２の
ｄｏｗｎ信号が出力される。すなわち、信号発生回路５
５は、ｕｐ信号１３またはｄｏｗｎ信号１４のパルス幅
が、基準クロック信号１１のパルス幅よりも大きくなっ
ているかどうかを検出し、大きい場合には、第２のｕｐ
信号１５および第２のｄｏｗｎ信号１６を発生させて、
第２のチャージポンプ回路１１２を動作させるようにし
ている。
【００４９】図６に示す実施例において、位相比較器１
からのｕｐ信号１３またはｄｏｗｎ信号１４のパルス幅
を基準クロック信号１１のパルス幅と比較する動作は、
図２ないし図５で説明した動作とほぼ同じである。すな
わち遅延回路５１により基準クロック信号１１と、ｕｐ
信号１３またはｄｏｗｎ信号１４の立上り位相をほぼ同
じにした後に、ｕｐ信号１３またはｄｏｗｎ信号１４が
高レベルでかつ遅延回路５１の出力１１１が低レベルの
場合にのみ高レベルとなるゲインコントロール信号１５
または１６が第２のチャージポンプ回路１０２に出力さ
れる。
【００５０】この第２のｕｐ信号１５または第２のｄｏ
ｗｎ信号１６の出力を受けて、第２のチャージポンプ回
路１１２が、第１のチャージポンプ回路２とともに電荷
をループフィルタ３に供給する。
【００５１】この結果、内部クロック信号１２と基準ク
ロック信号１１との位相差が基準クロック信号１１のパ
ルス幅よりも大きいときは、位相差が大きいと検出さ
れ、第２のチャージポンプ回路１１２が動作するので、
ループフィルタ３の出力電位１１８は、従来例よりも速
く変化する。しかし、内部クロック信号１２と基準クロ
ック信号１１との位相差が基準クロック信号１１のパル
ス幅よりも小さいときは、位相差が小さいと検出され、
第２のチャージポンプ回路１１２は、動作しないので、
ループフィルタ３の出力電位１１８は従来例と同じ速さ
で変化する。
【００５２】したがって、図６に示した実施例によれ
ば、図１の実施例と同様に同期したときの内部クロック
信号の位相変動が増えることなく、同期引込時間を短縮
することができる。
【００５３】なお、図１および図６に示したＰＬＬ回路
装置においては、基準クロック信号１１を位相差の大小
の検出に使用したが、これは内部クロック信号１２でも
よい。
【００５４】また、遅延回路５１は、ｕｐ信号またはｄ
ｏｗｎ信号を受けて出力するようなラッチ回路であって
もよい。さらに遅延回路５１の出力１１１は、ｕｐ信号
１３またはｄｏｗｎ信号１４に比べ立上り位相が若干速
く出力するように設定してもよい。
【００５５】図７は、この発明のさらにもう１つの実施
例を示すブロック図である。図７に示すＰＬＬ回路装置
は、遅延回路５１に代えて、各々が位相差の大小を判定
する複数の位相判定回路５９１ないし５９ｎと、複数の
時定数を有するループフィルタ３２とを含む。ループフ
ィルタ３２は複数の位相差判定回路５９１ないし５９ｎ
に対応して設けられるスイッチ回路ＳＷ１〜ＳＷｎと、
複数の抵抗Ｒ３１〜Ｒ３ｎとを含む。各位相差判定回路
５９１〜５９ｎは、ｕｐ信号１３またはｄｏｗｎ信号１
４のパルス幅の大小を検出する。この検出出力に応答し
て、スイッチ回路ＳＷ１〜ＳＷｎは、オン状態となり、
抵抗Ｒ３１〜Ｒ３ｎを、チャージポンプ回路２の出力端
子とキャパシタンスＣ１との間に接続する。それにより
ループフィルタ３２の時定数を変え、基準クロック信号
１１と内部クロック信号１２との位相差が大きいほど、
ループフィルタ３２の出力電位２１８を大きくさせるこ
とができる。
【００５６】図８は図７に示した位相差判定回路５９１
〜５９ｎの回路図である。図８において、各位相差判定
回路５９１〜５９ｎは、ＡＮＤ回路６１と、遅延時間を
設定するための複数の偶数個のインバータ６２を含む。
６３は、ＮＯＲ回路５３の出力であり、６４は、各位相
差判定回路の出力である。
【００５７】動作において、ＮＯＲ回路５３から出力さ
れたパルス６３は、インバータ回路６２により予め設定
された遅延時間だけ遅れて出力される。ＡＮＤ回路６１
により、ＮＯＲ回路５３からの出力パルス６３とインバ
ータ６２により遅延されたパルスとの論理積をとること
により、複数のインバータにより遅延された時間幅のパ
ルスが出力される。ＮＯＲ回路５３から出力される信号
のパルス幅が、複数のインバータ６２により設定される
遅延時間より小さい場合には、位相差判定回路からはロ
ーレベルの信号が出力される。
【００５８】図７の位相差判定回路５９１〜５９ｎの遅
延時間を順々に大きな値に設定することにより、ｕｐ信
号１３またはｄｏｗｎ信号１４のパルス幅が大きいほ
ど、パルスを出力する位相差判定回路の数が多くなる。
スイッチ回路ＳＷ１〜ＳＷｎは、位相差判定回路５９１
〜５９ｎがパルスを出力したときに、導通状態になり、
抵抗Ｒ１，Ｒ２と並列に抵抗Ｒ３１〜Ｒ３ｎを接続する
ので、ループフィルタ３２の時定数は小さくなる。
【００５９】この結果図７に示した実施例では、内部ク
ロック信号１２と基準クロック信号１１との位相差が大
きくなるほどｕｐ信号１３またはｄｏｗｎ信号１４のパ
ルス幅は大きくなり、パルス信号を出力する位相差判定
回路の個数が増加し、ループフィルタ３２の抵抗Ｒ１，
Ｒ２に並列に接続される抵抗Ｒ３１ないしＲ３ｎの数が
増えるので、ループフィルタ３２の時定数が下がり、ル
ープフィルタ３２の出力電位２１８は、位相差に対応し
て速くなるので、ＰＬＬ回路装置の同期引込時間は短く
なる。
【００６０】逆に、位相差が小さくなれば、ループフィ
ルタ３２の時定数は下がらないので、ループフィルタ３
２の出力電位２１８は相差に対し変化の速さが小さくな
り、同期状態での内部クロック信号１２の安定性を保つ
ことができる。
【００６１】この図７ないし図８に示したＰＬＬ回路装
置におけるループフィルタ３２の出力電位２１８の変化
の速さと、基準クロック信号１１と内部クロック信号１
２の位相差との関係を図９を用いて説明する。図９にお
いて破線は従来例を示し実線はこの実施例を示す。従来
例の場合にはループフィルタ３の時定数は変わらないの
で、位相差に対し、ループフィルタ３の出力電位１８の
変化する速さは一定である。一方、この実施例の場合に
は、ループフィルタ３２の時定数は位相差が増加するに
つれて下がるので、ループフィルタ３２の出力電位２１
８の変化する速さは、位相差に対して速くなる。
【００６２】なお、図７ないし図８に示した実施例にお
いては、抵抗Ｒ３１〜Ｒ３ｎは、同じ抵抗値である必要
はなく、異なる値にしてもよい。また、図７の実施例に
おいて抵抗Ｒ３１ないしＲ３ｎの接続する数は変化させ
る変わりに、抵抗Ｒ３１ないしＲ３ｎを異なる値にし
て、エンコード回路を位相差判定回路５９１〜５９ｎと
スイッチ回路ＳＷ１〜ＳＷｎとの間に挿入し位相差に応
じてどれか１つの抵抗を接続していくような回路構成で
あってもよい。
【００６３】あるいは、上記の構成例と図７に示した実
施例の混在であってもよい。さらに図１に示した実施
例、図６に示した実施例、図７に示した実施例の回路構
成を混在させたものであってもよい。
【００６４】さらに、時定数を切換えることができれば
よいので、抵抗値を切換える変りに、容量を切換えるよ
うにしてもよい。
【００６５】図１０はこの発明のさらにもう１つの実施
例を示すブロック図である。図１０を参照して、このＰ
ＬＬ回路装置と図６に示したＰＬＬ回路装置とが異なる
ところは、遅延回路５１に代えて、周波数検出回路７１
を設けていることである。この周波数検出回路７１は、
内部クロック信号１２の周期が基準クロック信号１１の
２倍以上になった場合に、第２のｕｐ信号を発生し、内
部クロック信号１２の周期が基準クロック信号１１の半
分以下になった場合に第２のｄｏｗｎ信号を発生する。
【００６６】図１１は第２のｕｐ信号を発生する場合の
内部クロック信号と基準クロック信号との周波数の関係
を示すタイミングチャートである。
【００６７】図１２は、図１０に示したＰＬＬ回路装置
の内部クロック信号の周波数と、従来例における内部ク
ロック信号の周波数を示す図である。実線は本実施例を
示し、破線は従来例を示す。本実施例の場合には内部ク
ロック信号１２の周波数が基準クロック信号の１／２に
なるまでは、従来例よりも急速に同期状態に引込まれ、
しかも、位相同期の場合とことなり、直線状で基準クロ
ック信号に近付く。
【００６８】図１３はこの発明の位相差検出回路装置の
一実施例を示す回路図である。図１３に示す位相差検出
回路装置は、ｕｐゲインコントロール信号を発生するた
めのゲインコントロール信号発生部４４Ａ、ｄｏｗｎゲ
インコントロール信号を発生するためのゲインコントロ
ール信号発生部４４Ｂ、セット部４１Ａおよび４１Ｂ、
保持部４２Ａおよび４２Ｂ、リセット部４３Ａおよび４
３Ｂおよび競合防止部４６を含む。セット部４１Ａは、
ゲインコントロール信号発生部４４Ａをセットするため
のセット信号Ｓ１を発生する。セット部４１Ｂは、ゲイ
ンコントロール信号発生部４４Ｂをセットするためセッ
ト信号Ｓ１′を発生する。保持部４２Ａは、基準クロッ
ク信号の立ち上がりエッジの２点と立ち下がりエッジの
１点からなる合計３点における内部クロック信号の論理
状態を保持する。保持部４２Ｂは、内部クロック信号の
立ち上がりエッジの２点と立ち下がりエッジの１点から
なる合計３点における基準クロック信号の論理状態を保
持する。リセット部４３Ａは、保持部４２Ａにより保持
された内部クロック信号の論理状態から、内部クロック
信号の１／２周期長が基準クロック信号の１／２周期以
上１周期長以内であるか否かを判定し、判定結果が「Ｙ
ＥＳ」ならばリセット信号を出力する。リセット部４３
Ｂは、保持部４２Ｂにより保持された基準クロック信号
の論理状態から、基準クロック信号の１／２周期長が内
部クロック信号の１／２周期以上１周期長以内であるか
否かを判定し、判定結果が「ＹＥＳ」ならばリセット信
号Ｓ２′を出力する。競合防止部４６は、ｕｐゲインコ
ントロール信号とｄｏｗｎゲインコントロール信号との
同時出力を防ぐ。
【００６９】次に図１３に示した各回路の詳細を説明す
る。ゲインコントロール信号発生部４４Ａは、セット部
４１Ａの出力とリセット部４３Ａの出力との論理積をと
るためのＮＡＮＤゲート９３と、ＲＳフリップフロップ
を構成するためのＮＡＮＤゲート９７および９８とを含
む。
【００７０】セット部４１Ａは、入力用のトランスミッ
ションゲートを構成するためＮＭＯＳトランジスタ６０
ＡおよびＰＭＯＳトランジスタ６０Ｂと、ラッチ回路を
構成するためのインバータ６１Ａおよび６１Ｂと、出力
用のトランスミッションゲートを構成するためのＰＭＯ
Ｓトランジスタ６２ＡおよびＮＭＯＳトランジスタ６２
Ｂとを含む。入力用のトランスミッションゲートは基準
クロック信号に応答してｕｐ信号をラッチ回路に入力す
る。出力用のトランスミッションゲートは次のサイクル
の基準クロック信号の立ち上がりに応答してラッチ回路
に保持された信号をセット信号Ｓ１として出力する。セ
ット部４１Ａとゲインコントロール信号発生部４４Ａと
の間に設けられるＮＭＯＳトランジスタ９２は、インバ
ータ１０８Ａを通して入力される基準クロック信号に応
答してセット部４１Ａの出力を低レベルにする。
【００７１】保持部４２Ａは、３段シフトレジスタと２
段シフトレジスタとを含む。３段シフトレジスタは、Ｎ
ＭＯＳトランジスタ６３Ａ、６５Ｂ、６７Ａおよび６９
Ｂと、ＰＭＯＳトランジスタ６３Ｂ、６５Ａ、６７Ｂお
よび６９Ａと、インバータ６４Ａ、６４Ｂ、６６Ａ、６
６Ｂ、６８Ａおよび６８Ｂとを含む。２段シフトレジス
タは、ＮＭＯＳトランジスタ７０Ｂ、７２Ａ、および８
１Ａと、ＰＭＯＳトランジスタ７０Ａ、７２Ｂおよび７
５Ａと、インバータ７１Ａ、７１Ｂ、７３Ａ、７３Ｂお
よび７４とを含む。３段シフトレジスタに与えられたク
ロック信号と２段シフトレジスタに与えられたクロック
信号とは逆の位相にされる。３段シフトレジスタの第１
段および第３段により内部クロック信号の論理状態が保
持され、２段シフトレジスタの第２段により内部クロッ
ク信号の論理状態が保持される。
【００７２】リセット部４３Ａは、ＥＸ−ＮＯＲゲート
９４と、ＥＸ−ＯＲゲート９５と、ＮＡＮＤゲート９６
とを含む。ＥＸ−ＮＯＲゲート９４は、３段シフトレジ
スタの３段目のインバータ６８Ａの出力と３段シフトレ
ジスタの第１段目のインバータ６４Ａの出力とのＥＸ−
ＮＯＲをとる。ＥＸ−ＯＲゲート９５は、インバータ６
８Ａの出力と２段シフトレジスタのインバータ９４の出
力とのＥＸ−ＯＲをとる。ＮＡＮＤゲート９６は、ＥＸ
−ＮＯＲゲート９４の出力とＥＸ−ＯＲゲート９５の出
力との論理和をとり、この論理和をとった信号をリセッ
ト信号Ｓ２としてコントロール信号発生部４４Ａに与え
る。
【００７３】コントロール信号発生部４４Ｂはセット部
４１Ｂの出力とリセット部４３Ａの出力との論理積をと
るためのＮＡＮＤゲート１００と、ＲＳフリップフロッ
プを構成するためのＮＡＮＤゲート１０４および１０５
とを含む。
【００７４】セット部４１Ｂは、入力用のトランスミッ
ションゲートを構成するためＮＭＯＳトランジスタ８９
ＢおよびＰＭＯＳトランジスタ８９Ｂと、ラッチ回路を
構成するためのインバータ９０Ａおよび９０Ｂと、出力
用のトランスミッションゲートを構成するためのＰＭＯ
Ｓトランジスタ９１ＡおよびＮＭＯＳトランジスタ９１
Ｂとを含む。
【００７５】セット部４１Ｂとゲインコントロール信号
４４Ｂとの間に設けられるＮＭＯＳトランジスタ９７
は、インバータ１０８Ｂを通して入力される内部クロッ
ク信号に応答してセット部４１Ｂの出力を低レベルにす
る。
【００７６】保持部４２Ｂは、３段シフトレジスタと２
段シフトレジスタとを含む。３段シフトレジスタは、Ｎ
ＭＯＳトランジスタ８２Ｂ、８４Ａ、８６Ｂおよび８８
Ａと、ＰＭＯＳトランジスタ８２Ａ、８４Ｂ、８６Ａお
よび８８Ｂと、インバータ８３Ａ、８３Ｂ、８５Ａ、８
５Ｂ、８７Ａおよび８７Ｂとを含む。２段シフトレジス
タは、ＮＭＳＯトランジスタ７６Ａ、７８Ｂおよび８１
Ａと、ＰＭＯＳトランジスタ７６Ｂ、７８Ａおよび８１
Ｂと、インバータ７７Ａ、７７Ｂ、７９Ａ、７９Ｂおよ
び８０とを含む。３段シフトレジスタの第１段および第
３段により基準クロック信号の論理状態が保持され、２
段シフトレジスタの第２段により基準クロック信号の論
理状態が保持される。
【００７７】リセット部４３Ｂは、ＥＸ−ＮＯＲゲート
１０２と、ＥＸ−ＯＲゲート１０１と、ＮＡＮＤゲート
１０３とを含む。リセット部４３Ｂは、前記リセット部
４３Ａと同様に動作し、リセット信号Ｓ２′をコントロ
ール信号発生部４４Ｂに与える。
【００７８】競合防止部４６は、ＮＡＮＤゲート１０６
およびＮＯＲゲート１０７を含む。ＮＡＮＤゲート１０
６およびＮＯＲゲート１０７の各々は、ゲインコントロ
ール信号発生部４４Ａおよび４４Ｂにより発生されたゲ
インコントロール信号を受ける。
【００７９】次に、図１４、図１５および図１６を用い
て図１３に示した位相差検出回路装置の動作を説明す
る。
【００８０】図１４は、リセット部４１Ａの入出力を示
すタイミングチャートである。図１５は、保持部４３Ａ
の入出力を示すタイミングチャートである。図１６は、
リセット部４３Ａにおける３点判定方式の判定例を示す
タイミングチャートである。図１７は、競合防止部４６
の真理値表を示す図である。
【００８１】まず、セット部４１Ａは基準クロック信号
の立ち上がりエッジから内部クロック信号の立ち上がり
エッジまでの位相差（図１４中のＡ点）が、基準クロッ
ク信号の１周期長以上（基準クロック信号が進相）にあ
るか否かを判定する。
【００８２】初めに位相比較器１（図１）からのｕｐ信
号（ローアクティブ）を、基準クロック信号が高レベル
の期間で導通状態にするトランスファゲートにより、サ
ンプリングしている。ここで、位相比較器から出力され
るｕｐ信号の立ち下がりエッジは基準クロック信号の立
ち上がりエッジにより支配されており、基準クロック信
号の立ち上がりエッジよりやや遅れて出力されている。
このことにより、図１４のようにトランスファゲートが
基準クロック信号の立ち上がりエッジによりサンプリン
グを行なえば、ｕｐ信号が低レベルの期間すなわち内部
クロック信号の立ち上がりエッジが基準クロック信号の
立ち上がりエッジに対して１周期以上遅れていることが
判断できる。このデータは、インバータ６１Ａおよび６
１Ｂにより構成されるラッチ回路により保持され、保持
されたデータは、次の基準クロック信号の立ち上がりエ
ッジによりゲインコントロール信号発生部４４Ａに出力
される。
【００８３】保持部４２Ａでは、図１５に示したよう
に、基準クロック信号の立ち上がりエッジ２点と立ち下
がりエッジ１点の計３点における内部クロック信号の論
理状態を保持する。回路的には基準クロック信号の立ち
上がりエッジに応答して、ＮＭＯＳトランジスタ６３Ａ
とＰＭＯＳトランジスタ６３Ｂとにより構成されるトラ
ンスファゲートが内部クロック信号のサンプリングを行
ない、３段シフトレジスタに入力する。同様にして、基
準クロック信号の立ち下がりエッジに応答して、ＮＭＯ
Ｓトランジスタ７６ＡとＰＭＯＳトランジスタ７６Ｂに
より構成されるトランスミッションゲートが内部クロッ
ク信号のサンプリングを行ない、２段シフトレジスタに
入力する。
【００８４】ここで３段および２段シフトレジスタに
は、図１５中のＡ点の立ち上がりデータ（インバータ６
８Ａの出力）、Ｃ点（インバータ６４Ａの出力）の立ち
上がりデータおよび、Ｂ点の立ち下がりデータ（インバ
ータ７４の出力）が保持される。保持されたデータはＤ
のタイミングでリセット部４３Ａに出力される。これら
のデータを出力する回路は、ＭＯＳトランジスタ６９Ａ
および６９Ｂにより構成されるトランスミッションゲー
ト、ＭＯＳトランジスタ６５ＡおよびＢにより構成され
るトランスミッションゲート、ＭＯＳトランジスタ７５
Ａおよび７５Ｂにより構成されるトランスミッションゲ
ートである。
【００８５】セット部４３Ａでは、ＥＸ−ＮＯＲゲート
９４、ＥＸ−ＯＲゲート９５およびＮＡＮＡＤゲート９
６の組合せ回路により、保持部４２Ａから出力されるデ
ータの判定を行なっている。「Ａ，Ｃのデータが一致か
つ、Ａ，Ｂのデータが不一致」と判定されたとき、リセ
ット信号Ｓ２がゲインコントロール信号発生部４４Ａに
出力される。
【００８６】また、前記の判定方法では即座に判定でき
ない場合があるが、図１６中に示された様々な場合を想
定した内部クロック信号〜によりどのように判定す
るかの説明を行なう。まず、図１６の内部クロック信号
のような信号は、Ａ，ＢおよびＣ点では検出できない
が、次のサイクルの３点（Ｃ，Ｄ，Ｅ）によって必ず検
出でき、この遅れは位相検出回路やＰＬＬ回路にとって
悪影響はなく、引込み時間が短くなるため、逆にプラス
になる。さらに、図１６の内部クロック信号は一見検
出できないように見えるが、このような場合（基準クロ
ック信号が進相）には、ＰＬＬ回路の特性上、内部クロ
ック信号の周期が短くなっていく状態にあるため、内部
クロック信号もあるＸ値には、内部クロック信号や
内部クロック信号の状態になり、結果的には検出する
ことができる。そして、この回路が誤動作を起こす内部
クロック信号の場合には、リセット信号Ｓ２を出力す
ることにより、ゲインコントロール信号発生部４４のＲ
Ｓフリップフロップをリセットする。内部クロック信号
が進相の場合には、セット部４１Ａからセット信号Ｓ１
が出力されないため、このような状態でＮＡＮＤゲート
２６からリセット信号Ｓ２を何回出力しても、ゲインコ
ントロール信号に悪影響を及ぼすことはない。
【００８７】ゲインコントロール信号発生部４４Ａは、
ＮＡＮＤゲート９７およびＮＡＮＤゲート９８により構
成されるＲＳフリップフロップを含み、ＲＳフリップフ
ロップのセット側には、内部クロック信号の１周期長が
基準クロック信号の２周期長以上（基準クロック信号が
進相）にあれば、セット信号Ｓ１が入り、リセット側に
は、内部クロック信号の１周期長が基準クロック信号の
１周期以上２周期長以内（基準クロック信号が進相）に
入っていれば、リセット信号Ｓ２が入力される。前記の
入力により内部クロック信号が基準クロック信号に対し
て大幅に遅れている期間は、絶え間なくＮＡＮＤゲート
９７からｕｐゲインコントロール信号（ハイアクティ
ブ）を競合防止部４６に出力する。また、ＲＳフリップ
フロップはリセット優先回路とするため、セット側にＮ
ＡＮＤゲート９３を接続して、セット信号Ｓ１およびリ
セット信号Ｓ２の同時入力を避けている。
【００８８】逆にリセット側にＮＡＮＤゲートを設けな
いで、ＲＳフリップフロップのセット側にＮＡＮＤゲー
トを接続して、リセット優先回路とすれば、リセット優
先回路を接続したときに比べゲインコントロール信号の
発生期間を長くすることができる。
【００８９】セット部４１Ｂ、保持部４２Ｂ、リセット
部４３Ｂおよびゲインコントロール信号発生部４４Ｂ
は、前述した４１Ａ〜４４Ａと同機能の回路構成である
が、次の点で異なる。すなわち入力の基準クロック信号
と内部クロック信号を逆転させ、内部クロック信号に対
しての基準クロック信号の遅れを判定して、ＮＡＮＤゲ
ート１０４およびＮＡＮＤゲート１０５により構成され
るＲＳフリップフロップ回路のＮＡＮＤゲート１０４の
出力からｄｏｗｎゲインコントロール信号（ローアクテ
ィブ）を競合防止部４６に出力している。
【００９０】競合防止部４６では、ｕｐゲインコントロ
ール信号（ハイアクティブ）とｄｏｗｎゲインコントロ
ール信号（ローアクティブ）の同時入力を防ぐ。競合防
止部４６は図１７に示した真理値表に従ってゲインコン
トロール信号を出力する。また、ＮＡＮＤゲート１０６
の出力はローアクティブ、ＮＯＲゲート１０７の出力は
ハイアクティブである。
【００９１】図１８は、図１３に示された位相差検出回
路装置を組み込んだＰＬＬ回路装置の一例を示すブロッ
ク図である。図１８を参照して、このＰＬＬ回路装置と
図１０に示すＰＬＬ回路装置とが異なるところは、周波
数差検出回路７１に代えて図１３に示した位相検出回路
７′が設けられ、２段階のゲインを有するループフィル
タが設けられていることである。位相差検出回路７′
は、ゲインコントロール回路６にゲインコントロール信
号を出力する。このゲインコントロール信号は図１３に
示したコントロール信号発生部４４Ａおよび４４Ｂから
出力される。位相差検出回路７′から第２のチャージポ
ンプ回路に出力される信号は、図１３に示した競合防止
部４６の出力である。
【００９２】動作において、位相差検出回路７′のコン
トロール信号発生部４４Ａおよび４４Ｂから出力される
ゲインコントロール信号により第２のチャージポンプ回
路６２を駆動するとともに、位相差検出回路７′の競合
防止部４６から出力されるゲインコントロール信号によ
りループフィルタのゲインを切換えることによりＰＬＬ
回路装置の引込み時間を大幅に短縮することができる。
【００９３】
【発明の効果】以上説明したように、この発明に係るＰ
ＬＬ回路装置であれば、内部クロック信号と基準クロッ
ク信号との同期引込時間を短縮することができる。そし
て、基準クロック信号と内部クロック信号との位相差の
ずれを、基準クロック信号あるいは位相差を遅延させた
パルス信号を用いて検出しているので、従来のアナログ
的な出力信号を用いるのに比較して、電圧変動やノイズ
の影響を受けにくくすることができる。
【００９４】また、この発明に係わる位相差検出回路装
置によれば、基準クロック信号の周期と内部クロック信
号の周期との差が所定時間差以上である場合には、ルー
プフィルタのゲインを高く維持するための制御信号を出
力するので、位相同期に引き込む時間を大幅に短縮する
ことができる。そして、制御信号のセットおよびリセッ
トを、第１の位相差検出手段により保持された位相差検
出信号および第２位相差検出手段により保持された位相
差検出信号により行なっているので、制御信号を素早く
出力しかつ停止することができるとともに、制御信号を
誤ってリセットすることを防止することができる。
【図面の簡単な説明】
【図１】この発明の一実施例に係るＰＬＬ回路装置を示
すブロック図である。
【図２】基準クロック信号に比べて内部クロック信号が
遅れている場合のタイミングチャートである。
【図３】基準クロック信号に比べ内部クロック信号がほ
とんどずれていない場合のタイミングチャートである。
【図４】基準クロック信号に比べ内部クロック信号が進
んでいる場合を示すタイミングチャートである。
【図５】基準クロック信号がＰＬＬ回路装置に入力され
て内部クロック信号が同期するまでの内部クロック信号
の周波数の時間変化を示したグラフである。
【図６】この発明に係るＰＬＬ回路装置のもう１つの実
施例を示すブロック図である。
【図７】この発明に係るＰＬＬ回路装置のさらにもう１
つの実施例を示すブロック図である。
【図８】図７に示した位相判定回路を示す回路図であ
る。
【図９】図７ないし図８におけるループフィルタの出力
電位の変化の速さと、基準クロック信号と内部クロック
信号の位相差との関係を示すグラフである。
【図１０】この発明に係るＰＬＬ回路装置のさらにもう
１つの実施例を示すブロック図である。
【図１１】図１０における第２のｕｐ信号を発生する場
合の内部クロック信号と基準クロック信号との周波数の
関係を示す図である。
【図１２】図１０に示したＰＬＬ回路装置の内部クロッ
ク信号の周波数と、従来例における内部クロック信号の
周波数を示す図である。
【図１３】この発明に係る位相差検出回路装置の一実施
例を示す回路図である。
【図１４】セット部４１Ａの入出力を示すタイミングチ
ャートである。
【図１５】保持部４２Ａの入出力を示すタイミングチャ
ートである。
【図１６】リセット部４３Ａにおける判定方式の判定例
を示すタイミングチャートである。
【図１７】競合防止部４６の真理値表を示す図である。
【図１８】図１３に示した位相差検出回路装置を用いた
ＰＬＬ回路装置の一例を示すブロック図である。
【図１９】ＰＬＬ回路装置を各ＬＳＩに分散配置したシ
ステムブロック図である。
【図２０】従来のＰＬＬ回路装置のブロック図である。
【図２１】図２０に示したＰＬＬ回路装置の動作を示す
タイミングチャートであり、基準クロック信号に比べて
内部クロック信号の周波数が低い場合を示す。
【図２２】図２０に示したＰＬＬ回路装置の動作を示す
タイミングチャートであり、基準クロック信号に比べて
内部クロック信号の周波数が高い場合を示す。
【符号の説明】
１ 位相比較器 ２ チャージポンプ回路 ４ ＶＣＯ ５ ドライバ ３１，３２ ループフィルタ ５１ 遅延回路 ５２，５３ ＮＯＲ回路 ５４ インバータ回路 ５６ ＮＭＯＳトランジスタ ５７ ＰＭＯＳトランジスタ ５９１〜５９ｎ 信号発生回路 Ｒ３ 抵抗 ４１Ａ，４１Ｂ セット部 ４２Ａおよび４２Ｂ 保持部 ４３Ａおよび４３Ｂ リセット部 ４４Ａおよび４４Ｂ ゲインコントロール信号発生部 ４６ 競合防止部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−216528（ＪＰ，Ａ) 特開 昭62−199119（ＪＰ，Ａ) 特開 昭64−78523（ＪＰ，Ａ) 特開 平３−230619（ＪＰ，Ａ) 実開 平１−65527（ＪＰ，Ｕ) 実開 昭62−73640（ＪＰ，Ｕ) 実開 平３−103636（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 アナログ制御方式のＰＬＬ回路装置であ
    って、 複数段のゲインを持つループフィルタと、 前記ループフィルタの出力に応答して内部同期のための
    内部クロック信号を発生する内部クロック信号発生手段
    と、 外部的に発生される基準クロック信号と前記内部クロッ
    ク信号との位相差を検出する位相差検出手段と、 各々が異なる遅延時間を有し、前記位相差検出手段によ
    り検出された位相差を遅延させる複数の遅延手段と、 前記複数の遅延手段に対応して設けられ、各々が前記検
    出された位相差と各前記遅延手段により遅延された位相
    差とを比較する複数の比較手段と、 前記複数の比較手段に対応して設けられ、各前記比較手
    段の比較結果に応答して、前記ループフィルタの複数段
    のゲインを制御する複数の制御手段とを含むことを特徴
    とする、ＰＬＬ回路装置。
  2. 【請求項２】 アナログ制御方式のＰＬＬ回路装置であ
    って、 少なくとも２段階のゲインを持つループフィルタと、 前記ループフィルタの出力に応答して内部同期のための
    内部クロック信号を発生する内部クロック信号発生手段
    と、 外部的に発生される基準クロック信号と前記内部クロッ
    ク信号との位相差を検出し、位相差検出信号を保持する
    第１の位相差検出手段と、 前記内部クロック信号と前記基準クロック信号との位相
    差が所定時間差であることを検出し、位相差検出信号を
    保持する第２の位相差検出手段と、 前記第１の位相差検出手段により保持された位相差検出
    信号によりセットされ、前記ループフィルタを高いゲイ
    ンに維持するための制御信号を出力し、前記第２の位相
    差検出手段により保持された位相差検出信号によりリセ
    ットされ、前記制御信号を停止する制御手段と、 を含むことを特徴とするＰＬＬ回路装置。
  3. 【請求項３】 前記所定時間差は、基準クロック信号ま
    たは内部クロック信号の１／２周期長以上１周期長以内
    である、前記請求項２記載のＰＬＬ回路装置。
  4. 【請求項４】 前記第２の位相差検出手段は、 前記基準クロック信号および前記内部クロック信号のう
    ちの一方のクロック信号の２つの立ち上がりエッジと前
    記２つの立ち上がりエッジ間の立ち下がりエッジとによ
    り他方のクロック信号の論理状態を保持する保持手段
    と、 前記保持手段により保持された他方のクロック信号の論
    理状態に基づいて前記所定時間差であることを判定する
    判定手段とを含む、前記請求項２記載のＰＬＬ回路装
    置。
  5. 【請求項５】 位相比較器、フィルタ、チャージポンプ
    を備えたアナログ制御方式のＰＬＬ回路装置に用いられ
    る位相差検出回路装置であって、 前記位相比較器は、外部的に発生される基準クロック信
    号と内部発生される基準クロック信号との位相差を検出
    して第１の位相差検出信号を出力し、 前記基準クロック信号または内部クロック信号に応答し
    て、前記第１の位相差検出信号を保持する保持手段と、 前記基準クロック信号および前記内部クロック信号のう
    ちの一方のクロック信号の２つの立ち上がりエッジと前
    記２つの立ち上がりエッジ間の立ち下がりエッジにおけ
    る他方のクロック信号の論理状態を判定する判定手段
    と、 前記保持手段の出力に応答して前記ループフィルタのゲ
    インを高く維持するための制御信号を発生し、前記判定
    手段からの判定信号に応答して前記制御信号の発生を停
    止する制御信号発生／停止手段とを含むことを特徴とす
    る位相差検出回路装置。
  6. 【請求項６】 外部クロック信号に同期した内部クロッ
    ク信号を生成するＰＬＬ回路装置であって、 前記外部クロック信号と前記内部クロック信号の位相を
    比較し、前記外部クロック信号の位相が進んでいる場合
    は前記内部クロック信号の周波数を高めるための第１の
    アップ信号を出力し、前記外部クロック信号の位相が遅
    れている場合は前記内部クロック信号の周波数を低くす
    るための第１のダウン信号を出力する位相比較手段、 前記第１のアップ信号に応答して第１極性の電荷を出力
    し、前記第１のダウン 信号に応答して第２極性の電荷を
    出力する第１の電荷供給手段、 前記外部クロック信号と前記内部クロック信号の周期を
    比較し、前記内部クロック信号の周期が前記外部クロッ
    ク信号の周期の２倍以上である場合に前記内部クロック
    信号の周波数を高めるための第２のアップ信号を出力す
    る第１の周期比較手段、 前記第２のアップ信号に応答して第１極性の電荷を出力
    する第２の電荷供給手段、 前記第１および第２の電荷供給手段の出力電荷を蓄積
    し、蓄積した電荷量に応じたレベルの制御電圧を出力す
    る制御電圧発生手段、および 前記制御電圧に応じた周波
    数の内部クロック信号を出力する内部クロック発生手段
    を備え、 前記第１の周期比較手段は、 前記内部クロック信号の周期が前記外部クロック信号の
    周期の２倍以上であることを検出して第１のセット信号
    を出力する第１のセット手段、 前記外部クロック信号の連続する３つの立ち上がりエッ
    ジおよび立ち下がりエッジの各々に応答して前記内部ク
    ロック信号の論理状態を保持する第１の保持手段、 前記第１の保持手段に保持された論理状態に基づいて前
    記内部クロック信号の周期が前記外部クロック信号の周
    期の１倍以上２倍以下であることを検出し第１のリセッ
    ト信号を出力する第１のリセット手段、および 前記第１
    のセット手段から前記第１のセット信号が出力されたこ
    とに応じて前記第２のアップ信号を出力し、前記第２の
    リセット手段から前記第１のリセット信号が出力された
    ことに応じて前記第２のアップ信号の出力を停止するア
    ップ信号発生手段を含む、ＰＬＬ回路装置。
  7. 【請求項７】 さらに、前記外部クロック信号と前記内
    部クロック信号の周期を比較し、前記外部クロック信号
    の周期が前記内部クロック信号の２倍以上である場合に
    前記内部クロック信号の周波数を低くするための第２の
    ダウン信号を出力する第２の周期比較手段、および 前記
    第１および第２の周期比較手段から前記第２のアップ信
    号および前記第２ のダウン信号の両方が同時に出力され
    るのを防止するための競合防止手段を備え、 前記第２の周期比較手段は、 前記外部クロック信号の周期が前記内部クロック信号の
    周期の２倍以上であることを検出して第２のセット信号
    を出力する第２のセット手段、 前記内部クロック信号の連続する３つの立ち上がりエッ
    ジおよび立ち下がりエッジの各々に応答して前記外部ク
    ロック信号の論理状態を保持する第２の保持手段、 前記第２の保持手段に保持された論理状態に基づいて前
    記外部クロック信号の周期が前記内部クロック信号の周
    期の１倍以上２倍以下であることを検出し第２のリセッ
    ト信号を出力する第２のリセット手段、および 前記第２
    のセット手段から前記第２のセット信号が出力されたこ
    とに応じて前記第２のダウン信号を出力し、前記第２の
    リセット手段から前記第２のリセット信号が出力された
    ことに応じて前記第２のダウン信号の出力を停止するダ
    ウン信号発生手段を含み、 前記第２の電荷供給手段は、さらに、前記第２のダウン
    信号に応答して第２極性の電荷を出力する、請求項６に
    記載のＰＬＬ回路装置。
  8. 【請求項８】 外部クロック信号に同期した内部クロッ
    ク信号を生成するＰＬＬ回路装置であって 、前記外部クロック信号と前記内部クロック信号の位相を
    比較し、前記外部クロック信号の位相が進んでいる場合
    は前記内部クロック信号の周波数を高めるためのアップ
    信号を出力し、前記外部クロック信号の位相が遅れてい
    る場合は前記内部クロック信号の周波数を低くするため
    のダウン信号を出力する位相比較手段、 前記アップ信号に応答して第１極性の電荷を出力し、前
    記ダウン信号に応答して第２極性の電荷を出力する第１
    の電荷供給手段、 少なくとも高低２段階のゲインを有し、前記電荷供給手
    段の出力電荷を蓄積し、蓄積した電荷量に応じたレベル
    の制御電圧を出力する制御電圧発生手段、 前記制御電圧に応じた周波数の内部クロック信号を出力
    する内部クロック発生手段、および 前記外部クロック信
    号と前記内部クロック信号の周期を比較し、前記内部ク
    ロック信号の周期が前記外部クロック信号の周期の２倍
    以上である場合に前記制御電圧発生手段のゲインを高め
    るための第１のゲインコントロール信号を出力する第１
    の周期比較手段を備え、 前記第１の周期比較手段は、 前記内部クロック信号の周期が前記外部クロック信号の
    周期の２倍以上であることを検出して第１のセット信号
    を出力する第１のセット手段、 前記外部クロック信号の連続する３つの立ち上がりエッ
    ジおよび立ち下がりエッジの各々に応答して前記内部ク
    ロック信号の論理状態を保持する第１の保持手段、 前記第１の保持手段に保持された論理状態に基づいて前
    記内部クロック信号の周期が前記外部クロック信号の周
    期の１倍以上２倍以下であることを検出し第１のリセッ
    ト信号を出力する第１のリセット手段、および 前記第１
    のセット手段から前記第１のセット信号が出力されたこ
    とに応じて前記第１のゲインコントロール信号を出力
    し、前記第２のリセット手段から前記第１のリセット信
    号が出力されたことに応じて前記第１のゲインコントロ
    ール信号の出力を停止する第１のゲインコントロール信
    号発生手段を含む、ＰＬＬ回路装置。
  9. 【請求項９】 さらに、前記外部クロック信号と前記内
    部クロック信号の周期を比較し、前記外部クロック信号
    の周期が前記内部クロック信号の２倍以上である場合に
    前記制御電圧発生手段のゲインを高めるための第２のゲ
    インコントロール信号を出力する第２の周期比較手段を
    備え、 前記第２の周期比較手段は、 前記外部クロック信号の周期が前記内部クロック信号の
    周期の２倍以上であることを検出して第２のセット信号
    を出力する第２のセット手段、 前記内部クロック信号の連続する３つの立ち上がりエッ
    ジおよび立ち下がりエッジの各々に応答して前記外部ク
    ロック信号の論理状態を保持する第２の保持手段、 前記第２の保持手段に保持された論理状態に基づいて前
    記外部クロック信号の 周期が前記内部クロック信号の周
    期の１倍以上２倍以下であることを検出し第２のリセッ
    ト信号を出力する第２のリセット手段、および 前記第２
    のセット手段から前記第２のセット信号が出力されたこ
    とに応じて前記第２のゲインコントロール信号を出力
    し、前記第２のリセット手段から前記第２のリセット信
    号が出力されたことに応じて前記第２のゲインコントロ
    ール信号の出力を停止する第２のゲインコントロール信
    号発生手段を含む、請求項８に記載のＰＬＬ回路装置。
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