JP2959077B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁基板上に形成される半導体装置の静電気
保護回路に関する。Description: TECHNICAL FIELD The present invention relates to an electrostatic protection circuit for a semiconductor device formed on an insulating substrate.
従来は絶縁基板上に薄膜トランジスタを形成した場合
に寄生ダイオードが同時形成されるということはなかっ
た。これは半導体基板上にバイポーラトランジスタやMO
Sトランジスタを形成すると同時に寄生ダイオードが形
成されるのとは大きな相違点であった。Conventionally, when a thin film transistor was formed on an insulating substrate, a parasitic diode was not simultaneously formed. This is a bipolar transistor or MO on a semiconductor substrate.
This is a big difference from forming a parasitic diode at the same time as forming the S transistor.
半導体基板上に形成される半導体装置の静電気保護回
路は前記寄生ダイオードを利用して構成されていた。An electrostatic protection circuit of a semiconductor device formed on a semiconductor substrate has been configured using the parasitic diode.
しかし、絶縁基板上では薄膜トランジスタを形成する
際に、寄生ダイオードが同時形成されることがないの
で、製造工程数を増やさずに、ダイオードを用いた、静
電気保護性能が高い静電気保護回路を構成できないとい
う問題点を有する。However, when a thin film transistor is formed on an insulating substrate, a parasitic diode is not formed at the same time, so that an electrostatic protection circuit using diodes and having high electrostatic protection performance cannot be configured without increasing the number of manufacturing steps. Has problems.
そこで本発明はこのような問題点を解決するもので、
その目的とするところは、絶縁基板上に形成される半導
体装置に形成される薄膜トランジスタの製造工程と同時
に形成されかつ静電気保護性能が高い静電気保護回路を
提供するところにある。Therefore, the present invention solves such a problem,
An object of the present invention is to provide an electrostatic protection circuit which is formed at the same time as a manufacturing process of a thin film transistor formed in a semiconductor device formed on an insulating substrate and has a high electrostatic protection performance.
本発明は、絶縁基板上に形成される半導体装置におい
て、薄膜トランジスタと、該薄膜トランジスタのソース
・ドレイン部として形成されるイオンドープされた非結
晶シリコン材料と同一の材料で形成された入力抵抗を具
備した静電気保護回路を有することを特徴とする。The present invention provides a semiconductor device formed on an insulating substrate, comprising: a thin film transistor; and an input resistor formed of the same material as an ion-doped amorphous silicon material formed as a source / drain portion of the thin film transistor. It is characterized by having an electrostatic protection circuit.
本発明は、絶縁基板上に形成される半導体装置におい
て、薄膜トランジスタと、該薄膜トランジスタのゲート
部として形成されるイオンドープされた非結晶シリコン
材料と同一の材料で形成された入力抵抗を具備した静電
気保護回路を有することを特徴とする。The present invention relates to a semiconductor device formed on an insulating substrate, comprising: a thin film transistor; and an electrostatic protection device having an input resistance formed of the same material as an ion-doped amorphous silicon material formed as a gate portion of the thin film transistor. And a circuit.
本発明は、前記入力抵抗とインバータとの間に接続さ
れたＰチャネル及びＮチャネルの前記薄膜トランジスタ
を有し、前記入力抵抗が、前記薄膜トランジスタによる
抵抗の最小抵抗値の10倍以上の抵抗値を有することを特
徴とする。The present invention includes the P-channel and N-channel thin film transistors connected between the input resistance and an inverter, and the input resistance has a resistance value of 10 times or more of a minimum resistance value of the resistance by the thin film transistors. It is characterized by the following.
第１図は本発明の実施例における静電気保護回路を用
いた半導体装置の断面図である。第１図において１は絶
縁基板である。機能的には透明基板でも良く、導電体で
裏打ちされた絶縁基板でも良い。材料的には石英板、サ
ファイヤ基板、水晶板、ガラス板など特に制限は無く、
前記材料を多層化したものでも良い。２、30、31、32は
非結晶シリコン材料が、たとえば1000Åから5000Å程度
の厚さで絶縁基板１上に成膜され、次に所用のパターン
にフォトリソグラフグラフィ技術によってパターニング
され、次に非結晶シリコン薄膜２、30、31、32の表面を
酸化してゲート酸化膜４を1000Å程度成膜する。次に非
結晶シリコン材料をたとえば6000Åから１μｍ程度の厚
さで成膜して所用のパターンでエッチングしてゲート部
５を形成する。次にゲート部５をマスクとしてイオンド
ープをすることによって薄膜トランジスタ８のソース部
30、ドレイン部31が活性化され、ゲート部５にマスクさ
れた部分がチャネル部２として機能する。イオンドープ
することによって入力抵抗32、ソース部30、ドレイン部
31のシート抵抗は3K〜50KΩ／□程度の値になる。また
ゲート部のシート抵抗は20〜40Ω／□程度になるように
不純物を混入して成膜される。これらのシート抵抗値は
膜厚、イオンドープする材料及びイオンドープ量によっ
て前後するのは当然である。６は層間絶縁膜であり、7
0、71、72は金属配線膜である。層間絶縁膜６は例えばC
VDSiO2が１μｍ程度成膜される。また金属配線膜70、7
1、72はアルミニウムなどを１μｍ程度スパッタして形
成し、そのシート抵抗0.2Ω／□程度である。なお第１
図においてパッシベーション膜は省略してある。FIG. 1 is a sectional view of a semiconductor device using an electrostatic protection circuit according to an embodiment of the present invention. In FIG. 1, reference numeral 1 denotes an insulating substrate. Functionally, it may be a transparent substrate or an insulating substrate lined with a conductor. There is no particular limitation on the material such as quartz plate, sapphire substrate, quartz plate, glass plate,
The material may be a multilayer. Reference numerals 2, 30, 31, and 32 denote amorphous silicon materials formed on the insulating substrate 1 with a thickness of, for example, about 1000 to 5000 mm, and then patterned by photolithography into a desired pattern. The surfaces of the silicon thin films 2, 30, 31, and 32 are oxidized to form a gate oxide film 4 of about 1000 °. Next, a gate portion 5 is formed by etching an amorphous silicon material to a thickness of, for example, about 6000 ° to about 1 μm and etching it in a required pattern. Next, the source portion of the thin film transistor 8 is doped by ion doping using the gate portion 5 as a mask.
The part 30 and the drain part 31 are activated, and the part masked by the gate part 5 functions as the channel part 2. Input resistance 32, source 30, drain by ion doping
The sheet resistance of 31 is about 3K to 50KΩ / □. Further, the film is formed by mixing impurities so that the sheet resistance of the gate portion is about 20 to 40 Ω / □. Naturally, these sheet resistance values vary depending on the film thickness, the material to be ion-doped, and the ion doping amount. 6 is an interlayer insulating film;
Reference numerals 0, 71, and 72 are metal wiring films. The interlayer insulating film 6 is, for example, C
VDSiO 2 is deposited to a thickness of about 1 μm. Also, metal wiring films 70 and 7
Reference numerals 1 and 72 are formed by sputtering aluminum or the like at about 1 μm and have a sheet resistance of about 0.2 Ω / □. The first
In the figure, the passivation film is omitted.
以上のような構造および製造過程によって静電気保護
回路は提供されるわけであるが、次に第２図に示す本発
明の静電気保護回路の実施例の回路図を説明する。第２
図は薄膜トランジスタが相補型で形成されるCMOS構成の
回路を用いている。第１図と対応する部分は同一番号を
付した。202はＮチャネル薄膜トランジスタ、203はＰチ
ャネル薄膜トランジスタ、206は電源、205は入力インバ
ータである。72は外部入力端子であり、静電気保護回路
はこの外部入力端子72に印加される過大な電気ストレス
（電圧や電荷の形で印加される。）に対して半導体装置
内部の素子が破壊しないように保護する機能を有するも
のである。32は入力抵抗である。第１図の実施例では、
入力抵抗32を、ソース部30とドレイン部31と一括形成し
ているが、入力抵抗32をゲート部32と一括形成しても良
い。またドレイン部31と入力抵抗32を金属配線膜71で接
続する代りに、ドレイン部31あるいはソース部30を入力
抵抗32と連続したパターンとして形成しても良い。入力
抵抗32はＰチャネル薄膜トランジスタ203、Ｎチャネル
薄膜トランジスタ202、どちらのトランジスタのソース
部、ゲート部、ドレイン部と同一工程で形成しても良
い。通常CMOS構成の半導体装置の場合、イオンドープが
ＰチャネルあるいはＮチャネルのトランジスタのどちら
かに対して２度行なわれる場合がある。２度イオンドー
プしたソース部、ドレイン部のシート抵抗はバラツキが
大きくなるので、イオンドープが１回だけ行なわれたソ
ース部、ドレイン部と一括して形成される入力抵抗32が
望ましい。An electrostatic protection circuit is provided by the above structure and manufacturing process. Next, a circuit diagram of an embodiment of the electrostatic protection circuit of the present invention shown in FIG. 2 will be described. Second
The figure uses a CMOS circuit in which thin film transistors are formed in a complementary manner. Parts corresponding to those in FIG. 1 are given the same numbers. 202 is an N-channel thin film transistor, 203 is a P-channel thin film transistor, 206 is a power supply, and 205 is an input inverter. Numeral 72 denotes an external input terminal. An electrostatic protection circuit prevents an element inside the semiconductor device from being destroyed by excessive electric stress (applied in the form of voltage or electric charge) applied to the external input terminal 72. It has the function of protecting. 32 is an input resistance. In the embodiment of FIG.
Although the input resistance 32 is formed integrally with the source part 30 and the drain part 31, the input resistance 32 may be formed together with the gate part 32. Instead of connecting the drain portion 31 and the input resistor 32 with the metal wiring film 71, the drain portion 31 or the source portion 30 may be formed as a pattern continuous with the input resistor 32. The input resistor 32 may be formed in the same step as the source, gate, and drain of any of the P-channel thin film transistor 203 and the N-channel thin film transistor 202. Normally, in the case of a semiconductor device having a CMOS configuration, ion doping may be performed twice on either a P-channel or N-channel transistor. Since the sheet resistance of the source portion and the drain portion that have been ion-doped twice greatly varies, the input resistor 32 that is formed collectively with the source portion and the drain portion that have been ion-doped only once is desirable.
次に第３、４図を用いて第２図に示した本発明の静電
気保護回路の回路動作を説明する。第３図は本発明の静
電気保護回路の等価回路を示す回路図である。抵抗RTは
第２図におけるＰチャネル薄膜トランジスタ203とＮチ
ャネル薄膜トランジスタ202を電圧可変抵抗として置換
したものである。また抵抗RTに印加される電圧VTと電流
ITの関係を示した特性図が第４図である。入力静電容量
CINは入力インバータ205の入力静電容量とＰチャネル薄
膜トランジスタ203とＮチャネル薄膜トランジスタ202の
ドレインゲート間静電容量を置換したコンデンサであ
る。またコンデンサCDは疑似的に初期電圧Ｖを蓄えた電
気ストレス源である。スイッチＳを閉じると入力端子72
に初期電圧Ｖが印加される。その際に入力抵抗32に流れ
る電流をｉとし、入力抵抗32の値をR32とするとｉ＝V/R
32（時間はスイッチＳを閉じた時間）である。この電流
値ｉ＝V/R32は入力静電容量CINをすべて流れる。入力静
電容量CINがある程度充電されて、端子71の電圧が上昇
するに従って抵抗RTからコンデンサCD及入力静電容量C
INの電荷が放電（第４図参照）される。抵抗RTの端子電
圧は端子71の電圧に示されるように０からVPまで上昇し
次に０まで下降する。すなわち抵抗RTの動作点は第４図
において電圧VT＝０からVT＝VPに移動し、次にTT＝０に
移動する。Next, the circuit operation of the electrostatic protection circuit of the present invention shown in FIG. 2 will be described with reference to FIGS. FIG. 3 is a circuit diagram showing an equivalent circuit of the electrostatic protection circuit of the present invention. The resistor RT is obtained by replacing the P-channel thin film transistor 203 and the N-channel thin film transistor 202 in FIG. 2 with a voltage variable resistor. The voltage V T and the current applied to the resistor R T
Characteristic view showing the relationship I T is a fourth view. Input capacitance
C IN is a capacitor in which the input capacitance of the input inverter 205 and the capacitance between the drain and gate of the P-channel thin film transistor 203 and the N-channel thin film transistor 202 are replaced. The capacitor C D is an electric source of stress which artificially stored the initial voltage V. When switch S is closed, input terminal 72
Is applied with an initial voltage V. At this time, if the current flowing through the input resistor 32 is i and the value of the input resistor 32 is R32, i = V / R
32 (the time is the time when the switch S is closed). This current value i = V / R32 flows through the entire input capacitance C IN . As the input capacitance C IN is charged to some extent and the voltage at the terminal 71 increases, the resistance R T changes to the capacitor C D and the input capacitance C.
The charge of IN is discharged (see FIG. 4). The terminal voltage of the R T resistor is lowered from 0 as shown in the voltage at the terminal 71 to zero elevated to the next until V P. That operating point of the R T resistor is moved from the voltage V T = 0 to V T = V P in FIG. 4, then moves to T T = 0.
前述の説明のとおり、電流ｉの尖頭値N/R32はすべて
入力静電容量CINを流れる。（端子71の電圧の初期値が
０なので）ここで入力静電容量CINとは第１図に示すゲ
ート酸化膜４が誘電体としてサンドイッチされているコ
ンデンサである。非結晶シリコンを酸化させて形成した
ゲート酸化膜は従来の単結晶シリコンの酸化膜に比べて
ピンホールが多く、欠陥も多いので、耐圧が低く、大き
な充電電流に耐えられず、静電気ストレスに弱かった。
そこで入力抵抗32の値を大きく設定し電流ｉの尖頭値V/
R32の値を小さくすると静電気ストレスに強くなること
がわかった。また、入力抵抗32を大きくすると、入力抵
抗32と入力静電容量CINの積に比例する入力遅延が大き
くなる。そこで入力インバータ205のトランジスタサイ
ズを小さくして入力静電容量CINを小さくする。また抵
抗RTの最小値RTminの10倍程度の大きさ以上に入力抵抗3
2の抵抗値R32を設定すると端子71の尖頭電圧VPは印加電
圧Ｖの0.1倍以下になるので望ましい。絶縁基板上に形
成された半導体装置では寄生ダイオードが存在しないの
で、不要な入力容量がつかず、そのため入力抵抗32を大
きくして静電気保護性能を高めることができる。入力イ
ンバータ205のトランジスタサイズを小さくして入力抵
抗32の値を大きくすることによって静電気保護性能が高
まるが、入力インバータ205のトランジスタサイズを小
さくすると、ゲート酸化膜４の欠陥が含まれる確率が低
くなるので飛躍的に静電気ストレスに強くなる。入力抵
抗32が特に、薄膜トランジスタのソース部、ドレイン部
と一括して形成される場合には次のような効果がある。
ゲート部に比べシート抵抗が100倍程度高いので同じ
抵抗値を形成する場合スペースを必要としない。また浮
遊静電容量がほとんどなくなるので、入力静電容量CIN
が小さくなり、入力遅延が減少する。ゲート酸化膜４
におおわれているので抵抗値の安定性が良い。As described above, all the peak values N / R 32 of the current i flow through the input capacitance C IN . Here, the input capacitance C IN is a capacitor in which the gate oxide film 4 shown in FIG. 1 is sandwiched as a dielectric (because the initial value of the voltage of the terminal 71 is 0). A gate oxide film formed by oxidizing amorphous silicon has more pinholes and more defects than a conventional single-crystal silicon oxide film, so it has a low withstand voltage, cannot withstand a large charging current, and is susceptible to electrostatic stress. Was.
Therefore, the value of the input resistor 32 is set to be large, and the peak value V /
Lower values of R 32 was found to be resistant to electrostatic stress. When the input resistance 32 is increased, the input delay proportional to the product of the input resistance 32 and the input capacitance C IN increases. Therefore, the transistor size of the input inverter 205 is reduced to reduce the input capacitance C IN . The input resistance 3 must be at least 10 times the minimum value R Tmin of the resistance RT.
Peak voltage V P of setting the second resistance value R32 terminal 71 is desirable because drops below 0.1 times the applied voltage V. Since no parasitic diode exists in the semiconductor device formed on the insulating substrate, unnecessary input capacitance is not applied, so that the input resistance 32 can be increased and the electrostatic protection performance can be improved. By reducing the transistor size of the input inverter 205 and increasing the value of the input resistor 32, the electrostatic protection performance is improved. However, when the transistor size of the input inverter 205 is reduced, the probability that a defect of the gate oxide film 4 is included decreases. As a result, it is dramatically resistant to electrostatic stress. In particular, when the input resistor 32 is formed integrally with the source and drain of the thin film transistor, the following effects are obtained.
Since the sheet resistance is about 100 times higher than that of the gate portion, no space is required for forming the same resistance value. Also, since the floating capacitance almost disappears, the input capacitance C IN
And the input delay decreases. Gate oxide film 4
The resistance value is stable because it is covered.
以上のように本発明によれば次のような効果を有す
る。静電気保護回路の入力抵抗は薄膜トランジスタのソ
ース部、ゲート部、ドレイン部と一括形成されるので、
製造工程が簡略である。絶縁基板上に形成される半導体
装置の特徴を生かして、抵抗RTの最小値RTminの10倍程
度の大きさ以上に入力抵抗32の値をすることによって静
電気保護性能が向上する。As described above, the present invention has the following effects. Since the input resistance of the static electricity protection circuit is formed together with the source, gate, and drain of the thin film transistor,
The manufacturing process is simple. By taking advantage of the characteristics of the semiconductor device formed on the insulating substrate, by setting the value of the input resistor 32 to at least about 10 times the minimum value R Tmin of the resistance R T , the electrostatic protection performance is improved.
本発明はドライバー内蔵アクティブマトリックスディ
スプレイ、イメージセンサなどに効果的である。The present invention is effective for active matrix displays with built-in drivers, image sensors, and the like.
第１図は本発明の静電気保護回路を用いた半導体装置の
一実施例を示す断面図。 第２図は本発明の静電気保護回路の一実施例を示す回路
図。 第３図は本発明の静電気保護回路を説明するための等価
回路図。 第４図は抵抗RTの電圧電流特性図。 １……絶縁基板 ８……薄膜トランジスタ 30……ソース部 ５……ゲート部 31……ドレイン部 32……入力抵抗FIG. 1 is a sectional view showing one embodiment of a semiconductor device using an electrostatic protection circuit of the present invention. FIG. 2 is a circuit diagram showing one embodiment of the electrostatic protection circuit of the present invention. FIG. 3 is an equivalent circuit diagram for explaining the electrostatic protection circuit of the present invention. FIG. 4 is a voltage-current characteristic diagram of the resistor RT . DESCRIPTION OF SYMBOLS 1 ... Insulating substrate 8 ... Thin film transistor 30 ... Source part 5 ... Gate part 31 ... Drain part 32 ... Input resistance
Claims (3)
て、 薄膜トランジスタと、該薄膜トランジスタのソース・ド
レイン部として形成されるイオンドープされた非結晶シ
リコン材料と同一の材料で形成された入力抵抗を具備し
た静電気保護回路を有することを特徴とする半導体装
置。1. A semiconductor device formed on an insulating substrate, comprising: a thin film transistor; and an input resistor formed of the same material as an ion-doped amorphous silicon material formed as a source / drain portion of the thin film transistor. A semiconductor device comprising a static electricity protection circuit.
て、 薄膜トランジスタと、該薄膜トランジスタのゲート部と
して形成されるイオンドープされた非結晶シリコン材料
と同一の材料で形成された入力抵抗を具備した静電気保
護回路を有することを特徴とする半導体装置。2. A semiconductor device formed on an insulating substrate, comprising: a thin film transistor; and a static electricity having an input resistance formed of the same material as an ion-doped amorphous silicon material formed as a gate portion of the thin film transistor. A semiconductor device having a protection circuit.
れたＰチャネル及びＮチャネルの前記薄膜トランジスタ
を有し、前記入力抵抗が、前記薄膜トランジスタによる
抵抗の最小抵抗値の10倍以上の抵抗値を有することを特
徴とする請求項１又は２記載の半導体装置。3. The P-channel and N-channel thin film transistors connected between the input resistance and an inverter, wherein the input resistance has a resistance value of 10 times or more of a minimum resistance value of the resistance by the thin film transistors. The semiconductor device according to claim 1, further comprising:
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