JP2962213B2 - 半導体集積回路のテスト回路およびテスト方法 - Google Patents
半導体集積回路のテスト回路およびテスト方法Info
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- JP2962213B2 JP2962213B2 JP8005896A JP589696A JP2962213B2 JP 2962213 B2 JP2962213 B2 JP 2962213B2 JP 8005896 A JP8005896 A JP 8005896A JP 589696 A JP589696 A JP 589696A JP 2962213 B2 JP2962213 B2 JP 2962213B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のテ
スト回路およびテスト方法に関し、特にＬＳＩテスタを
用いて行う半導体集積回路のテスト回路およびテスト方
法に関する。
スト回路およびテスト方法に関し、特にＬＳＩテスタを
用いて行う半導体集積回路のテスト回路およびテスト方
法に関する。
【０００２】
【従来の技術】今日のＣＭＯＳ半導体集積回路（以下Ｌ
ＳＩ）技術の進歩に伴ない、この種のＬＳＩの論理回路
の動作速度も大幅に高くなり、一般的なＬＳＩテスタの
動作速度性能を超えるものが多く生産されている。した
がって、一般的なＬＳＩテスタを用い、このような高速
動作するＬＳＩの内部回路を実際の使用周波数でテスト
して、良品の選別を行うことが困難になっている。この
理由は、テスタ自身の性能に加えて、テスタからＬＳＩ
にテスト波形を供給し被試験ＬＳＩから出力されるテス
ト結果波形の観測時に、テスタの端子や被試験ＬＳＩの
マウント用のボードの容量などでテスト信号が歪むこと
などに起因している。
ＳＩ）技術の進歩に伴ない、この種のＬＳＩの論理回路
の動作速度も大幅に高くなり、一般的なＬＳＩテスタの
動作速度性能を超えるものが多く生産されている。した
がって、一般的なＬＳＩテスタを用い、このような高速
動作するＬＳＩの内部回路を実際の使用周波数でテスト
して、良品の選別を行うことが困難になっている。この
理由は、テスタ自身の性能に加えて、テスタからＬＳＩ
にテスト波形を供給し被試験ＬＳＩから出力されるテス
ト結果波形の観測時に、テスタの端子や被試験ＬＳＩの
マウント用のボードの容量などでテスト信号が歪むこと
などに起因している。
【０００３】すなわち、ＬＳＩテスタから被試験ＬＳＩ
にテスト信号の入力時に、テスタ入力端子やＬＳＩマウ
ント用ボードの容量などの影響によってテスト信号にス
キューが発生し、被試験ＬＳＩの入力端子に加わるテス
ト信号が遅れたり、複数の入力端子間の入力信号のタイ
ミングが変化することにより、所期のテスト信号を入力
できないことと、ＬＳＩから出力されるテスト結果信号
をテスタで観測するときにも、このテスト結果信号のス
キューに起因して、所期のストローブ位置で観測できな
いためである。
にテスト信号の入力時に、テスタ入力端子やＬＳＩマウ
ント用ボードの容量などの影響によってテスト信号にス
キューが発生し、被試験ＬＳＩの入力端子に加わるテス
ト信号が遅れたり、複数の入力端子間の入力信号のタイ
ミングが変化することにより、所期のテスト信号を入力
できないことと、ＬＳＩから出力されるテスト結果信号
をテスタで観測するときにも、このテスト結果信号のス
キューに起因して、所期のストローブ位置で観測できな
いためである。
【０００４】このため従来の半導体集積回路のテスト方
法では、実際の使用周波数での性能検証はコンピュータ
シミュレーションのみで行い、ＬＳＩの選別はＬＳＩテ
スタで動作可能な低速の周波数で論理動作を確認するこ
とにより行うのが一般的であった。
法では、実際の使用周波数での性能検証はコンピュータ
シミュレーションのみで行い、ＬＳＩの選別はＬＳＩテ
スタで動作可能な低速の周波数で論理動作を確認するこ
とにより行うのが一般的であった。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路のテスト回路およびテスト方法は、被試験ＬＳ
Ｉの使用周波数がＬＳＩテスタの動作性能を超える場合
にはＬＳＩテスタ自身の性能に加えて、ＬＳＩテスタか
らＬＳＩにテスト波形を供給し被試験ＬＳＩから出力さ
れるテスト結果波形の観測時に、ＬＳＩテスタの端子や
被試験ＬＳＩのマウント用のボードの容量などでテスト
信号が歪むことなどに起因して、被試験ＬＳＩの使用周
波数での選別が困難であるという欠点があった。
集積回路のテスト回路およびテスト方法は、被試験ＬＳ
Ｉの使用周波数がＬＳＩテスタの動作性能を超える場合
にはＬＳＩテスタ自身の性能に加えて、ＬＳＩテスタか
らＬＳＩにテスト波形を供給し被試験ＬＳＩから出力さ
れるテスト結果波形の観測時に、ＬＳＩテスタの端子や
被試験ＬＳＩのマウント用のボードの容量などでテスト
信号が歪むことなどに起因して、被試験ＬＳＩの使用周
波数での選別が困難であるという欠点があった。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
のテスト回路は、予め定めた様式の試験信号パターンを
被検証回路に供給しこの被検証回路が前記試験信号パタ
ーンの供給に応答して出力した試験結果信号を測定する
ことにより前記被検証回路の動作を試験する半導体集積
回路のテスト回路において、入力クロック信号から所定
の第１の周波数の第１のクロック信号を生成して前記被
検証回路に供給し、この第１のクロック信号を分周して
前記第１の周波数の整数分の１の第２のクロック信号を
生成し、前記試験信号パターンを発生するＬＳＩテスト
装置の同期用に供給するクロック発生回路と、 前記第２
のクロック信号に同期して供給を受けた予め定めたビッ
ト数の並列データ信号から成る前記試験信号パターンを
前記第１のクロック信号に同期した直列データ信号から
成る直列試験パターン信号に変換して前記被検証回路に
供給する入力パターン変換回路と、前記被検証回路が前
記直列試験パターン信号の供給に応答して前記第１のク
ロック信号に同期して出力した直列試験結果信号を前記
ビット数の並列データ信号から成る前記試験結果信号に
変換し、前記第２のクロック信号に同期して出力する出
力パターン変換回路と、 前記第１のクロック信号とテス
ト切替制御用のテストイネーブル信号との供給を受け前
記クロック発生回路と前記入力パターン変換回路と前記
出力パターン変換回路の各々を制御するためのコントロ
ール信号を出力するコントロール回路とを備えて構成さ
れている。
のテスト回路は、予め定めた様式の試験信号パターンを
被検証回路に供給しこの被検証回路が前記試験信号パタ
ーンの供給に応答して出力した試験結果信号を測定する
ことにより前記被検証回路の動作を試験する半導体集積
回路のテスト回路において、入力クロック信号から所定
の第１の周波数の第１のクロック信号を生成して前記被
検証回路に供給し、この第１のクロック信号を分周して
前記第１の周波数の整数分の１の第２のクロック信号を
生成し、前記試験信号パターンを発生するＬＳＩテスト
装置の同期用に供給するクロック発生回路と、 前記第２
のクロック信号に同期して供給を受けた予め定めたビッ
ト数の並列データ信号から成る前記試験信号パターンを
前記第１のクロック信号に同期した直列データ信号から
成る直列試験パターン信号に変換して前記被検証回路に
供給する入力パターン変換回路と、前記被検証回路が前
記直列試験パターン信号の供給に応答して前記第１のク
ロック信号に同期して出力した直列試験結果信号を前記
ビット数の並列データ信号から成る前記試験結果信号に
変換し、前記第２のクロック信号に同期して出力する出
力パターン変換回路と、 前記第１のクロック信号とテス
ト切替制御用のテストイネーブル信号との供給を受け前
記クロック発生回路と前記入力パターン変換回路と前記
出力パターン変換回路の各々を制御するためのコントロ
ール信号を出力するコントロール回路とを備えて構成さ
れている。
【０００７】本発明の半導体集積回路のテスト方法は、
予め定めた様式の試験信号パターンを被検証回路に供給
しこの被検証回路が前記試験信号パターンの供給に応答
して出力した試験結果信号を測定することにより前記被
検証回路の動作を試験する半導体集積回路のテスト方法
において、入力クロック信号から所定の第１の周波数の
第１のクロック信号を生成して前記被検証回路に供給
し、この第１のクロック信号を分周して前記第１の周波
数の整数分の１の第２のクロック信号を生成し、前記試
験信号パターンを発生するＬＳＩテスト装置の同期用に
供給し、 前記第２のクロック信号に同期して供給を受け
た予め定めたビット数の並列データ信号から成る前記試
験信号パターンを前記第１のクロック信号に同期した直
列データ信号から成る直列試験パターン信号に変換して
前記被検証回路に供給し、前記被検証回路が前記直列試
験パターン信号の供給に応答して前記第１のクロック信
号に同期して出力した直列試験結果信号を前記ビット数
の並列データ信号から成る前記試験結果信号に再変換
し、前記第２のクロック信号に同期して出力することを
特徴とするものである。
予め定めた様式の試験信号パターンを被検証回路に供給
しこの被検証回路が前記試験信号パターンの供給に応答
して出力した試験結果信号を測定することにより前記被
検証回路の動作を試験する半導体集積回路のテスト方法
において、入力クロック信号から所定の第１の周波数の
第１のクロック信号を生成して前記被検証回路に供給
し、この第１のクロック信号を分周して前記第１の周波
数の整数分の１の第２のクロック信号を生成し、前記試
験信号パターンを発生するＬＳＩテスト装置の同期用に
供給し、 前記第２のクロック信号に同期して供給を受け
た予め定めたビット数の並列データ信号から成る前記試
験信号パターンを前記第１のクロック信号に同期した直
列データ信号から成る直列試験パターン信号に変換して
前記被検証回路に供給し、前記被検証回路が前記直列試
験パターン信号の供給に応答して前記第１のクロック信
号に同期して出力した直列試験結果信号を前記ビット数
の並列データ信号から成る前記試験結果信号に再変換
し、前記第２のクロック信号に同期して出力することを
特徴とするものである。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図１を参照すると、この図に示す本実施の形
態の半導体集積回路のテスト回路は、被検証ＬＳＩ回路
の使用周波数の１／４の周波数のテストレートを使用し
て使用周波数に変換し検証を行うテスト回路であり、入
力パターンを並直列変換する入力パターン変換回路１
と、被検証ＬＳＩの回路である被検証回路２と、出力パ
ターンを直並列変換する出力パターン変換回路３と、入
力クロックＣＬＫＡをテスト周波数対応のクロックＣＬ
ＫおよびＬＳＩテスタ用のクロックＣＬＫＢにそれぞれ
変換するクロック発生回路４と、入力パターン変換回路
１と出力パターン変換回路３とクロック発生回路４の各
々の制御を行うコントロール信号Ｃを出力するコントロ
ール回路５とを備える。
ックで示す図１を参照すると、この図に示す本実施の形
態の半導体集積回路のテスト回路は、被検証ＬＳＩ回路
の使用周波数の１／４の周波数のテストレートを使用し
て使用周波数に変換し検証を行うテスト回路であり、入
力パターンを並直列変換する入力パターン変換回路１
と、被検証ＬＳＩの回路である被検証回路２と、出力パ
ターンを直並列変換する出力パターン変換回路３と、入
力クロックＣＬＫＡをテスト周波数対応のクロックＣＬ
ＫおよびＬＳＩテスタ用のクロックＣＬＫＢにそれぞれ
変換するクロック発生回路４と、入力パターン変換回路
１と出力パターン変換回路３とクロック発生回路４の各
々の制御を行うコントロール信号Ｃを出力するコントロ
ール回路５とを備える。
【０００９】入力パターン変換回路１の構成をブロック
で示す図２を参照すると、この入力パターン変換回路１
は、ライトイネーブル信号ＷＥがイネーブル状態のとき
クロックＣＬＫＢに同期して入力した入力パターン信号
ＡＰを取り込んで一時保持し信号ＢＰを生成するレジス
タ１１と、ロードイネーブル信号ＬＤがイネーブル状態
のときレジスタ１１から信号ＢＰをロードしクロックＣ
ＬＫに応答してシフトして直列データ信号ＳＰを出力す
るシフトレジスタ１２と、テストイネーブル信号ＴＥＮ
の供給に応答して実動作とテスト動作との切替えを行い
テスト時にシリアルデータ信号ＳＰ対応の出力信号ＩＰ
の４つの信号Ｗ，Ｘ，Ｙ，Ｚのうちの１つを選択するセ
レクタ１３とを備える。
で示す図２を参照すると、この入力パターン変換回路１
は、ライトイネーブル信号ＷＥがイネーブル状態のとき
クロックＣＬＫＢに同期して入力した入力パターン信号
ＡＰを取り込んで一時保持し信号ＢＰを生成するレジス
タ１１と、ロードイネーブル信号ＬＤがイネーブル状態
のときレジスタ１１から信号ＢＰをロードしクロックＣ
ＬＫに応答してシフトして直列データ信号ＳＰを出力す
るシフトレジスタ１２と、テストイネーブル信号ＴＥＮ
の供給に応答して実動作とテスト動作との切替えを行い
テスト時にシリアルデータ信号ＳＰ対応の出力信号ＩＰ
の４つの信号Ｗ，Ｘ，Ｙ，Ｚのうちの１つを選択するセ
レクタ１３とを備える。
【００１０】出力パターン変換回路３の構成をブロック
で示す図３を参照すると、この出力パターン変換回路３
は、セレクト信号ＳＴによりクロックＣＬＫの周波数
（ｍ×４）Ｈｚで被検証回路２から供給される出力パタ
ーン信号ＰＰのＲ，Ｓ，Ｔ，Ｕのうちの１つを選択し直
列検証データ信号ＣＰとしてシフトレジスタ３２に供給
するセレクタ３１と、シフトイネーブル／ロードディセ
ーブル信号ＳＦＴ／ＬＤＢのインアクティブに応答して
直列検証データ信号ＣＰをロードし３ビットシフトしラ
イトイネーブル信号ＷＥのアクティブに応答してレジス
タ３３に４ビットの並列データ信号ＤＰをロードするシ
フトレジスタ３２と、並列データＤＰを取り込み保持し
信号ＥＰを生成するレジスタ３３と、テストイネーブル
信号ＴＥＮのイネーブルに応答して信号ＥＰを検証デー
タ信号ＯＰとして出力するセレクタ３４とを備える。
で示す図３を参照すると、この出力パターン変換回路３
は、セレクト信号ＳＴによりクロックＣＬＫの周波数
（ｍ×４）Ｈｚで被検証回路２から供給される出力パタ
ーン信号ＰＰのＲ，Ｓ，Ｔ，Ｕのうちの１つを選択し直
列検証データ信号ＣＰとしてシフトレジスタ３２に供給
するセレクタ３１と、シフトイネーブル／ロードディセ
ーブル信号ＳＦＴ／ＬＤＢのインアクティブに応答して
直列検証データ信号ＣＰをロードし３ビットシフトしラ
イトイネーブル信号ＷＥのアクティブに応答してレジス
タ３３に４ビットの並列データ信号ＤＰをロードするシ
フトレジスタ３２と、並列データＤＰを取り込み保持し
信号ＥＰを生成するレジスタ３３と、テストイネーブル
信号ＴＥＮのイネーブルに応答して信号ＥＰを検証デー
タ信号ＯＰとして出力するセレクタ３４とを備える。
【００１１】次に、図１，図２，図３を参照して本実施
の形態の動作について説明すると、まず、クロック発生
回路４は、供給を受けた入力クロックＣＬＫＡの周波数
が被検証ＬＳＩの動作周波数と同一の場合にはそのまま
入力クロックＣＬＫＡの周波数でクロックＣＬＫとして
出力し、ＬＳＩテスタ用にはこの入力クロックＣＬＫＡ
を４分周してクロックＣＬＫＢを生成する。また、入力
クロックＣＬＫＡの周波数を逓倍してクロックＣＬＫを
生成する場合には、クロックＣＬＫを４分周してクロッ
クＣＬＫＢを生成する。クロックＣＬＫは入力パターン
変換回路１，被検証回路２，出力パターン変換回路３お
よびコントロール回路５の各々に供給される。また、ク
ロックＣＬＫＢはＬＳＩテスタのタイミング調整用に供
給される。説明の便宜上、以下の説明では、クロックＣ
ＬＫＢの周波数をｍＨｚ、クロックＣＬＫの周波数を
（ｍ×４）Ｈｚとそれぞれ設定する。
の形態の動作について説明すると、まず、クロック発生
回路４は、供給を受けた入力クロックＣＬＫＡの周波数
が被検証ＬＳＩの動作周波数と同一の場合にはそのまま
入力クロックＣＬＫＡの周波数でクロックＣＬＫとして
出力し、ＬＳＩテスタ用にはこの入力クロックＣＬＫＡ
を４分周してクロックＣＬＫＢを生成する。また、入力
クロックＣＬＫＡの周波数を逓倍してクロックＣＬＫを
生成する場合には、クロックＣＬＫを４分周してクロッ
クＣＬＫＢを生成する。クロックＣＬＫは入力パターン
変換回路１，被検証回路２，出力パターン変換回路３お
よびコントロール回路５の各々に供給される。また、ク
ロックＣＬＫＢはＬＳＩテスタのタイミング調整用に供
給される。説明の便宜上、以下の説明では、クロックＣ
ＬＫＢの周波数をｍＨｚ、クロックＣＬＫの周波数を
（ｍ×４）Ｈｚとそれぞれ設定する。
【００１２】コントロール回路５は、クロックＣＬＫお
よびテスト切替制御用のテストイネーブル信号ＴＥＮと
の供給に応答して入力パターン変換回路１に供給する７
ビットの制御信号ＣＩと、出力パターン変換回路１に供
給する６ビットの制御信号ＣＯとを含む１７ビットのコ
ントロール信号Ｃを出力する。
よびテスト切替制御用のテストイネーブル信号ＴＥＮと
の供給に応答して入力パターン変換回路１に供給する７
ビットの制御信号ＣＩと、出力パターン変換回路１に供
給する６ビットの制御信号ＣＯとを含む１７ビットのコ
ントロール信号Ｃを出力する。
【００１３】入力パターン変換回路１の動作をタイムチ
ャートで示す図４を併せて参照すると、レジスタ１１
は、ＬＳＩテスタから４ビットのクロックＣＬＫＢの周
波数ｍＨｚの入力パターン信号ＡＰの供給を受けると、
ライトイネーブル信号ＷＥがイネーブル状態となってい
るクロックＣＬＫのパルスＣ１（以下クロックＣ１等）
によりこの信号ＡＰを取り込み格納する。次に、シフト
レジスタ１２は、ロードイネーブル信号ＬＤがイネーブ
ル状態のクロックＣ２でレジスタ１１から信号ＡＰ対応
の４ビットのデータ信号ＢＰをロードし、ロードイネー
ブル信号ＬＤがディセーブル状態のクロックＣ３，Ｃ
４，Ｃ５で周波数（ｍ×４）Ｈｚで順番にこれらデータ
信号ＢＰをシフトしてシリアルデータＳＰとして出力
し、セレクタ１３に供給する。セレクタ１３は、テスト
イネーブル信号ＴＥＮの供給に応答して実動作とテスト
動作との切替えを行い、変換データセレクト信号ＳＳで
テスト動作時に被検証回路２に供給するシリアルデータ
信号ＳＰ対応の出力信号ＩＰの４つの信号Ｗ，Ｘ，Ｙ，
Ｚのうちの１つ例えばＷを選択する。また、変換データ
セレクト信号ＳＳで選択されていない他の３つの信号，
ここではＸ，Ｙ，Ｚとしてはデータセット信号ＤＳを用
いて、周波数ｍＨｚの信号を供給する。
ャートで示す図４を併せて参照すると、レジスタ１１
は、ＬＳＩテスタから４ビットのクロックＣＬＫＢの周
波数ｍＨｚの入力パターン信号ＡＰの供給を受けると、
ライトイネーブル信号ＷＥがイネーブル状態となってい
るクロックＣＬＫのパルスＣ１（以下クロックＣ１等）
によりこの信号ＡＰを取り込み格納する。次に、シフト
レジスタ１２は、ロードイネーブル信号ＬＤがイネーブ
ル状態のクロックＣ２でレジスタ１１から信号ＡＰ対応
の４ビットのデータ信号ＢＰをロードし、ロードイネー
ブル信号ＬＤがディセーブル状態のクロックＣ３，Ｃ
４，Ｃ５で周波数（ｍ×４）Ｈｚで順番にこれらデータ
信号ＢＰをシフトしてシリアルデータＳＰとして出力
し、セレクタ１３に供給する。セレクタ１３は、テスト
イネーブル信号ＴＥＮの供給に応答して実動作とテスト
動作との切替えを行い、変換データセレクト信号ＳＳで
テスト動作時に被検証回路２に供給するシリアルデータ
信号ＳＰ対応の出力信号ＩＰの４つの信号Ｗ，Ｘ，Ｙ，
Ｚのうちの１つ例えばＷを選択する。また、変換データ
セレクト信号ＳＳで選択されていない他の３つの信号，
ここではＸ，Ｙ，Ｚとしてはデータセット信号ＤＳを用
いて、周波数ｍＨｚの信号を供給する。
【００１４】以上のように、入力パターン変換回路１は
入力パターン信号ＡＰの並直列変換を行い被検証回路２
へ周波数（ｍ×４）Ｈｚのシリアルデータ信号ＩＰを供
給する。被検証回路２を通って出力される検証結果の出
力パターン信号ＰＰは、出力パターン変換回路３に供給
される。出力パターン変換回路３は入力した出力パター
ン信号ＰＰを直並列変換し再度周波数ｍＨｚの４ビット
並列出力信号ＯＰとして出力する。
入力パターン信号ＡＰの並直列変換を行い被検証回路２
へ周波数（ｍ×４）Ｈｚのシリアルデータ信号ＩＰを供
給する。被検証回路２を通って出力される検証結果の出
力パターン信号ＰＰは、出力パターン変換回路３に供給
される。出力パターン変換回路３は入力した出力パター
ン信号ＰＰを直並列変換し再度周波数ｍＨｚの４ビット
並列出力信号ＯＰとして出力する。
【００１５】図３および出力パターン変換回路３の動作
をタイムチャートで示す図５を併せて参照して動作につ
いていて説明すると、セレクタ３１は、セレクト信号Ｓ
ＴによりクロックＣＬＫＢの周波数（ｍ×４）Ｈｚで検
証回路から供給される出力パターン信号ＰＰのＲ，Ｓ，
Ｔ，Ｕのうちの１つ例えばＲを選択し直列検証データ信
号ＣＰとしてシフトレジスタ３２に供給する。シフトレ
ジスタ３２は、シフトイネーブル／ロードディセーブル
信号ＳＦＴ／ＬＤＢがインアクティブのとき直列検証デ
ータ信号ＣＰをロードし、３ビットシフトしたときすな
わちクロックＣＬＫのパルスＤ５（クロックＤ５）のと
き、ライトイネーブル信号ＷＥがアクティブになりレジ
スタ３３にデータ信号ＣＰ対応の４ビットの並列データ
信号ＤＰとしてロードする。レジスタ３３は取り込み保
持していたこのデータ信号ＤＰ対応のデータ信号ＥＰを
セレクタ３４に供給する。セレクタ３４は、テストイネ
ーブル信号ＴＥＮがイネーブルの時にクロックＣＬＫＢ
に同期してレジスタ３３からの信号ＥＰを検証データ信
号ＯＰとして出力する。この信号ＯＰは期待値と照合さ
れる。また、セレクタ３４は、通常モード時には、出力
パターン信号ＰＰをそのままデータ信号ＯＰとして出力
する。
をタイムチャートで示す図５を併せて参照して動作につ
いていて説明すると、セレクタ３１は、セレクト信号Ｓ
ＴによりクロックＣＬＫＢの周波数（ｍ×４）Ｈｚで検
証回路から供給される出力パターン信号ＰＰのＲ，Ｓ，
Ｔ，Ｕのうちの１つ例えばＲを選択し直列検証データ信
号ＣＰとしてシフトレジスタ３２に供給する。シフトレ
ジスタ３２は、シフトイネーブル／ロードディセーブル
信号ＳＦＴ／ＬＤＢがインアクティブのとき直列検証デ
ータ信号ＣＰをロードし、３ビットシフトしたときすな
わちクロックＣＬＫのパルスＤ５（クロックＤ５）のと
き、ライトイネーブル信号ＷＥがアクティブになりレジ
スタ３３にデータ信号ＣＰ対応の４ビットの並列データ
信号ＤＰとしてロードする。レジスタ３３は取り込み保
持していたこのデータ信号ＤＰ対応のデータ信号ＥＰを
セレクタ３４に供給する。セレクタ３４は、テストイネ
ーブル信号ＴＥＮがイネーブルの時にクロックＣＬＫＢ
に同期してレジスタ３３からの信号ＥＰを検証データ信
号ＯＰとして出力する。この信号ＯＰは期待値と照合さ
れる。また、セレクタ３４は、通常モード時には、出力
パターン信号ＰＰをそのままデータ信号ＯＰとして出力
する。
【００１６】以上のように、４分周したテストパターン
を使用することにより、分周前の実動作と同一周波数で
のＬＳＩテスタによる検証が可能になる。
を使用することにより、分周前の実動作と同一周波数で
のＬＳＩテスタによる検証が可能になる。
【００１７】
【発明の効果】以上説明したように、本発明の半導体集
積回路のテスト回路およびそのテスト方法は、入力クロ
ック信号から所定の第１の周波数の第１のクロック信号
を生成して被検証回路に供給し、この第１のクロック信
号を分周して第１の周波数のｎ分の１の第２のクロック
信号を生成し、試験信号パターンを発生するＬＳＩテス
ト装置の同期用に供給するクロック発生回路と、第２の
クロック周波数の並列データ信号の試験信号パターンを
ｎ倍の第１のクロック周波数の直列試験パターン信号に
変換して被検証回路に供給する入力パターン変換回路
と、出力した第１のクロック周波数の直列試験結果信号
を第２のクロック周波数の並列データ信号の試験結果信
号に変換する出力パターン変換回路とを備えることによ
り、一般的なＬＳＩテスタを用いてＬＳＩの実際の使用
周波数より低い周波数のテストパターンを使用し、この
テストパターンの直並列変換によりテスト周波数を変換
し、ＬＳＩを実際の使用時と同一周波数で選別を可能と
するという効果がある。
積回路のテスト回路およびそのテスト方法は、入力クロ
ック信号から所定の第１の周波数の第１のクロック信号
を生成して被検証回路に供給し、この第１のクロック信
号を分周して第１の周波数のｎ分の１の第２のクロック
信号を生成し、試験信号パターンを発生するＬＳＩテス
ト装置の同期用に供給するクロック発生回路と、第２の
クロック周波数の並列データ信号の試験信号パターンを
ｎ倍の第１のクロック周波数の直列試験パターン信号に
変換して被検証回路に供給する入力パターン変換回路
と、出力した第１のクロック周波数の直列試験結果信号
を第２のクロック周波数の並列データ信号の試験結果信
号に変換する出力パターン変換回路とを備えることによ
り、一般的なＬＳＩテスタを用いてＬＳＩの実際の使用
周波数より低い周波数のテストパターンを使用し、この
テストパターンの直並列変換によりテスト周波数を変換
し、ＬＳＩを実際の使用時と同一周波数で選別を可能と
するという効果がある。
【００１８】また、テスタの端子や選別用のボードの容
量等がテスト信号にスキュー等の影響を与えても、ＬＳ
Ｉテスタの入出力信号周波数が低いため、ストローブ位
置や信号間の位相差に対する時間的余裕が生じ上記スキ
ューによる被検証ＬＳＩの動作に与える影響が小さくな
るので、この種のテスタトラブルの要因を低減できると
いう効果がある。
量等がテスト信号にスキュー等の影響を与えても、ＬＳ
Ｉテスタの入出力信号周波数が低いため、ストローブ位
置や信号間の位相差に対する時間的余裕が生じ上記スキ
ューによる被検証ＬＳＩの動作に与える影響が小さくな
るので、この種のテスタトラブルの要因を低減できると
いう効果がある。
【図１】本発明の半導体集積回路のテスト回路の一実施
の形態を示すブロック図である。
の形態を示すブロック図である。
【図２】図１の入力パターン変換回路の構成を示すブロ
ック図である。
ック図である。
【図３】図１の出力パターン変換回路の構成を示すブロ
ック図である。
ック図である。
【図４】入力パターン変換回路の動作を示すタイムチャ
ートである。
ートである。
【図５】出力パターン変換回路の動作を示すタイムチャ
ートである。
ートである。
１ 入力パターン変換回路 ２ 被検証回路 ３ 出力パターン変換回路 ４ クロック発生回路 ５ コントロール回路 １１，３３ レジスタ １２，３２ シフトレジスタ １３，３１，３４ セレクタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】 予め定めた様式の試験信号パターンを被
検証回路に供給しこの被検証回路が前記試験信号パター
ンの供給に応答して出力した試験結果信号を測定するこ
とにより前記被検証回路の動作を試験する半導体集積回
路のテスト回路において、入力クロック信号から所定の第１の周波数の第１のクロ
ック信号を生成して前記被検証回路に供給し、この第１
のクロック信号を分周して前記第１の周波数の整数分の
１の第２のクロック信号を生成し、前記試験信号パター
ンを発生するＬＳＩテスト装置の同期用に供給するクロ
ック発生回路と、 前記 第２のクロック信号に同期して供給を受けた予め定
めたビット数の並列データ信号から成る前記試験信号パ
ターンを前記第１のクロック信号に同期した直列データ
信号から成る直列試験パターン信号に変換して前記被検
証回路に供給する入力パターン変換回路と、 前記被検証回路が前記直列試験パターン信号の供給に応
答して前記第１のクロック信号に同期して出力した直列
試験結果信号を前記ビット数の並列データ信号から成る
前記試験結果信号に変換し、前記第２のクロック信号に
同期して出力する出力パターン変換回路と、 前記第１のクロック信号とテスト切替制御用のテストイ
ネーブル信号との供給を受け前記クロック発生回路と前
記入力パターン変換回路と前記出力パターン変換回路の
各々を制御するためのコントロール信号を出力するコン
トロール回路と を備えることを特徴とする半導体集積回
路のテスト回路。 - 【請求項２】 前記入力パターン変換回路が、前記第２
のクロック信号に同期して供給を受けた前記試験信号パ
ターンを取り込み一時保持し保持試験信号を出力する第
１のレジスタと、 前記保持試験信号をロードし前記第１のクロック信号に
同期してシフトし前記直列試験信号を生成する第１のシ
フトレジスタと、 試験制御信号の供給に応答して試験および実動作との切
替を行い試験時に前記直列試験信号を選択的に前記被検
証回路に供給する第１のセレクタとを備え、 前記出力パターン変換回路が、前記被検証回路から供給
される複数の試験結果出力信号の１つを選択的に前記直
列試験結果信号として入力する第２のセレクタと、 前記直列試験結果信号をロードし前記第１のクロックに
同期して前記ビット数分シフトして前記ビット数の並列
試験結果信号を生成する第２のシフトレジスタと、前記第１のクロックに同期して 前記並列試験結果信号を
取り込み保持する第２のレジスタと、 前記試験制御信号の供給に応答して試験および実動作と
の切替を行い試験時に前記並列試験結果信号を前記試験
結果信号として出力する第３のセレクタとを備えること
を特徴とする請求項１記載の半導体集積回路のテスト回
路。 - 【請求項３】 予め定めた様式の試験信号パターンを被
検証回路に供給しこの被検証回路が前記試験信号パター
ンの供給に応答して出力した試験結果信号を測定するこ
とにより前記被検証回路の動作を試験する半導体集積回
路のテスト方法において、入力クロック信号から所定の第１の周波数の第１のクロ
ック信号を生成して前記被検証回路に供給し、この第１
のクロック信号を分周して前記第１の周波数の整数分の
１の第２のクロック信号を生成し、前記試験信号パター
ンを発生するＬＳＩテスト装置の同期用に供給し、 前記 第２のクロック信号に同期して供給を受けた予め定
めたビット数の並列データ信号から成る前記試験信号パ
ターンを前記第１のクロック信号に同期した直列データ
信号から成る直列試験パターン信号に変換して前記被検
証回路に供給し、 前記被検証回路が前記直列試験パターン信号の供給に応
答して前記第１のクロック信号に同期して出力した直列
試験結果信号を前記ビット数の並列データ信号から成る
前記試験結果信号に再変換し、前記第２のクロック信号
に同期して出力することを特徴とする半導体集積回路の
テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005896A JP2962213B2 (ja) | 1996-01-17 | 1996-01-17 | 半導体集積回路のテスト回路およびテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005896A JP2962213B2 (ja) | 1996-01-17 | 1996-01-17 | 半導体集積回路のテスト回路およびテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09197009A JPH09197009A (ja) | 1997-07-31 |
| JP2962213B2 true JP2962213B2 (ja) | 1999-10-12 |
Family
ID=11623663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005896A Expired - Lifetime JP2962213B2 (ja) | 1996-01-17 | 1996-01-17 | 半導体集積回路のテスト回路およびテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2962213B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3673027B2 (ja) * | 1996-09-05 | 2005-07-20 | 沖電気工業株式会社 | テスト対象の半導体記憶回路を備えた半導体記憶装置 |
| JP4906030B2 (ja) * | 2004-10-15 | 2012-03-28 | 川崎マイクロエレクトロニクス株式会社 | テスト回路およびテスト方法 |
-
1996
- 1996-01-17 JP JP8005896A patent/JP2962213B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09197009A (ja) | 1997-07-31 |
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