JP2964480B2

JP2964480B2 - デジタルビデオ信号処理回路

Info

Publication number: JP2964480B2
Application number: JP1022096A
Authority: JP
Inventors: 康二飯島; 俊治本橋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1999-10-18
Anticipated expiration: 2014-10-18
Also published as: JPH02202280A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、デジタルビデオ信号処理回路、特にTBC
に好適なデジタルビデオ信号処理回路に関する。

〔従来の技術〕

デュアルポートのフィールドメモリを用いた従来のTB
Cの例が第４図に示されている。

第４図中、端子41に供給されるVTRの再生ビデオ信号
ＳPVOは、A/D変換回路42及びAFC回路43に供給される。

再生ビデオ信号ＳPVOは、A/D変換回路42にてデジタル
化され、デジタルビデオ信号ＳDVとされてフィールドメ
モリ44に供給される。一方、再生ビデオ信号ＳPVOから
は、AFC回路43にて水平同期信号に基づいたクロックCKW
が形成され、書込制御回路45に供給される。尚、このク
ロックCKWは、再生ビデオ信号ＳPVOと同一の時間軸変動
を有している。

クロックCKWからは、書込制御回路45にてライトアド
レス／タイミング信号ＳWTが形成され、フィールドメモ
リ44に供給される。

ライトアドレス／タイミング信号ＳWTに基づいてデジ
タルビデオ信号ＳDVはフィールドメモリ44に書込まれ
る。尚、デジタルビデオ信号ＳDVの水平、垂直の同期信
号の各期間中は、ライトアドレス／タイミング信号ＳWT
によって制御されるため、上述の書込み動作は行われな
い。従って、フィールドメモリ44には再生ビデオ信号Ｓ
PVO中の映像信号のみが、有効データとして記録され
る。

一方、クリスタル等によって構成されたクロック発振
器46にて形成されるクロックCKRは、読出制御回路47及
び同期信号発生器48に供給される。

クロックCKRからは、読出制御回路47にてリードアド
レス／タイミング信号ＳRTが形成され、フィールドメモ
リ44に供給される。リードアドレス／タイミング信号Ｓ
RTに基づいてフィールドメモリ44から有効データが出力
され、加算回路49に供給される。

また、クロックCKRに同期して同期信号発生器48で形
成された複合同期信号が加算回路49に供給される。加算
回路49からの複合同期信号が付加されたデジタルビデオ
信号ＳDVがD/A変換回路50に供給される。デジタルビデ
オ信号ＳDVは、D/A変換回路50にてアナログ化され、端
子51から再生ビデオ信号ＳPVとして取出される。

〔発明が解決しようとする課題〕

ところで、従来用いられてきた同期信号発生器48は、
比較的、回路規模が大きく、消費電力も大きくなってし
まうという問題点があった。この同期信号発生器48を、
集積回路とした場合でも1000ゲート程度の大きさになっ
てしまうものであった。また、信号の方式をPAL、NTSC
の両方式に共用できるようにするためには、更に回路規
模を大きくしなければならず、従って、消費電力も大き
くなってしまうという問題点があった。

そこで、同期信号発生器48を使用せず、再生ビデオ信
号ＳPVOの全体、即ち、映像信号及び同期信号〔シンク
チップレベルからホワイトピークレベルまで〕をA/D変
換し、フィールドメモリ44に記録することも考えられる
が、この場合には、A/D変換回路42において、映像信号
に割当てられるダイナミッイクレンジが減少し、精度が
低下してしまうという問題点があった。

従ってこの発明の目的は、従来の同期信号発生器を不
要とでき、且つ映像信号にのみA/D変換のダイナミック
レンジを割り当て得るデジタルビデオ信号処理回路を提
供することにある。

〔課題を解決するための手段〕

この発明は、制御部からの命令によりイニシャル時に
同期信号パターンと対応するコードを、メモリの所定領
域に書き込み、デジタルビデオ信号の有効データをメモ
リの他の所定領域に書き込み、コードを付加して有効デ
ータを読み出すようにしたものであって、少なくとも同
期信号パターンと対応するコードとデジタルビデオ信号
の有効データとをメモリへの書き込みするときにおいて
は、デジタルビデオ信号の有効データのみA/D変換回路
に通すようになし、同期信号パターンと対応するコード
は、デジタルビデオ信号の有効データには割り当てられ
ないコードであり、デジタルビデオ信号と対応して発生
される制御信号に基づいてスイッチが切り替えられるこ
とによって出力されるようにしたことを特徴とするデジ
タルビデオ信号処理回路である。

〔作用〕

メモリコントローラからの命令により、イニシャル期
間に同期信号に対応するコードがメモリの所定領域に書
込まれる。イニシャル期間が終了すると、再生ビデオ信
号中の映像信号のみがA/D変換されて形成される有効デ
ータがメモリの他の所定領域に書込まれる。

一方、メモリの読出しに際しては、有効データに上述
のコードが付加されてデジタルビデオ信号が形成され、
1H毎に読出される。

これにより、従来の同期信号発生器を不要にでき、且
つ映像信号にのみA/D変換回路のダイナミックレンジを
割り当てることができる。

〔実施例〕

以下、この発明の一実施例について第１図乃至第３図
を参照して説明する。この実施例はTBCに対して、この
発明を適用したものである。６は、TBCを構成するフィ
ールドメモリを示し、このフィールドメモリ６には図示
せぬも書込み、読出しを制御するための各制御回路が設
けられている。

第１図の構成に於いて、データバス１を介して、メモ
リコントローラ２、レジスタ３、４、５が接続されてい
る。

例えば、電源が投入された後の一定期間、即ちイニシ
ャル期間に、第２図Ａの基準信号ＳSTに於ける1H中の水
平同期信号ＨSYの始点のサンプル数で表される設定値N1
及び終点のサンプル数で表される設定値N2がメモリコン
トローラ２から出力され、設定値N1がレジスタ３、設定
値N2がレジスタ４に夫々供給される。この設定値N1、N2
は、レジスタ３、４を介して比較回路７、８に供給され
る。上述の基準信号ＳSTは、デジタルビデオ信号ＳDVと
対応しており、水平同期信号ＨSY、垂直同期信号ＶSYを
含むものである。

また、１フィールド当たりのライン数の中の有効デー
タが含まれる設定ライン数N3、例えば240が、メモリコ
ントローラ２からレジスタ５に供給される。設定ライン
数N3は、レジスタ５を介して比較回路９に供給される。

一方、端子10からは、910Ｈ（Ｈは、水平走査周
波数）の周波数とされているサンプルクロックCLKが水
平カウンタ11に供給され、カウントされる。カウント値
N0は、上述の比較回路７、８に夫々、供給されている。
また、カウント値N0が910に達すると、1Hの終了を表す
キャリー信号ＳCRYが垂直カウンタ12、メモリコントロ
ーラ２に供給される。

カウント値N0と、上述の設定値N1、N2は比較回路７、
８で夫々比較される。

比較回路７では、設定値N1＝カウント値N0となった時
に信号S7が形成され、メモリコントローラ２に供給され
る。比較回路８では、カウント値N0＝設定値N2となった
時に信号S8が形成され、メモリコントローラ２に供給さ
れる。

水平カウンタ11から供給されるキャリー信号ＳCRY
は、垂直カウンタ12にてカウントされ、カウント値N00
が比較回路９に供給される。

比較回路９では、設定ライン数N3＝カウント値N00と
なった時に信号S9が形成され、メモリコントローラ２に
供給される。

メモリコントローラ２からは、供給される信号S7に対
応して、第２図Ｂに示されるようなハイレベルの制御信
号Scがスイッチ13に出力され、スイッチ13の端子13b、1
3cが接続される。この状態の時には、80コード形成回路
14から80コードがフィールドメモリ６に供給される。こ
の80コード（16進表示）は、８ビットの2'Sコンプリメ
ンタリーコードであって、有効データに対しては割り当
てられない禁止コードである。

フィールドメモリ６は、第３図に示されるように、水
平同期信号ＨSYに対応する80コードの書き込まれる水平
ブランキング領域15と、垂直同期信号ＶSYに対応する80
コードの書き込まれる垂直ブランキング領域16と、有効
データの書き込まれるデータ領域17とに区分されてい
る。

従って、この段階では、上述の80コードがフィールド
メモリ６の水平ブランキング領域15に書き込まれる。

そして、第２図Ｂに示されるように、メモリコントロ
ーラ２から出力される制御信号Scは、メモリコントロー
ラ２に供給される信号S8に対応してローレベルとされ、
スイッチ13が切り替えられて端子13a、13cが接続され
る。これにより、80コード形成回路14からの80コードの
供給が遮断される。尚、イニシャル期間では、端子18か
らデジタルビデオ信号ＳDVの有効データが供給されず、
有効データはフィールドメモリ６に書き込まれないよう
にされている。

この結果、水平ブランキング領域15には、1H分の80コ
ードが書込まれることになる。

水平カウンタ11におけるカウント値N0が910に達する
と、垂直カウンタ12にキャリー信号ＳCRYが供給され、
垂直カウンタ12におけるカウント値N00を＋１する。そ
して、カウント値N00は比較回路９に供給され、設定ラ
イン数N3との比較がなされる。

上述の動作が反復されることによって、フィールドメ
モリ６の水平ブランキング領域15には、１フィールドの
水平ブランキングと対応する80コードの書込みが行なわ
れる。垂直カウンタ12のカウント値N00が、設定ライン
数N3に到達すると、水平ブランキング領域15に対する80
コードの書き込みが終了する。この時、比較回路９から
信号S9がメモリコントローラ２に供給される。メモリコ
ントローラ２からは、再び制御信号Scが出力されてスイ
ッチ13を制御する。これにより、80コードが再度、フィ
ールドメモリ６に供給される。

この80コードは、フィールドメモリ６の垂直ブランキ
ング領域16に書込まれる。

このようにして、フィールドメモリ６の水平ブランキ
ング領域15、垂直ブランキング領域16に対する80コード
の書込みが終了するとイニシャル期間が終了し、メモリ
コントローラ２からは制御信号Scが出力される。この制
御信号Scによってスイッチ13が制御され、端子13a、13c
が接続される。

この段階では、端子18から供給されるデジタルビデオ
信号ＳDVの有効データのみがフィールドメモリ６のデー
タ領域17に書き込まれる。

このデジタルビデオ信号ＳDVの有効データは、再生ビ
デオ信号中の映像信号のみがA/D変換されて形成され
る。

次いで、読出し時の回路動作を説明する。

端子19から供給され、クリスタル等によって安定とさ
れているリードアドレス／タイミング信号ＳRTに同期し
て、フィールドメモリ６からは、有効データに80コード
が付加されてデジタルビデオ信号ＳDVが形成され、D/A
変換回路20及び80コード検出回路21に供給される。

デジタルビデオ信号ＳDVは、D/A変換回路20にてアナ
ログ化され、スイッチ22の端子22aに供給される。一
方、デジタルビデオ信号ＳDVの80コードが80コード検出
回路21にて検出されると、スイッチ制御信号ＳSWがスイ
ッチ22に供給される。

80コードの区間〔水平同期信号ＨSYの区間〕では、ス
イッチ制御信号ＳSWにてスイッチ22が制御され、端子22
b、22cが接続される。端子22bとアース間には、水平同
期信号ＨSYのシンクチップレベルの電位を有する直流電
源23が配されているため、端子24からは水平同期信号Ｈ
SYのタイミングでシンクチップレベルの電位が水平同期
信号ＨSYとして取り出される。

また、80コードの区間が終了すると、スイッチ制御信
号ＳSWにてスイッチ22が制御され、端子22a、22cが接続
される。従って、デジタルビデオ信号ＳDVがアナログ化
され、端子24から取り出される。

従って、端子24からは、映像信号に同期信号の付加さ
れた再生ビデオ信号ＳPVが取り出されることになる。

このように、イニシャル期間に水平同期信号ＨSY、垂
直同期信号ＶSYに対応する80コードをフィールドメモリ
６の所定の領域に予め書き込み、また有効データと共に
読み出すようにしているので、従来の同期信号発生器を
不要にでき、省スペース、省電力、コストダウンを実現
できる。

また、TBCにかける前の再生ビデオ信号ＳPVOをA/D変
換するに際しては、同期信号の部分〔シンクチップレベ
ル〜ペデスタルレベル〕をA/D変換しなくともよく、そ
の結果映像信号にのみダイナミックレンジを割り当てる
ことができ、精度を向上させることができる。

〔発明の効果〕

この発明に係るデジタルビデオ信号処理回路によれ
ば、イニシャル時に同期信号パターンと対応し、有効デ
ータに割り当てられないコードを、メモリの所定領域に
書き込み、再生ビデオ信号中の映像信号のみがA/D変換
された有効データをメモリの他の所定領域に書き込み、
コードを付加して有効データを読み出すようにしている
ので、従来の同期信号発生器を不要にでき、省スペー
ス、省電力、コストダウンを実現できるという効果があ
る。

また、再生されたビデオ信号をA/D変換するに際して
は、同期信号〔シンクチップレベル〜ペデスタルレベ
ル〕をA/D変換しなくともよく、その結果映像信号のみ
ダイナミックレンジを割り当てることができ、精度を向
上させることができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は夫々水平同期信号と制御信号の出力タイミングの関係
を示すタイミングチャート、第３図はメモリの各領域を
示す説明図、第４図は従来のTBC回路の例を示すブロッ
ク図である。図面に於ける主要な符号の説明 2:メモリコントローラ、15:水平ブランキング領域、
６、44:フィールドメモリ、16:垂直ブランキング領域、
17:データ領域、ＨSY：水平同期信号、ＶSY：垂直同期
信号、ＳDV：デジタルビデオ信号。

Claims

(57)【特許請求の範囲】

【請求項１】制御部からの命令によりイニシャル時に同
期信号パターンと対応するコードを、メモリの所定領域
に書き込み、デジタルビデオ信号の有効データを上記メ
モリの他の所定領域に書き込み、上記コードを付加して
上記有効データを読み出すようにしたものであって、少なくとも上記同期信号パターンと対応するコードと上
記デジタルビデオ信号の有効データとを上記メモリへの
書き込みするときにおいては、上記デジタルビデオ信号
の有効データのみA/D変換回路に通すようになし、上記同期信号パターンと対応するコードは、上記デジタ
ルビデオ信号の有効データには割り当てられないコード
であり、上記デジタルビデオ信号と対応して発生される
制御信号に基づいてスイッチが切り替えられることによ
って出力されるようにしたことを特徴とするデジタルビデオ信号処理回路。