JP2967640B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関する。

【０００２】

【従来の技術】従来のマイクロコンピュータは、図４
に、当該マイクロコンピュータの入出力ポートのブロッ
ク図が示されるように、内部データを転送する内部バス
２０２に対応して、内部バス２０２より出力データを取
込んで保持し、出力データ信号１１０を出力する出力ラ
ッチ１６と、内部バス２０２から入出力切替えデータを
取込んで保持し、入出力切替信号１０９を出力する入出
力切替ラッチ１７と、入出力切替信号１０９によりデー
タの出力許可／禁止のモードを切替えるとともに、出力
データ信号１１０を入出力端子５２に出力する出力バッ
ファ１５と、読込み許可／禁止信号１１２により、入力
データ信号１１１を内部バス２０２に出力するバス駆動
回路１９と、出力ラッチ１６および入出力切替ラッチ１
７にリセット信号１０８を送出するリセット回路１８と
を備えて構成される。

【０００３】図４において、入出力切替信号１０９が
“１”の時には、出力バッファ１５は開き、入力バッフ
ァ１３は閉じており、これにより、入出力端子５２は出
力モードに設定される。また、入出力切替信号１０９が
“０”の時には、出力バッファ１５は閉じて入力バッフ
ァ１３は開いており、これにより、入出力端子５２は入
力モードに設定される。

【０００４】ここで、入出力切替信号１０９および出力
データ信号１１０が共に“１”の場合、即ち入出力端子
５２が出力モードであって、入出力端子５２より“１”
が出力されている場合を考える。出力ラッチ１６および
入出力切替ラッチ１７に対して、リセット回路１８より
リセット信号１０８が入力されると、出力ラッチ１６お
よび入出力切替ラッチ１７は共に初期化される。入出力
切替ラッチ１７が初期化されると、出力バッファ１５に
対してデータ“０”が送られて、これにより出力バッフ
ァ１５は閉じて入出力端子５２の入出力モードが切替わ
る。即ち、入出力端子５２は出力モードから入力モード
に切替えられる。また、一方において、出力ラッチ１６
が初期化されると、出力ラッチ１６からはデータ“０”
が出力されて出力バッファ１５に送られる。この際、出
力アッファ１５が閉じた状態にあれば、当該データが入
出力端子５２に出力されることはない。

【０００５】

【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおいては、その出力ポートにおいて、
出力ラッチ１６および入出力切替ラッチ１７に対するリ
セット信号１０８を与えるタイミングが十分に考慮され
ていない。従って、リセット回路１８により出力ラッチ
１６および入出力切替ラッチ１７が初期化されるタイミ
ングは、リセット信号１０８の伝播遅延等によりシフト
する可能性がある。即ち、これにより、出力データ信号
１１０がリセット信号１０８により変化するタイミング
と、入出力切替信号１０９がリセット信号１０８により
変化するタイミングがずれ込む可能性がある。この場
合、入出力切替ラッチ１７の方が出力ラッチ１６よりも
遅れて初期化されると問題となる。

【０００６】このタイミングのずれに関する動作につい
て、図５（ａ）、（ｂ）、（ｃ）および（ｄ）の動作波
形図を参照して説明する。

【０００７】始めに、入出力端子５２からはデータ信号
１１３として“１”が出力されている。次いで、“１”
レベルのリセット信号１０８が、時間Ｔ₁ においてリセ
ット回路１８より出力され、出力ラッチ１６および入出
力切替ラッチ１７に対して入力される。これにより入出
力切替ラッチ１７が初期化され、入出力切替信号１０９
として“０”が出力バッファ１５に入力される時間Ｔ₃
に先行して、時間Ｔ₂において出力ラッチ１６が初期化
され出力データ信号１１０として“０”が出力バッファ
１５に入力される。出力ラッチ１６からの“０”の出力
データ信号１１０が出力バッファ１５に入力された直後
においては、入出力端子５２は、未だ出力モードから入
力モードには切替わってはいない。従って、出力ラッチ
１６より出力され出力データ信号１１０が、そのままデ
ータ信号１１３として、時間Ｔ₂において入出力端子５
２より出力される状態となる（図５（ｄ）参照）。

【０００８】このように、従来のマイクロコンピュータ
の出力ポートにおいては、入出力端子がリセット時に期
待される値とは全く異なるデータが出力される可能性が
あるという欠点がある。

【０００９】

【課題を解決するための手段】本発明のマイクロコンピ
ュータは、データの入出力に対応する入出力端子と、所
定の第１のリセット信号を介してリセットされ、内部バ
スより取込まれて前記入出力端子より出力されるデータ
信号を一時的に格納する第１の記憶手段と、所定の第２
のリセット信号によりリセットされ、前記入出力端子を
入力モード状態または出力モード状態の何れかに設定す
るための入出力切替信号を一時的に格納する第２の記憶
手段と、前記第１および第２の記憶手段をリセットする
ためのリセット信号を、前記第２のリセット信号として
出力するリセット信号出力手段と、前記第２のリセット
信号を入力して、所定の遅延時間を付与して前記第１の
リセット信号として出力する信号遅延手段と、前記入出
力切替信号を介して、前記第１の記憶手段より出力され
るデータ信号の出力可否を制御する出力制御手段と、前
記入出力切替信号を介して、前記入出力端子おより入力
されるデータ信号の入力可否を制御する入力制御手段
と、を少なくとも入出力ポートに備えて構成される。

【００１０】なお、前記第１および第２の記憶手段は、
それぞれ出力ラッチおよび入出力切替ラッチにより形成
されてもよく、また前記信号遅延手段は、縦続接続され
る複数のインバータにより形成してもよい。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１２】図１は本発明の一実施例の入出力ポートを
示す部分ブロック図である。図１に示されるように、本
実施例の入出力ポートは、内部データを転送する内部バ
ス２０１に対応して、内部バス２０１より出力データを
取込んで保持し、出力データ信号１０４を出力する出力
ラッチ４と、内部バス２０１から入出力切替えデータを
取込んで保持し、入出力切替信号１０２を出力する入出
力切替ラッチ５と、入出力切替信号１０２によりデータ
の出力許可／禁止のモードを切替えるとともに、出力デ
ータ信号１０４を入出力端子５１に出力する出力バッフ
ァ３と、読込み許可／禁止信号１０６により、入力デー
タ信号１０５を内部バス２０１に出力するバス駆動回路
８と、出力ラッチ４および入出力切替ラッチ５にリセッ
ト信号１０１を送出するリセット回路６と、リセット信
号１０１を入力し、遅延されたリセット信号１０３を出
力ラッチ４に送る遅延回路７とを備えて構成される。

【００１３】なお、図３に示されるのは、遅延回路７の
一構成例であり、インバータ９、１０、１１およ１２の
縦続接続により構成されており、遅延時間の設定は、こ
れらのインバータの接続個数により調整される。

【００１４】図１において、入出力切替信号１０２が
“１”の時には、出力バッファ３は開き入力バッファ１
は閉じており、これにより、入出力端子５１は出力モー
ドに設定される。また、入出力切替信号１０２が“０”
の時には、出力バッファ３は閉じて入力バッファ１は開
いており、これにより、入出力端子５１は入力モードに
設定される。

【００１５】ここで、入出力切替信号１０２および出力
データ信号１０４が共に“１”の場合、即ち入出力端子
５１が出力モードであって、入出力端子５１より、デー
タ信号１０７として“１”が出力されている場合を考え
る。入出力切替ラッチ５に対して、リセット回路６より
リセット信号１０１が入力されると、入出力切替ラッチ
５は初期化される。また、一方において、リセット信号
１０１は、遅延回路７により所定の時間遅延され、遅延
リセット信号１０３として出力ラッチ４に入力される。
これにより出力ラッチ４も初期化されるが、この遅延時
間は、リセット時に、入出力切替信号１０２における伝
播遅延時間をも含めて、入出力端子５１が出力モードか
ら入力モードに切替わるのに要する時間よりも長い時間
に設定される。

【００１６】入出力切替ラッチ５が初期化されると、出
力バッファ３に対して入出力切替信号１０２としてデー
タ“０”が送られて、これにより出力バッファ３は閉じ
て入出力端子５１の入出力モードが切替わる。即ち、入
出力端子５１は出力モードから入力モードに切替わる。
また、一方において、遅延回路７により時間遅れにおい
て出力ラッチ１６が初期化されると、出力ラッチ４から
はデータ“０”が出力されて出力バッファ３に送られる
が、入出力切替信号１０２の“０”入力により、既に出
力バッファ３は閉じられれおり、当該出力データ信号１
０４が、データ信号１０７として入出力端子５１に出力
されることはない。

【００１７】このタイミングの調整について、図５
（ａ）、（ｂ）、（ｃ）および（ｄ）の動作波形図を参
照して説明する。

【００１８】始めに、入出力端子５１からはデータ信号
１０７として“１”が出力されている。次いで、“１”
レベルのリセット信号１０１が、時間Ｔ₁ においてリセ
ット回路６より出力され、入出力切替ラッチ５および遅
延回路７に入力される。これにより入出力切替ラッチ５
は初期化され、入出力切替信号１０２として“０”が時
間Ｔ2 において出力バッファ３に入力される。この時点
においては、出力ラッチ４は未だ初期化されておらず、
時間Ｔ₂ において入力される遅延リセット信号１０３を
受けて漸く初期化され、時間Ｔ₃ において出力データ信
号１０４として“０”が出力され、出力バッファ３に入
力される。出力ラッチ４からの“０”の出力データ信号
１１０が出力バッファ３に入力される時点においては、
上述のように、入出力端子５１は、入出力切替信号１０
２の“０”入力により、既に出力バッファ３が閉じられ
ており、当該出力データ信号１０４が、データ信号１０
７として入出力端子５１に出力されることはない。従っ
て、入出力端子５１における入出力モードの切替えは正
常に行われて、期待値と異なる誤データが出力される事
態は回避される。

【００１９】

【発明の効果】以上説明したように、本発明は、入出力
切替ラッチおよび出力ラッチを初期化するタイミングを
調整することにより、リセット時に、入出力端子より出
力される期待値と異なる誤データを完全に排除すること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例における動作波形図である。

【図３】遅延回路の一例を示す回路図である。

【図４】従来例を示すブロック図である。

【図５】従来例における動作波形図である。

【符号の説明】

１、１３ 入力バッファ ２、９〜１２、１４ インバータ ３、１５ 出力バッファ ４、１６ 出力バッファ ５、１７ 入出力切替バッファ ６、１８ リセット回路 ７ 遅延回路 ８、１９ バス駆動回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 データの入出力に対応する入出力端子
   と、 所定の第１のリセット信号を介してリセットされ、内部
   バスより取込まれて前記入出力端子より出力されるデー
   タ信号を一時的に格納する第１の記憶手段と、 所定の第２のリセット信号によりリセットされ、前記入
   出力端子を入力モード状態または出力モード状態の何れ
   かに設定するための入出力切替信号を一時的に格納する
   第２の記憶手段と、 前記第１および第２の記憶手段をリセットするためのリ
   セット信号を、前記第２のリセット信号として出力する
   リセット信号出力手段と、 前記第２のリセット信号を入力して、所定の遅延時間を
   付与して前記第１のリセット信号として出力する信号遅
   延手段と、 前記入出力切替信号を介して、前記第１の記憶手段より
   出力されるデータ信号の出力可否を制御する出力制御手
   段と、 前記入出力切替信号を介して、前記入出力端子より入力
   されるデータ信号の入力可否を制御する入力制御手段
   と、 を少なくとも入出力ポートに備えることを特徴とするマ
   イクロコンピュータ。
2. 【請求項２】 前記第１および第２の記憶手段が、それ
   ぞれ出力ラッチおよび入出力切替ラッチにより形成され
   る請求項１記載のマイクロコンピュータ。
3. 【請求項３】 前記信号遅延手段が、縦続接続される複
   数のインバータにより形成される請求項１および２記載
   のマイクロコンピュータ。