JP2969155B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 [産業上の利用分野] この発明は薄膜トランジスタを備えた半導体装置に関
する [従来の技術] 薄膜トランジスタを備えた半導体装置には、基板上に
形成したアモルファスシリコン層をレーザ照射してポリ
シリコン層とすることにより、すべてのプロセスを300
℃以下の低温で行うことができるようにしたものがあ
る。例えばアクティブマトリクス型の液晶ディスプレイ
装置の場合には、ガラスからなる透明な基板上にドライ
バ用の薄膜トランジスタを形成したものがあるが、この
場合、ガラスが軟化しないようにするために、すべての
プロセス温度を300℃以下に抑えるようにしている。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a thin film transistor. 2. Description of the Related Art A semiconductor device having a thin film transistor is irradiated with an amorphous silicon layer formed on a substrate by laser irradiation. All processes to 300
Some of them can be performed at a low temperature of not more than ℃. For example, in the case of an active matrix type liquid crystal display device, a thin film transistor for a driver is formed on a transparent substrate made of glass. In this case, in order to prevent the glass from softening, all process temperatures are set. Is kept below 300 ° C.
ところで、このような構造の半導体装置では、すべて
のプロセス温度を300℃以下に抑えるために、ゲート電
極の形成方法に制約を受けることになる。By the way, in a semiconductor device having such a structure, a method for forming a gate electrode is restricted in order to suppress all process temperatures to 300 ° C. or lower.
すなわち、ゲート電極の形成方法には、基板上に形成
されたポリシリコン層にイオン注入によりソース領域お
よびドレイン領域を形成するとき、ポリシリコン層のチ
ャンネル領域に対応して設けられたポリシリコンからな
るゲート電極形成体にイオンを打込んで低抵抗のゲート
電極を形成するとともに、このゲート電極によってポリ
シリコン層のチャンネル領域へのイオンの打込みを阻止
する方法があるが、この場合、ポリシリコンからなるゲ
ート電極形成体を形成するプロセス温度が650℃以上と
なるので、この方法を採用することはできない。なお、
アモルファスシリコンによってゲート電極形成体を形成
し、レーザ照射によりポリシリコン化することも考えら
れるが、この場合、ゲート電極形成体の表面層にしかイ
オンを打込むことができず、抵抗値が高く、従ってこの
方法も採用することはできない。That is, in the method of forming the gate electrode, when the source region and the drain region are formed by ion implantation in the polysilicon layer formed on the substrate, the gate electrode is formed of polysilicon provided corresponding to the channel region of the polysilicon layer. There is a method in which ions are implanted into the gate electrode forming body to form a low-resistance gate electrode, and the implantation of ions into the channel region of the polysilicon layer is prevented by this gate electrode. Since the process temperature for forming the gate electrode forming body is 650 ° C. or higher, this method cannot be adopted. In addition,
It is also conceivable to form a gate electrode formed body with amorphous silicon and convert it to polysilicon by laser irradiation, but in this case, ions can be implanted only into the surface layer of the gate electrode formed body, and the resistance value is high, Therefore, this method cannot be adopted.
そこで、従来では、アルミニウムやクロム等の低抵抗
金属によってゲート電極を形成している。Therefore, conventionally, the gate electrode is formed of a low-resistance metal such as aluminum or chromium.
[発明が解決しようとする課題] しかしながら、従来のこのような構造の半導体装置で
は、例えば基板上にトランジスタ部のほかにこのトラン
ジスタ部のゲート電極、ソース電極およびドレイン電極
の少なくとも1つと接続される接続部をもアルミニウム
やクロム等の低抵抗金属によって形成する場合には、オ
ーミックコンタクトを良好とするために、金属表面の酸
化物、弗化物等の絶縁膜を取り除く処理をする必要があ
り、製造工程が面倒になる上、トランジスタ特性に悪影
響を及ぼすことがあるという問題があった。[Problem to be Solved by the Invention] However, in a conventional semiconductor device having such a structure, for example, on a substrate, in addition to a transistor portion, the transistor portion is connected to at least one of a gate electrode, a source electrode, and a drain electrode of the transistor portion. When the connection portion is also formed of a low-resistance metal such as aluminum or chromium, it is necessary to remove oxides, fluorides, and other insulating films on the metal surface in order to improve ohmic contact. There is a problem that the process is troublesome and that the transistor characteristics may be adversely affected.
この発明は上述の如き事情に鑑みてなされたもので、
その目的とするところは、製造工程が簡単でトランジス
タ特性に悪影響を及ぼさないようにすることのできる半
導体装置を提供することにある。The present invention has been made in view of the above circumstances,
It is an object of the present invention to provide a semiconductor device which has a simple manufacturing process and does not adversely affect transistor characteristics.
[課題を解決するための手段] この発明は上記課題を解決するために、アモルファス
シリコン層をレーザ照射によりポリシリコン層とした半
導体装置であって、前記ポリシリコン層によってトラン
ジスタ部形成用ポリシリコン層と接続部用ポリシリコン
層とを形成し、トランジスタ部形成用ポリシリコン層の
ソース領域とドレイン領域および前記接続部用ポリシリ
コン層のほぼ全体をイオン注入より不純物領域とし、ト
ランジスタ部形成用ポリシリコン層のゲート電極、ソー
ス電極およびドレイン電極を金属で形成するとともに、
接続部用ポリシリコン層とトランジスタ部形成用ポリシ
リコン層のゲート電極、ソース電極およびドレイン電極
の少なくとも1つとを接続する接続層を金属で形成する
ようにしたものである。Means for Solving the Problems In order to solve the above problems, the present invention is directed to a semiconductor device in which an amorphous silicon layer is formed by irradiating a laser with a polysilicon layer, and the polysilicon layer is used to form a transistor portion forming polysilicon layer. And a polysilicon layer for the connection portion. The source region and the drain region of the polysilicon layer for the transistor portion and almost the entirety of the polysilicon layer for the connection portion are made impurity regions by ion implantation. While forming the gate electrode, source electrode and drain electrode of the layer with metal,
A connecting layer for connecting the connecting portion polysilicon layer and at least one of a gate electrode, a source electrode, and a drain electrode of the transistor portion forming polysilicon layer is formed of metal.
[作用] この発明によれば、トランジスタ部のゲート電極、ソ
ース電極およびドレイン電極の少なくとも1つと接続さ
れる接続部を、アモルファスシリコンをレーザ照射によ
ってポリシリコン化した後イオン注入によって低抵抗化
した接続部用ポリシリコン層によって形成しているの
で、この接続部用ポリシリコン層と金属からなる接続層
とを接続すればよく、従って表面処理を施すことなくオ
ーミックコンタクトを良好とすることができ、ひいては
製造工程が簡単でトランジスタ特性に悪影響を及ぼさな
いようにすることができる。[Operation] According to the present invention, the connection portion of the transistor portion, which is connected to at least one of the gate electrode, the source electrode, and the drain electrode, is formed by converting amorphous silicon into polysilicon by laser irradiation and then reducing the resistance by ion implantation. Since it is formed by the component polysilicon layer, the connection portion polysilicon layer and the metal connection layer may be connected to each other, and therefore, the ohmic contact can be made favorable without performing surface treatment. The manufacturing process is simple, so that the transistor characteristics are not adversely affected.
[実施例] 以下、実施例につきこの発明を詳細に説明する。Hereinafter, the present invention will be described in detail with reference to examples.
第1図〜第3図はそれぞれこの発明の一実施例におけ
る半導体装置の各製造工程を示したものである。そこ
で、これらの図を順に参照しながら、半導体装置の構造
についてその製造方法と併せ説明する。FIGS. 1 to 3 show respective manufacturing steps of a semiconductor device according to an embodiment of the present invention. Therefore, the structure of the semiconductor device will be described together with its manufacturing method with reference to these drawings in order.
まず、第1図に示すように、ガラス等からなる基板1
上にトランジスタ部形成用アモルファスシリコン層2と
接続部用アモルファスシリコン層3とをプラズマCVD法
やスパッタ法等によってプロセス温度100〜300℃で500
Å程度の厚さにパターン形成する。次に、トランジスタ
部形成用アモルファスシリコン層2のチャンネル領域2a
上にフォトジスト4をパターン形成する。そして、この
状態で、リン、ボロン、ひ素等のイオン注入を行うこと
により、第2図に示すように、トランジスタ部形成用ア
モルファスシリコン層2のチャンネル領域2aの両側のソ
ース領域2bおよびドレイン領域2cをnプラスまたはpプ
ラスの不純物領域化するとともに、接続部用アモルファ
スシリコン層3のほぼ全体を不純物領域化する。この
後、フォトレジスト4を除去する。次に、レーザ照射を
行うことにより、トランジスタ部形成用アモルファスシ
リコン層2および接続部用アモルファスシリコン層3を
ポリシリコン化してトランジスタ部形成用ポリシリコン
層2および接続部用ポリシリコン層3とする。同時に、
活性化が行われてイオンが拡散される。First, as shown in FIG. 1, a substrate 1 made of glass or the like is used.
An amorphous silicon layer 2 for forming a transistor portion and an amorphous silicon layer 3 for a connecting portion are formed thereon by a plasma CVD method or a sputtering method at a process temperature of 100 to 300 ° C. for 500 minutes.
A pattern is formed to a thickness of about Å. Next, the channel region 2a of the amorphous silicon layer 2 for forming the transistor portion is formed.
A photoresist 4 is patterned on the upper surface. Then, ion implantation of phosphorus, boron, arsenic, or the like is performed in this state, as shown in FIG. Is turned into an n-plus or p-plus impurity region, and almost the entirety of the amorphous silicon layer 3 for connection is turned into an impurity region. Thereafter, the photoresist 4 is removed. Next, by performing laser irradiation, the amorphous silicon layer 2 for forming the transistor portion and the amorphous silicon layer 3 for connecting portion are converted into polysilicon to form the polysilicon layer 2 for forming transistor portion and the polysilicon layer 3 for connecting portion. at the same time,
Activation occurs to diffuse the ions.
次に、第2図に示すように、全表面にスパッタ法等に
よって酸化シリコンからなるゲート絶縁膜5をプロセス
温度100℃程度で1000Å程度の厚さに形成する。次に、
ゲート絶縁膜5の所定の個所をエッチングして接続部用
ポリシリコン層3の一方の接続部と対応する部分にコン
タクトホール6を形成する。次に、弗化アンモニウム水
溶液(NH4OH、40%)に10秒間程度浸積した直後に、ト
ランジスタ部形成用ポリシリコン層2のチャンネル領域
2aに対応する部分のゲート絶縁膜5上にアルミニウムか
らなるゲート電極7をスパッタ法等によってプロセス温
度100℃程度で1500Å程度の厚さにパターン形成すると
同時に、同じくアルミニウムからなるゲート電極接続層
8をコンタクトホール6の部分における接続部用ポリシ
リコン層3とゲート電極7とを接続するようにパターン
形成する。Next, as shown in FIG. 2, a gate insulating film 5 made of silicon oxide is formed on the entire surface to a thickness of about 1000 ° at a process temperature of about 100 ° C. by a sputtering method or the like. next,
A predetermined portion of the gate insulating film 5 is etched to form a contact hole 6 at a portion corresponding to one connection portion of the connection portion polysilicon layer 3. Next, immediately after being immersed in an ammonium fluoride aqueous solution (NH 4 OH, 40%) for about 10 seconds, the channel region of the polysilicon layer 2 for forming the transistor portion is immediately immersed.
A gate electrode 7 made of aluminum is patterned on the portion of the gate insulating film 5 corresponding to 2a to a thickness of about 1500 ° at a process temperature of about 100 ° C. by sputtering or the like, and a gate electrode connecting layer 8 also made of aluminum is formed. A pattern is formed so as to connect the connection portion polysilicon layer 3 and the gate electrode 7 in the contact hole 6 portion.
次に、第3図に示すように、全表面にプラズマCVD法
等によって窒化シリコンからなる層間絶縁膜9をプロセ
ス温度250℃で2000Åの厚さに形成する。次に、層間絶
縁膜9の所定の3個所をエッチングしてトランジスタ部
形成用ポリシリコン層2のソース領域2b、ドレイン領域
2cと対応する部分および接続部用ポリシリコン層3の他
方の接続部と対応する部分にコンタクトホール11〜13を
それぞれ形成する。次に、弗化アンモニウム水溶液(NH
4OH、40%)に10秒間程度浸積した直後に、トランジス
タ部形成用ポリシリコン層2側の2つのコンタクトホー
ル11、12の部分にアルミニウムからなるソース電極14お
よびドレイン電極15をスパッタ法等によってプロセス温
度100℃程度で2500Å程度の厚さにパターン形成すると
同時に、同じくアルミニウムからなるソース(またはド
レイン)電極接続層16をもう1つのコンタクトホール13
の部分における接続部用ポリシリコン層3とソース電極
14(またはドレイン電極15)とを接続するようにパター
ン形成する。この状態では、ゲート電極7とソース電極
14(またはドレイン電極15)とは、ゲート電極接続層
8、接続部用ポリシリコン層3およびソース(またはド
レイン)電極接続層16を介して接続される。かくして、
半導体装置が形成される。Next, as shown in FIG. 3, an interlayer insulating film 9 made of silicon nitride is formed on the entire surface at a process temperature of 250 ° C. to a thickness of 2000 ° by a plasma CVD method or the like. Next, three predetermined portions of the interlayer insulating film 9 are etched to form the source region 2b and the drain region of the polysilicon layer 2 for forming the transistor portion.
Contact holes 11 to 13 are formed in a portion corresponding to 2c and a portion corresponding to the other connection portion of connection portion polysilicon layer 3, respectively. Next, an ammonium fluoride aqueous solution (NH
4 OH, 40%) for about 10 seconds, a source electrode 14 and a drain electrode 15 made of aluminum are sputtered on the two contact holes 11 and 12 on the side of the polysilicon layer 2 for forming the transistor part. And a source (or drain) electrode connection layer 16 also made of aluminum and another contact hole 13
Connection portion polysilicon layer 3 and source electrode
A pattern is formed so as to connect with 14 (or the drain electrode 15). In this state, the gate electrode 7 and the source electrode
14 (or the drain electrode 15) is connected via the gate electrode connecting layer 8, the connecting portion polysilicon layer 3, and the source (or drain) electrode connecting layer 16. Thus,
A semiconductor device is formed.
このように、この半導体装置では、アルミニウムから
なるゲート電極7と同じくアルミニウムからなるソース
電極14とをトランジスタ部の外部で接続するのに、ゲー
ト電極7に接続されたアルミニウムからなるゲート電極
接続層8、このゲート電極接続層8に接続された接続部
用ポリシリコン層3、この接続部用ポリシリコン層3お
よびソース電極14に接続されたアルミニウムからなる電
極接続層16を介して接続しているので、接続部用ポリシ
リコン層3とアルミニウムからなるゲート電極接続層8
およびソース電極接続層16とを接続すればよく、従って
従来のような表面処理を施すことなくオーミックコンタ
クトを良好とすることができ、ひいては製造工程が簡単
でトランジスタ特性に悪影響を及ぼさないようにするこ
とができる。As described above, in this semiconductor device, the gate electrode 7 made of aluminum connected to the gate electrode 7 is connected to the gate electrode 7 made of aluminum and the source electrode 14 made of aluminum is connected to the outside of the transistor portion. The connection is made via the connection portion polysilicon layer 3 connected to the gate electrode connection layer 8 and the electrode connection layer 16 made of aluminum connected to the connection portion polysilicon layer 3 and the source electrode 14. Connection part polysilicon layer 3 and gate electrode connection layer 8 made of aluminum
And the source electrode connection layer 16 may be connected, so that the ohmic contact can be made favorable without performing the conventional surface treatment, and thus the manufacturing process is simplified and the transistor characteristics are not adversely affected. be able to.
なお、上記実施例では、オーミックコンタクトを良好
とするために、ゲート電極7等を形成する直前に弗化ア
ンモニウム水溶液浸積工程をそれぞれ10秒間程度ずつ行
っているが、10秒間程度の浸積では酸化シリコンからな
るゲート絶縁膜5および窒化シリコンからなる層間絶縁
膜9は10Å程度以下とほとんど溶解せず、従ってトラン
ジスタ特性に悪影響を及ぼさないようにすることができ
る。In the above embodiment, in order to improve the ohmic contact, the ammonium fluoride aqueous solution immersion step is performed for about 10 seconds each immediately before forming the gate electrode 7 and the like. The gate insulating film 5 made of silicon oxide and the interlayer insulating film 9 made of silicon nitride hardly dissolve to about 10 ° or less, so that the transistor characteristics can be prevented from being adversely affected.
また、上記実施例では、ゲート電極7とソース電極14
(またはドレイン電極15)とを接続する場合について説
明したが、これに限定されるものではない。例えば、接
続部用ポリシリコン層3の2つの接続層8、16のいずれ
か一方を他のIC等と接続するようにしてもよい。要は、
ゲート電極7、ソース電極14およびドレイン電極15の少
なくとも1つが接続部用ポリシリコン層3と接続されて
いればよい。In the above embodiment, the gate electrode 7 and the source electrode 14
(Or the drain electrode 15), but the present invention is not limited to this. For example, one of the two connection layers 8 and 16 of the connection portion polysilicon layer 3 may be connected to another IC or the like. In short,
It is sufficient that at least one of the gate electrode 7, the source electrode 14, and the drain electrode 15 is connected to the connection portion polysilicon layer 3.
さらに、上記実施例では、接続部用ポリシリコン層3
を基板1上に設けているが、これに限らず、例えばゲー
ト絶縁膜5上に設けるようにしてもよい。Furthermore, in the above embodiment, the connection portion polysilicon layer 3 is formed.
Is provided on the substrate 1, but is not limited thereto, and may be provided, for example, on the gate insulating film 5.
[発明の効果] 以上説明したように、この発明によれば、トランジス
タ部のゲート電極、ソース電極およびドレイン電極の少
なくとも1つと接続される接続部を、アモルファスシリ
コンをレーザ照射によってポリシリコン化した後イオン
注入によって低抵抗化した接続部用ポリシリコン層によ
って形成しているので、この接続部用ポリシリコン層と
金属からなる接続層とを接続すればよく、従って表面処
理を施すことなくオーミックコンタクトを良好とするこ
とができ、ひいては製造工程が簡単でトランジスタ特性
に悪影響を及ぼさないようにすることができる。[Effects of the Invention] As described above, according to the present invention, the connection portion connected to at least one of the gate electrode, the source electrode, and the drain electrode of the transistor portion is formed by converting amorphous silicon to polysilicon by laser irradiation. Since the connection portion polysilicon layer is formed by ion-implantation and has a low resistance, the connection portion polysilicon layer and the metal connection layer may be connected to each other.Therefore, the ohmic contact can be formed without surface treatment. Thus, the manufacturing process can be simplified and the transistor characteristics can be prevented from being adversely affected.
第1図〜第3図はそれぞれこの発明の一実施例における
半導体装置の各製造工程を示す断面図である。 1……基板、2……トランジスタ部形成用アモルファス
シリコン層およびポリシリコン層、2a……チャンネル領
域、2b……ソース領域、2c……ドレイン領域、3……接
続部用アモルファスシリコン層およびポリシリコン層、
5……ゲート絶縁膜、7……ゲート電極、8……ゲート
電極接続層、9……層間絶縁膜、14……ソース電極、15
……ドレイン電極、16……接続層。1 to 3 are cross-sectional views showing respective manufacturing steps of a semiconductor device according to an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1 ... Substrate 2, 2 ... Amorphous silicon layer and polysilicon layer for transistor part formation, 2a ... Channel region, 2b ... Source region, 2c ... Drain region, 3 ... Amorphous silicon layer and polysilicon for connection part layer,
5 ... gate insulating film, 7 ... gate electrode, 8 ... gate electrode connection layer, 9 ... interlayer insulating film, 14 ... source electrode, 15
…… Drain electrode, 16 …… Connection layer.
Claims (1)
りポリシリコン層とした半導体装置であって、 前記ポリシリコン層によってトランジスタ部形成用ポリ
シリコン層と接続部用ポリシリコン層とを形成し、前記
トランジスタ部形成用ポリシリコン層のソース領域とド
レイン領域および前記接続部用ポリシリコン層のほぼ全
体をイオン注入より不純物領域とし、前記トランジスタ
部形成用ポリシリコン層のゲート電極、ソース電極およ
びドレイン電極を金属で形成するとともに、前記接続部
用ポリシリコン層と前記トランジスタ部形成用ポリシリ
コン層のゲート電極、ソース電極およびドレイン電極の
少なくとも1つとを接続する接続層を金属で形成したこ
とを特徴とする半導体装置。1. A semiconductor device comprising a polysilicon layer formed by irradiating an amorphous silicon layer with a laser, wherein a polysilicon layer for forming a transistor portion and a polysilicon layer for a connection portion are formed by the polysilicon layer. Almost the whole of the source and drain regions of the forming polysilicon layer and the connecting portion polysilicon layer are made impurity regions by ion implantation, and the gate electrode, source electrode and drain electrode of the transistor portion forming polysilicon layer are made of metal. A semiconductor device, wherein a connection layer connecting the connection portion polysilicon layer and at least one of a gate electrode, a source electrode, and a drain electrode of the transistor portion formation polysilicon layer is formed of metal. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33675890A JP2969155B2 (en) | 1990-11-30 | 1990-11-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33675890A JP2969155B2 (en) | 1990-11-30 | 1990-11-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206733A JPH04206733A (en) | 1992-07-28 |
| JP2969155B2 true JP2969155B2 (en) | 1999-11-02 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP33675890A Expired - Lifetime JP2969155B2 (en) | 1990-11-30 | 1990-11-30 | Semiconductor device |
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-
1990
- 1990-11-30 JP JP33675890A patent/JP2969155B2/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH04206733A (en) | 1992-07-28 |
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