JP2979982B2 - Ｃｍｏｓ差動増幅回路及びこれを用いたδς変調器 - Google Patents
Ｃｍｏｓ差動増幅回路及びこれを用いたδς変調器Info
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Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ差動増幅回
路及びこれを用いたΔΣ変調器に関する。
路及びこれを用いたΔΣ変調器に関する。
【０００２】
【従来の技術】従来より、量子化ノイズを高域側に集中
させてノイズ・シェーピング効果を得るΔ変調器とし
て、ΔΣ変調器が知られている。ΔΣ変調器は、マルチ
ビットのディジタル信号を再量子化して１ビットのディ
ジタル信号に変換する１ビット型Ｄ／Ａコンバータや、
アナログ信号をディジタル信号に変換するＡ／Ｄコンバ
ータに利用される。
させてノイズ・シェーピング効果を得るΔ変調器とし
て、ΔΣ変調器が知られている。ΔΣ変調器は、マルチ
ビットのディジタル信号を再量子化して１ビットのディ
ジタル信号に変換する１ビット型Ｄ／Ａコンバータや、
アナログ信号をディジタル信号に変換するＡ／Ｄコンバ
ータに利用される。
【０００３】ΔΣ変調器は、信号入力端子につながるス
イッチト・キャパシタ積分器と、この積分器出力を量子
化して信号出力端子に出力する１ビット量子化器と、こ
の量子化器の出力を１サンプル遅延させて信号入力端子
に帰還する遅延回路とから構成される。スイッチト・キ
ャパシタ積分器は例えば、ＣＭＯＳ演算増幅器を用いた
差動増幅回路とスイッチ素子及びキャパシタを組み合わ
せて構成される。スイッチト・キャパシタ積分器は基本
的には１個でよい。これを２段あるいは３段と接続した
ものはそれぞれ、２次あるいは３次のΔΣ変調器と呼ば
れる。
イッチト・キャパシタ積分器と、この積分器出力を量子
化して信号出力端子に出力する１ビット量子化器と、こ
の量子化器の出力を１サンプル遅延させて信号入力端子
に帰還する遅延回路とから構成される。スイッチト・キ
ャパシタ積分器は例えば、ＣＭＯＳ演算増幅器を用いた
差動増幅回路とスイッチ素子及びキャパシタを組み合わ
せて構成される。スイッチト・キャパシタ積分器は基本
的には１個でよい。これを２段あるいは３段と接続した
ものはそれぞれ、２次あるいは３次のΔΣ変調器と呼ば
れる。
【０００４】
【発明が解決しようとする課題】３次以上の高次ΔΣ変
調器においては、スイッチト・キャパシタ積分器のＣＭ
ＯＳ差動増幅回路の出力が電源レベルまでフルスイング
すると、入力オーバーによってΔΣ変調器内の帰還ルー
プの位相遅れが１８０°を越えるため、発振状態に入っ
てしまうという問題があった。
調器においては、スイッチト・キャパシタ積分器のＣＭ
ＯＳ差動増幅回路の出力が電源レベルまでフルスイング
すると、入力オーバーによってΔΣ変調器内の帰還ルー
プの位相遅れが１８０°を越えるため、発振状態に入っ
てしまうという問題があった。
【０００５】この発明は、上記の点に鑑みなされたもの
で、動作点変動を効果的に抑制したＣＭＯＳ差動増幅回
路を提供することを目的としている。この発明はまた、
ＣＭＯＳ差動増幅回路の出力振幅を効果的に制限して安
定動作を可能としたΔΣ変調器を提供することを目的と
する。
で、動作点変動を効果的に抑制したＣＭＯＳ差動増幅回
路を提供することを目的としている。この発明はまた、
ＣＭＯＳ差動増幅回路の出力振幅を効果的に制限して安
定動作を可能としたΔΣ変調器を提供することを目的と
する。
【０００６】
【課題を解決するための手段】この発明は、ＣＭＯＳ演
算増幅器とこのＣＭＯＳ演算増幅器の入出力端間に接続
された帰還回路とから構成される差動増幅回路におい
て、前記帰還回路内に、ダイオード接続されて前記入出
力端間に互いに逆極性に接続された２個のＰＭＯＳトラ
ンジスタ（ｐチャネルＭＯＳトランジスタ）及びダイオ
ード接続されて前記入出力端間に互いに逆極性に接続さ
れた２個のＮＭＯＳトランジスタ（ｎチャネルＭＯＳト
ランジスタ）からなる振幅制限回路が設けられ、且つ前
記２個のＰＭＯＳトランジスタ及び前記２個のＮＭＯＳ
トランジスタの寸法は、これら２個のＰＭＯＳトランジ
スタ及び２個のＮＭＯＳトランジスタのいずれかの対が
欠けている場合に比べてこの差動増幅回路の動作点が安
定するように最適設計されていることを特徴としてい
る。この発明において好ましくは、前記２個のＮＭＯＳ
トランジスタのうち、ゲートとドレインが前記ＣＭＯＳ
演算増幅器の入力端にソースが前記ＣＭＯＳ演算増幅器
の出力端に接続された第１のＮＭＯＳトランジスタのゲ
ート幅Ｗとゲート長Ｌの比Ｗ／Ｌを１としたとき、この
第１のＮＭＯＳトランジスタと逆極性にダイオード接続
された第２のＮＭＯＳトランジスタのＷ／Ｌが５、前記
２個のＰＭＯＳトランジスタのうち、ゲートとドレイン
が前記ＣＭＯＳ演算増幅器の入力端にソースが前記ＣＭ
ＯＳ演算増幅器の出力端に接続された第１のＰＭＯＳト
ランジスタのＷ／Ｌが１５、この第１のＰＭＯＳトラン
ジスタと逆極性にダイオード接続された第２のＰＭＯＳ
トランジスタのＷ／Ｌが３にそれぞれ設定される。
算増幅器とこのＣＭＯＳ演算増幅器の入出力端間に接続
された帰還回路とから構成される差動増幅回路におい
て、前記帰還回路内に、ダイオード接続されて前記入出
力端間に互いに逆極性に接続された２個のＰＭＯＳトラ
ンジスタ（ｐチャネルＭＯＳトランジスタ）及びダイオ
ード接続されて前記入出力端間に互いに逆極性に接続さ
れた２個のＮＭＯＳトランジスタ（ｎチャネルＭＯＳト
ランジスタ）からなる振幅制限回路が設けられ、且つ前
記２個のＰＭＯＳトランジスタ及び前記２個のＮＭＯＳ
トランジスタの寸法は、これら２個のＰＭＯＳトランジ
スタ及び２個のＮＭＯＳトランジスタのいずれかの対が
欠けている場合に比べてこの差動増幅回路の動作点が安
定するように最適設計されていることを特徴としてい
る。この発明において好ましくは、前記２個のＮＭＯＳ
トランジスタのうち、ゲートとドレインが前記ＣＭＯＳ
演算増幅器の入力端にソースが前記ＣＭＯＳ演算増幅器
の出力端に接続された第１のＮＭＯＳトランジスタのゲ
ート幅Ｗとゲート長Ｌの比Ｗ／Ｌを１としたとき、この
第１のＮＭＯＳトランジスタと逆極性にダイオード接続
された第２のＮＭＯＳトランジスタのＷ／Ｌが５、前記
２個のＰＭＯＳトランジスタのうち、ゲートとドレイン
が前記ＣＭＯＳ演算増幅器の入力端にソースが前記ＣＭ
ＯＳ演算増幅器の出力端に接続された第１のＰＭＯＳト
ランジスタのＷ／Ｌが１５、この第１のＰＭＯＳトラン
ジスタと逆極性にダイオード接続された第２のＰＭＯＳ
トランジスタのＷ／Ｌが３にそれぞれ設定される。
【０００７】この発明はまた、信号入力端子に接続され
る３段以上のスイッチト・キャパシタ積分器と、この積
分器の出力を量子化して信号出力端子に出力する１ビッ
ト量子化器と、この量子化器の出力を１サンプル遅延さ
せて前記信号入力端子側に帰還する遅延回路とを有する
ΔΣ変調器において、前記スイッチト・キヤパシタ積分
器はＣＭＯＳ演算増幅器とこのＣＭＯＳ演算増幅器の入
出力端間に接続された帰還回路からなる差動増幅回路で
構成され、且つ前記スイッチト・キャパシタ積分器のう
ち少なくとも３段目以降の積分器における帰還回路内
に、ダイオード接続されて前記ＣＭＯＳ演算増幅器の入
出力端間に互いに逆極性に接続された２個のＰＭＯＳト
ランジスタ及びダイオード接続されて前記ＣＭＯＳ演算
増幅器の入出力端間に互いに逆極性に接続された２個の
ＮＭＯＳトランジスタからなる振幅制限回路が設けら
れ、且つ前記２個のＰＭＯＳトランジスタ及び前記２個
のＮＭＯＳトランジスタの寸法は、これら２個のＰＭＯ
Ｓトランジスタ及び２個のＮＭＯＳトランジスタのいず
れかの対が欠けている場合に比べてこの差動増幅回路の
動作点が安定するように最適設計されていることを特徴
としている。
る３段以上のスイッチト・キャパシタ積分器と、この積
分器の出力を量子化して信号出力端子に出力する１ビッ
ト量子化器と、この量子化器の出力を１サンプル遅延さ
せて前記信号入力端子側に帰還する遅延回路とを有する
ΔΣ変調器において、前記スイッチト・キヤパシタ積分
器はＣＭＯＳ演算増幅器とこのＣＭＯＳ演算増幅器の入
出力端間に接続された帰還回路からなる差動増幅回路で
構成され、且つ前記スイッチト・キャパシタ積分器のう
ち少なくとも３段目以降の積分器における帰還回路内
に、ダイオード接続されて前記ＣＭＯＳ演算増幅器の入
出力端間に互いに逆極性に接続された２個のＰＭＯＳト
ランジスタ及びダイオード接続されて前記ＣＭＯＳ演算
増幅器の入出力端間に互いに逆極性に接続された２個の
ＮＭＯＳトランジスタからなる振幅制限回路が設けら
れ、且つ前記２個のＰＭＯＳトランジスタ及び前記２個
のＮＭＯＳトランジスタの寸法は、これら２個のＰＭＯ
Ｓトランジスタ及び２個のＮＭＯＳトランジスタのいず
れかの対が欠けている場合に比べてこの差動増幅回路の
動作点が安定するように最適設計されていることを特徴
としている。
【０００８】
【作用】前述のような出力のフルスイングによる動作点
の変動を防止するには、ＣＭＯＳ差動増幅回路の出力振
幅を制限することが必要である。しかし発明者等の実験
によれば、単純に帰還回路にダイオードを入れて振幅制
限を行っても、完全に動作点変動を抑制することは難し
い。この発明によると、帰還回路内の振幅制限回路を２
個ずつのＰＭＯＳトランジスタとＮＭＯＳトランジスタ
を用いて、それらの寸法を最適設定することにより、Ｃ
ＭＯＳ差動増幅回路の動作点を極めて安定に保つことが
できる。またこのように動作点安定化を図ったＣＭＯＳ
差動増幅回路を、高次ΔΣ変調器の少なくとも３段目以
降のスイッチト・キャパシタ積分器に用いることによっ
て、僅かの動作点変動に起因する発振を確実に抑制して
安定動作を可能としたΔΣ変調器を得ることができる。
の変動を防止するには、ＣＭＯＳ差動増幅回路の出力振
幅を制限することが必要である。しかし発明者等の実験
によれば、単純に帰還回路にダイオードを入れて振幅制
限を行っても、完全に動作点変動を抑制することは難し
い。この発明によると、帰還回路内の振幅制限回路を２
個ずつのＰＭＯＳトランジスタとＮＭＯＳトランジスタ
を用いて、それらの寸法を最適設定することにより、Ｃ
ＭＯＳ差動増幅回路の動作点を極めて安定に保つことが
できる。またこのように動作点安定化を図ったＣＭＯＳ
差動増幅回路を、高次ΔΣ変調器の少なくとも３段目以
降のスイッチト・キャパシタ積分器に用いることによっ
て、僅かの動作点変動に起因する発振を確実に抑制して
安定動作を可能としたΔΣ変調器を得ることができる。
【０００９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係る３次のΔ
Σ変調器の構成である。入力信号は加算器１１において
１サンプル遅延回路１８からの帰還データとの差がとら
れて、その差分が初段積分器１２で積分される。積分器
１２の出力は同様に加算器１３で帰還データとの差分が
とられ、２段目積分器１４で積分される。積分器１４の
出力は更に加算器１５で帰還データとの差分がとられ、
３段目積分器１６で積分される。積分器１６の出力は、
クロックト・コンパレータにより構成された１ビット量
子化器１７からシリアルビット信号列として出力され
る。
説明する。図１は、この発明の一実施例に係る３次のΔ
Σ変調器の構成である。入力信号は加算器１１において
１サンプル遅延回路１８からの帰還データとの差がとら
れて、その差分が初段積分器１２で積分される。積分器
１２の出力は同様に加算器１３で帰還データとの差分が
とられ、２段目積分器１４で積分される。積分器１４の
出力は更に加算器１５で帰還データとの差分がとられ、
３段目積分器１６で積分される。積分器１６の出力は、
クロックト・コンパレータにより構成された１ビット量
子化器１７からシリアルビット信号列として出力され
る。
【００１０】図２は、図１の３段目の積分器１６をスイ
ッチト・キャパシタ積分器として構成したときの回路構
成である。ＣＭＯＳ演算増幅器２０を用いて差動出力の
差動増幅回路が構成されている。その非反転入力端子側
に、スイッチ素子Ｓ11，Ｓ12，Ｓ13，Ｓ14とキャパシタ
Ｃ11，Ｃ12とが配置され、反転入力端子側にも同様に、
スイッチ素子Ｓ21，Ｓ22，Ｓ23，Ｓ24とキャパシタＣ2
1，Ｃ22とが配置されて、スイッチト・キャパシタ積分
器が構成されている。
ッチト・キャパシタ積分器として構成したときの回路構
成である。ＣＭＯＳ演算増幅器２０を用いて差動出力の
差動増幅回路が構成されている。その非反転入力端子側
に、スイッチ素子Ｓ11，Ｓ12，Ｓ13，Ｓ14とキャパシタ
Ｃ11，Ｃ12とが配置され、反転入力端子側にも同様に、
スイッチ素子Ｓ21，Ｓ22，Ｓ23，Ｓ24とキャパシタＣ2
1，Ｃ22とが配置されて、スイッチト・キャパシタ積分
器が構成されている。
【００１１】差動増幅回路の反転出力端子と非反転入力
端子間の帰還回路内に、振幅制限回路２１が設けられ、
同様に非反転出力端子と反転入力端子間の帰還回路内に
振幅制限回路２２が設けられている。図３は、これらの
振幅制限回路２１，２２の部分を具体的に示したＣＭＯ
Ｓ差動増幅回路構成である。
端子間の帰還回路内に、振幅制限回路２１が設けられ、
同様に非反転出力端子と反転入力端子間の帰還回路内に
振幅制限回路２２が設けられている。図３は、これらの
振幅制限回路２１，２２の部分を具体的に示したＣＭＯ
Ｓ差動増幅回路構成である。
【００１２】振幅制限回路２１は、ダイオード接続され
て入出力間に互いに逆極性に接続された２個のＰＭＯＳ
トランジスタＱP11 ，ＱP14 、及び同様にダイオード接
続されて入出力間に互いに逆極性に接続された２個のＮ
ＭＯＳトランジスタＱN12 ，ＱN13 により構成されてい
る。もう一方の振幅制限回路２２も同様に、ダイオード
接続された２個のＰＭＯＳトランジスタＱP21 ，ＱP24
、及び同様にダイオード接続された２個のＮＭＯＳト
ランジスタＱN22 ，ＱN23 により構成されている。入力
抵抗Ｒ11，Ｒ21、及び帰還抵抗Ｒ12，Ｒ22は、差動増幅
回路の利得を決定する。
て入出力間に互いに逆極性に接続された２個のＰＭＯＳ
トランジスタＱP11 ，ＱP14 、及び同様にダイオード接
続されて入出力間に互いに逆極性に接続された２個のＮ
ＭＯＳトランジスタＱN12 ，ＱN13 により構成されてい
る。もう一方の振幅制限回路２２も同様に、ダイオード
接続された２個のＰＭＯＳトランジスタＱP21 ，ＱP24
、及び同様にダイオード接続された２個のＮＭＯＳト
ランジスタＱN22 ，ＱN23 により構成されている。入力
抵抗Ｒ11，Ｒ21、及び帰還抵抗Ｒ12，Ｒ22は、差動増幅
回路の利得を決定する。
【００１３】振幅制限回路２１，２２を構成する各ＭＯ
Ｓトランジスタは、ゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌ
の大きさが、相対的に下記表１のように設定されてい
る。
Ｓトランジスタは、ゲート幅Ｗとゲート長Ｌの比Ｗ／Ｌ
の大きさが、相対的に下記表１のように設定されてい
る。
【００１４】
【表１】
【００１５】以上のように構成された振幅制限回路２
１，２２を持つＣＭＯＳ差動増幅回路の入出力電圧特性
を測定したデータを、比較例と共に以下に説明する。ま
ず、振幅制限回路２１，２２がない場合の特性が、図９
である。出力電圧が最大振幅近くになると、図示のよう
に入力端子電位Ｖ１，Ｖ２は分離して、動作点が不安定
になる。これに対してこの実施例の場合が、図４であ
る。入力端子電位Ｖ１＝Ｖ２は、入出力電圧の変化に拘
らず極めて安定に一定値に保たれている。
１，２２を持つＣＭＯＳ差動増幅回路の入出力電圧特性
を測定したデータを、比較例と共に以下に説明する。ま
ず、振幅制限回路２１，２２がない場合の特性が、図９
である。出力電圧が最大振幅近くになると、図示のよう
に入力端子電位Ｖ１，Ｖ２は分離して、動作点が不安定
になる。これに対してこの実施例の場合が、図４であ
る。入力端子電位Ｖ１＝Ｖ２は、入出力電圧の変化に拘
らず極めて安定に一定値に保たれている。
【００１６】図５は、比較のため、図３における振幅制
限回路２１，２２の中のＮＭＯＳトランジスタＱN13 と
ＰＭＯＳトランジスタＱP14 の対、及びＮＭＯＳトラン
ジスタＱN23 とＰＭＯＳトランジスタＱP24 の対を省略
した場合である。入力端子電位のＶ１＝Ｖ２なる関係は
保たれるが、図４と比較してその値が回路しきい値近傍
で僅かに正側に持ち上がっていることが分かる。即ち動
作点が僅かに不安定になっている。図６は、同様にＰＭ
ＯＳトランジスタＱP11 とＮＭＯＳトランジスタＱN12
の対、及びＰＭＯＳトランジスタＱP21 とＮＭＯＳトラ
ンジスタＱN22 の対を省略した場合である。この場合も
図４と比較して動作点は僅かに不安定になっている。
限回路２１，２２の中のＮＭＯＳトランジスタＱN13 と
ＰＭＯＳトランジスタＱP14 の対、及びＮＭＯＳトラン
ジスタＱN23 とＰＭＯＳトランジスタＱP24 の対を省略
した場合である。入力端子電位のＶ１＝Ｖ２なる関係は
保たれるが、図４と比較してその値が回路しきい値近傍
で僅かに正側に持ち上がっていることが分かる。即ち動
作点が僅かに不安定になっている。図６は、同様にＰＭ
ＯＳトランジスタＱP11 とＮＭＯＳトランジスタＱN12
の対、及びＰＭＯＳトランジスタＱP21 とＮＭＯＳトラ
ンジスタＱN22 の対を省略した場合である。この場合も
図４と比較して動作点は僅かに不安定になっている。
【００１７】図７は、ＮＭＯＳトランジスタＱN12 ，Ｑ
N13 ，ＱN22 ，ＱN23 を省略して、ＰＭＯＳトランジス
タのみで振幅制限回路２１，２２を構成した場合であ
る。図８は、ＰＭＯＳトランジスタＱP11 ，ＱP14 ，Ｑ
P21 ，ＱP24 を省略して、ＮＭＯＳトランジスタのみで
振幅制限回路２１，２２を構成した場合である。これら
の場合、動作点の不安定はより大きくなっている。
N13 ，ＱN22 ，ＱN23 を省略して、ＰＭＯＳトランジス
タのみで振幅制限回路２１，２２を構成した場合であ
る。図８は、ＰＭＯＳトランジスタＱP11 ，ＱP14 ，Ｑ
P21 ，ＱP24 を省略して、ＮＭＯＳトランジスタのみで
振幅制限回路２１，２２を構成した場合である。これら
の場合、動作点の不安定はより大きくなっている。
【００１８】以上のデータから、２個ずつのＰＭＯＳト
ランジスタとＮＭＯＳトランジスタを寸法を最適設定し
て組み合わせた振幅制限回路２１，２２を持つこの実施
例のＣＭＯＳ差動増幅回路は、極めて動作点の安定した
回路動作が可能になる。そして、図１に示す少なくとも
３段目のスイッチト・キャパシタ積分器１６にこの様な
ＣＭＯＳ差動増幅回路を用いることより、ΔΣ変調器は
従来のように動作点のズレが拡大して発振するという事
態が確実に防止される。
ランジスタとＮＭＯＳトランジスタを寸法を最適設定し
て組み合わせた振幅制限回路２１，２２を持つこの実施
例のＣＭＯＳ差動増幅回路は、極めて動作点の安定した
回路動作が可能になる。そして、図１に示す少なくとも
３段目のスイッチト・キャパシタ積分器１６にこの様な
ＣＭＯＳ差動増幅回路を用いることより、ΔΣ変調器は
従来のように動作点のズレが拡大して発振するという事
態が確実に防止される。
【００１９】上述のように、３次のΔΣ変調器では少な
くとも３段目の積分器１６に、図３で説明したＣＭＯＳ
差動増幅回路を用いることが有効なのであるが、初段積
分器１２及び２段目積分器１４に同様のＣＭＯＳ差動増
幅回路を用いることも勿論可能である。またこの発明
は、僅かの動作点のズレが発振につながる３次以上の高
次ΔΣ変調器において、３段目以降の積分器に同様のＣ
ＭＯＳ差動増幅回路を用いることで、効果が得られる。
くとも３段目の積分器１６に、図３で説明したＣＭＯＳ
差動増幅回路を用いることが有効なのであるが、初段積
分器１２及び２段目積分器１４に同様のＣＭＯＳ差動増
幅回路を用いることも勿論可能である。またこの発明
は、僅かの動作点のズレが発振につながる３次以上の高
次ΔΣ変調器において、３段目以降の積分器に同様のＣ
ＭＯＳ差動増幅回路を用いることで、効果が得られる。
【００２０】実施例では、差動出力のＣＭＯＳ差動増幅
回路を説明したが、この発明はこれに限られるものでは
なく、図１０に示すように、シングル・エンド型のＣＭ
ＯＳ差動増幅回路にも同様にこの発明を適用することが
できる。
回路を説明したが、この発明はこれに限られるものでは
なく、図１０に示すように、シングル・エンド型のＣＭ
ＯＳ差動増幅回路にも同様にこの発明を適用することが
できる。
【００２１】
【発明の効果】以上述べたようにこの発明によれば、帰
還回路内にダイオード接続された２個のＰＭＯＳトラン
ジスタと同じくダイオード接続された２個のＮＭＯＳト
ランジスタとを含む振幅制限回路を設けることにより、
動作点変動を効果的に抑制したＣＭＯＳ差動増幅回路を
得ることができる。また、そのようなＣＭＯＳ差動増幅
回路を用いて、３段目以降のスイッチト・キャパシタ積
分器を構成することにより、発振を確実に抑制して安定
動作を確保した高次のΔΣ変調器を得ることができる。
還回路内にダイオード接続された２個のＰＭＯＳトラン
ジスタと同じくダイオード接続された２個のＮＭＯＳト
ランジスタとを含む振幅制限回路を設けることにより、
動作点変動を効果的に抑制したＣＭＯＳ差動増幅回路を
得ることができる。また、そのようなＣＭＯＳ差動増幅
回路を用いて、３段目以降のスイッチト・キャパシタ積
分器を構成することにより、発振を確実に抑制して安定
動作を確保した高次のΔΣ変調器を得ることができる。
【図１】 この発明の一実施例に係るΔΣ変調器の構成
を示す。
を示す。
【図２】 図１の３段目積分器１６の構成を示す。
【図３】 図２の積分器に用いられたＣＭＯＳ差動増幅
回路構成を示す。
回路構成を示す。
【図４】 実施例のＣＭＯＳ差動増幅回路の入出力特性
を示す。
を示す。
【図５】 比較例のＣＭＯＳ差動増幅回路の入出力特性
を示す。
を示す。
【図６】 比較例のＣＭＯＳ差動増幅回路の入出力特性
を示す。
を示す。
【図７】 比較例のＣＭＯＳ差動増幅回路の入出力特性
を示す。
を示す。
【図８】 比較例のＣＭＯＳ差動増幅回路の入出力特性
を示す。
を示す。
【図９】 比較例のＣＭＯＳ差動増幅回路の入出力特性
を示す。
を示す。
【図１０】 他の実施例のＣＭＯＳ差動増幅回路の構成
を示す。
を示す。
１１，１３，１５…加算器、１２，１４，１６…スイッ
チト・キャパシタ積分器、１７…１ビット量子化器、１
８…１サンプル遅延回路、２０…ＣＭＯＳ演算増幅器、
２１，２２…振幅制限回路、ＱP11 ，ＱP14 ，ＱP21，
ＱP24 …ＰＭＯＳトランジスタ、ＱN11 ，ＱN14 ，ＱN2
1 ，ＱN24 …ＮＭＯＳトランジスタ。
チト・キャパシタ積分器、１７…１ビット量子化器、１
８…１サンプル遅延回路、２０…ＣＭＯＳ演算増幅器、
２１，２２…振幅制限回路、ＱP11 ，ＱP14 ，ＱP21，
ＱP24 …ＰＭＯＳトランジスタ、ＱN11 ，ＱN14 ，ＱN2
1 ，ＱN24 …ＮＭＯＳトランジスタ。
フロントページの続き (56)参考文献 特開 平２−53311（ＪＰ，Ａ) 特開 平４−32011（ＪＰ，Ａ) 特開 平３−22626（ＪＰ，Ａ) 特開 平３−96018（ＪＰ，Ａ) 実開 昭50−124842（ＪＰ，Ｕ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓ ｙｓｔｅｍｓ−▲ＩＩ▼，41［１ ］（1994−１）ｐ．19−25 (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/45 H03G 11/02 H03M 3/02 H03H 19/00
Claims (3)
- 【請求項１】 ＣＭＯＳ演算増幅器とこのＣＭＯＳ演算
増幅器の入出力端間に接続された帰還回路とから構成さ
れる差動増幅回路において、 前記帰還回路内に、ダイオード接続されて前記入出力端
間に互いに逆極性に接続された２個のＰＭＯＳトランジ
スタ及びダイオード接続されて前記入出力端間に互いに
逆極性に接続された２個のＮＭＯＳトランジスタからな
る振幅制限回路が設けられ、且つ前記２個のＰＭＯＳト
ランジスタ及び前記２個のＮＭＯＳトランジスタの寸法
は、これら２個のＰＭＯＳトランジスタ及び２個のＮＭ
ＯＳトランジスタのいずれかの対が欠けている場合に比
べてこの差動増幅回路の動作点が安定するように最適設
計されていることを特徴とするＣＭＯＳ差動増幅回路。 - 【請求項２】 信号入力端子に接続される３段以上のス
イッチト・キャパシタ積分器と、この積分器の出力を量
子化して信号出力端子に出力する１ビット量子化器と、
この量子化器の出力を１サンプル遅延させて前記信号入
力端子側に帰還する遅延回路とを有するΔΣ変調器にお
いて、 前記スイッチト・キャパシタ積分器はＣＭＯＳ演算増幅
器とこのＣＭＯＳ演算増幅器の入出力端間に接続された
帰還回路からなる差動増幅回路で構成され、且つ前記ス
イッチト・キャパシタ積分器のうち少なくとも３段目以
降の積分器における帰還回路内に、ダイオード接続され
て前記ＣＭＯＳ演算増幅器の入出力端間に互いに逆極性
に接続された２個のＰＭＯＳトランジスタ及びダイオー
ド接続されて前記ＣＭＯＳ演算増幅器の入出力端間に互
いに逆極性に接続された２個のＮＭＯＳトランジスタか
らなる振幅制限回路が設けられ、且つ前記２個のＰＭＯ
Ｓトランジスタ及び前記２個のＮＭＯＳトランジスタの
寸法は、これら２個のＰＭＯＳトランジスタ及び２個の
ＮＭＯＳトランジスタのいずれかの対が欠けている場合
に比べてこの差動増幅回路の動作点が安定するように最
適設計されていることを特徴とするΔΣ変調器。 - 【請求項３】 前記２個のＮＭＯＳトランジスタのう
ち、ゲートとドレインが前記ＣＭＯＳ演算増幅器の入力
端にソースが前記ＣＭＯＳ演算増幅器の出力端に接続さ
れた第１のＮＭＯＳトランジスタのゲート幅Ｗとゲート
長Ｌの比Ｗ／Ｌを１としたとき、この第１のＮＭＯＳト
ランジスタと逆極性にダイオード接続された第２のＮＭ
ＯＳトランジスタのＷ／Ｌが５、前記２個のＰＭＯＳト
ランジスタのうち、ゲートとドレインが前記ＣＭＯＳ演
算増幅器の入力端にソースが前記ＣＭＯＳ演算増幅器の
出力端に接続された第１のＰＭＯＳトランジスタのＷ／
Ｌが１５、この第１のＰＭＯＳトランジスタと逆極性に
ダイオード接続された第２のＰＭＯＳトランジスタのＷ
／Ｌが３にそれそれ設定されていることを特徴とする請
求項１記載のＣＭＯＳ差動増幅回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6284140A JP2979982B2 (ja) | 1994-10-25 | 1994-10-25 | Ｃｍｏｓ差動増幅回路及びこれを用いたδς変調器 |
| US08/533,764 US5757299A (en) | 1994-09-30 | 1995-09-26 | Analog-Digital converter using delta sigma modulation digital filtering, and gain-scaling |
| TW084110093A TW277185B (ja) | 1994-09-30 | 1995-09-27 | |
| EP95115481A EP0704980B1 (en) | 1994-09-30 | 1995-09-29 | Analog-digital converter using Delta Sigma modulation |
| DE69530737T DE69530737T2 (de) | 1994-09-30 | 1995-09-29 | AD-Wandler mit Sigma Delta Modulation |
| US09/067,046 US6018262A (en) | 1994-09-30 | 1998-04-27 | CMOS differential amplifier for a delta sigma modulator applicable for an analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6284140A JP2979982B2 (ja) | 1994-10-25 | 1994-10-25 | Ｃｍｏｓ差動増幅回路及びこれを用いたδς変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125462A JPH08125462A (ja) | 1996-05-17 |
| JP2979982B2 true JP2979982B2 (ja) | 1999-11-22 |
Family
ID=17674691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6284140A Expired - Lifetime JP2979982B2 (ja) | 1994-09-30 | 1994-10-25 | Ｃｍｏｓ差動増幅回路及びこれを用いたδς変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979982B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538588B1 (en) * | 2000-09-18 | 2003-03-25 | Qualcomm, Incorporated | Multi-sampling Σ-Δ analog-to-digital converter |
| WO2020079572A1 (ja) | 2018-10-18 | 2020-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置、半導体ウェハ、及び電子機器 |
-
1994
- 1994-10-25 JP JP6284140A patent/JP2979982B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ−▲ＩＩ▼，４１［１］（１９９４−１）ｐ．１９−２５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125462A (ja) | 1996-05-17 |
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