JP2989431B2 - 遅延回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オーディオ機器のサラ
ウンド音の生成等に用いるＡ／Ｄ変換器、メモリおよび
Ｄ／Ａ変換器を利用した遅延回路に関する。

【０００２】

【従来の技術】従来より、オーディオ機器のサラウンド
音は、再生音を所定時間遅延させたものを減衰させて重
畳させて生成している。そして、再生する際のモードと
して、スタジアムモードやチャーチモード等があり、そ
れぞれ異なった手法で遅延させた再生音を重畳させてい
る。

【０００３】このような用途に使用する遅延回路とし
て、図９に示すようなものがある。この回路では、アナ
ログの再生信号をＡ／Ｄ変換器１０において、一旦デジ
タルデータに変換し、これをメモリ１２に記憶する。ま
た、メモリ１２から読み出したデータをＤ／Ａ変換器１
４においてアナログデータに再度変換する。そして、こ
の回路においては、メモリ１２への書き込み時間と読み
出し時間とを異ならせ、この差が遅延時間となる。

【０００４】ここで、Ａ／Ｄ変換器１０としては、図１
０に示すようなものが用いられる。すなわち、このＡ／
Ｄ変換器１０は、加算器２０、量子化器２２、可変積分
回路２４および制御回路２６からなり、アナログ信号が
入力される加算器２０に可変積分回路２４のアナログ出
力がフィードバックされている。量子化器２２は、入力
されてくる信号の電圧によってＨまたはＬ出力する比較
器２２ａと、この比較器２２ａの出力を所定のクロック
に従ってラッチするラッチ回路２２ｂからなり、入力信
号を１ビットのデジタル信号に変換する。可変積分回路
２４は、量子化器２２からの出力を積分し、入力信号に
対応するアナログ信号を得る。そして、可変積分回路２
４の出力は、加算器２０にフィードバックされるため、
加算器２０において両信号の差がとられ、変化のない入
力信号の場合、量子化器２２の出力は、Ｈ，Ｌを交互に
繰り返す信号になる。

【０００５】一方、制御部２６は、量子化器２２の出力
状態に応じて、可変積分回路２４における時定数を変更
する。すなわち、加算器２０の出力レベルが大きく、量
子化器２２の出力が「０」または「１」の一方に偏ると
きには可変積分回路２４の時定数を小さくし、加算器２
０の出力レベルが小さく量子化器２２の出力において
「０」「１」がバランスするときには可変積分回路２４
の時定数を大きくする。このような制御によって、無音
時において時定数を大きくして、高周波の雑音の発生を
抑制することができ、また入力信号が変化するときに時
定数を小さくして高音を十分に出力することができる。

【０００６】一方、Ｄ／Ａ変換器１４は、図１１に示す
ように、ラッチ回路２７、可変積分回路２８および制御
回路２９からなっており、メモリ１２から読み出されて
得られたパルス列形態の入力信号は、ラッチ回路２７に
ラッチされた後、可変積分回路２８で積分されアナログ
信号が得られる。ここで、可変積分回路２８における時
定数は、制御回路２９からの信号によって制御される。
この制御回路２９は、上述の制御回路２６と同一の構成
を有している。すなわち、入力信号のレベルを検出し、
これに応じて可変積分回路２８の時定数を制御する。メ
モリ１２の入力信号と出力信号は基本的に同一であるた
め、このような制御によって、可変積分回路２８の時定
数を可変積分回路２４の時定数を合わせることができ、
入力信号と同一の信号を所定時間遅延させて出力するこ
とができる。

【０００７】

【発明が解決しようとする課題】しかし、このような従
来の遅延回路においては、Ａ／Ｄ変換器の変換特性とＤ
／Ａ変換器の変換特性とが完全に一致することができ
ず、レベル変化などを生じ、入力アナログ信号と出力ア
ナログ信号に不一致を生じるという問題点があった。す
なわち、一般に制御回路２６、２９としては、ＣＲロー
パスフィルタ等のアナログ回路が使用されるが、これら
の回路は温度変化などによりその特性が変化する。この
ため、２つの制御回路２６、２９の特性を完全に一致さ
れることは難しく信号に不一致が生じていまう。

【０００８】本発明は、上記問題点を解決することを課
題としてなされたものであり、入力信号と出力信号を一
致させることが容易な遅延回路を提供することを目的と
する。

【０００９】

【課題を解決するための手段】本発明に係る遅延回路
は、入力されるアナログ信号をパルス列形態の信号に変
換するＡ／Ｄ変換器であって、出力されるパルス列形態
の信号の出力状態に応じて、その変換特性が制御される
Ａ／Ｄ変換器と、このＡ／Ｄ変換器から出力されるパル
ス列形態の信号を１、０のデータとして記憶するメモリ
と、メモリからの出力されるパルス列形態の信号をアナ
ログ信号に変換するＤ／Ａ変換器と、上記Ａ／Ｄ変換器
における変換特性についてのデータを上記Ｄ／Ａ変換器
に伝達する伝達手段と、を有し、上記Ｄ／Ａ変換器は、
伝達手段を介し伝達されたＡ／Ｄ変換器における変換特
性のデータに応じて、その変換特性が制御される。

【００１０】そして、上記Ａ／Ｄ変換器は、アナログ信
号を量子化しパルス信号列の形態の信号を出力する量子
化回路と、この量子化回路の出力を任意の時定数で積分
する可変積分回路と、入力アナログ信号と可変積分回路
の出力を加算し、その出力を上記量子化回路に供給する
加算回路と、入力信号の変化が大きくなる方向であるか
小さくなる方向であるかを検出する変化方向検出手段
と、検出した変化方向に応じて、上記可変積分回路の時
定数を変更する制御手段と、を含み、上記Ｄ／Ａ変換器
は、パルス列形態の信号を任意の時定数で積分する可変
積分回路と、上記伝達手段を介し伝達されてきた変換特
性に応じて、上記可変積分回路の時定数を変更する制御
手段と、を含む。

【００１１】

【作用】このように、Ａ／Ｄ変換器における変換特性の
データに応じてＤ／Ａ変換器の変換特性を制御する。こ
のため、両変換器の変換特性を合致させることが容易で
あり、入力アナログ信号と出力アナログ信号を一致させ
ることができる。

【００１２】また、Ａ／Ｄ変換器とＤ／Ａ変換器におけ
る可変積分回路における時定数を同一のものにすること
により、変換特性を一致させることができる。特に、Ａ
／Ｄ変換器の変化量検出手段および制御手段をデジタル
回路で形成し、ここで得られた可変積分回路の制御のた
めのデータをＤ／Ａ変換器側に供給することにより、非
常に正確な変換特性の調整を行うことができる。このデ
ータの伝達には、例えばメモリを利用することができ
る。そして、Ｄ／Ａ変換器側の制御手段もデジタル回路
出形成すれば、供給されたデジタルデータを利用して好
適な時定数制御を行うことができる。

【００１３】

【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。図１は、実施例の遅延回路の全体構成を
示すブロック図であり、時定数制御データをＡ／Ｄ側か
らＤ／Ａ側へ伝達するために、メモリ３２を有してい
る。そして、Ａ／Ｄ側の制御回路２６はデジタル回路で
構成され、その出力である時定数制御データはメモリ３
２に記憶される。また、このメモリ３２のデータは、メ
モリ１２から読み出される実際のデータと同期をとって
読み出され制御回路３４に供給される。そこで、この制
御回路３４は供給されるデータに基づいて可変積分回路
２８の時定数を制御するだけで良く、レベルの検出など
のための回路は必要ない。

【００１４】このように、Ａ／Ｄ側における時定数制御
データをメモリ３２を介しＤ／Ａ側に供給し、Ｄ／Ａ側
の可変積分回路を制御するため、Ａ／Ｄ側とＤ／Ａ側の
変換特性を正確に一致させることができ、好適な遅延回
路を提供することができる。さらに、時定数制御データ
はメモリ３２を介し伝達するため、メモリ１２を介し伝
達する実際のデータとの同期をとることが容易である。

【００１５】本実施例では、この制御回路２６をデジタ
ル回路で構成している。図２にこの制御回路２６の要部
の構成を示す。量子化回路２２の出力であるパルス列の
形態の信号は入力端子４０から入力される。この入力端
子４０からの入力信号はＤフリップフロップ４２のＤ入
力端子に入力され、このＤフリップフロップ４２のＣＬ
入力端子には所定のクロックが入力される。また、Ｄフ
リップフロップ４２のＱ出力はナンドゲート４４の１つ
の入力端に入力される。このナンドゲート４４の他の入
力端には、クロックがインバータ４６を介し入力され
る。これらＤフリップフロップ４２、ナンドゲート４４
およびインバータ４６が入力信号のサンプリング回路４
８を構成する。そして、ナンドゲート４４の出力は、反
転してからカウンタ５０のＣＬ入力端子に入力され、サ
ンプリング回路４８の出力がこのカウンタ５０でカウン
トされる。

【００１６】また、クロックはタイマー５２に入力さ
れ、このタイマー５２はクロックをカウントして、所定
時間経過時に出力信号を発生する。タイマー５２の出力
信号は、Ｄフリップフロップ５４のＤ入力端子に入力さ
れ、このＤフリップフロップ５４のＣＬ入力端子にはク
ロックが供給される。従って、Ｄフリップフロップ５４
にタイマー５２の出力が保持される。Ｄフリップフロッ
プ５４のＱ出力は、ナンドゲート５６の１つの入力端に
入力され、このナンドゲート５６の他の入力端には反転
されたクロックが入力される。そしてナンドゲート５６
の出力はカウンタ５０のリセット端子に反転して供給さ
れる。従って、タイマーのタイムアップによりカウンタ
５０がリセットされる。また、タイマー５２の出力はＣ
Ｌ入力端にクロックが供給されるＤフリップフロップ５
８のＤ入力端にも供給される。このため、このＤフリッ
プフロップ５８にもタイマー５２の出力が保持される。

【００１７】一方、カウンタ５０の出力はＤフリップフ
ロップ６０のＤ入力端に供給され、このＤフリップフロ
ップ６０のＣＬ入力端には、Ｄフリップフロップ５４の
Ｑ出力が供給される。このため、タイマー５２のタイム
アップ出力によってカウンタ５０の出力がＤフリップフ
ロップ６０にラッチされる。そして、Ｄフリップフロッ
プ５８、６０のＱ出力が時定数制御回路６２に供給され
る。

【００１８】次に、図２の回路の動作について説明す
る。入力端子４０に印加される量子化回路２２の出力で
あるパルス列形態の入力信号は、サンプリング回路４８
において、ＣＬ端子に印加されるクロック信号によって
サンプリングされる。なお、クロック信号は、入力信号
より十分に周波数の高い信号とする。一方、クロック信
号は、タイマー５２においてカウントされ、所定数のク
ロック信号をカウントすると（所定時間経過すると）、
出力端子の＋端子にＨレベル、−端子にＬレベルを出力
する。そして、Ｄフリップフロップ５４はタイムアップ
の後１クロックだけＨとなる信号を出力し、Ｄフリップ
フロップ５８は、タイムアップの後１クロックだけＬと
なる信号を出力する。

【００１９】タイマー５２で設定されている所定時間の
間、カウンター５０は、サンプリング回路４８からの出
力信号をカウントする。ここで、サンプリング回路４８
のＤフリップフロップ４２は、クロック信号の立上がり
で、入力信号を取り込む。そして、ナンドゲートはクロ
ック信号がＬで、Ｄフリップフロップ４２の出力がＨの
時にカウンタ５０にＨを供給する。従って、入力信号の
Ｈの時間に対応したカウント値がカウンタ５０に設定さ
れる。すなわち、入力信号がＨレベルの部分を多く含ん
でいる場合は、カウンタ５０によってカウントされる数
が多くなり、Ｌレベルの部分を多く含んでいる場合は、
カウントされる数が少なくなる。また、カウンタ５０の
リセット端には、ナンドゲート５６の出力が反転して供
給される。そして、このナンドゲート５６は、タイマー
５２のタイムアップによる出力のＨがＤフリップフロッ
プ５４に取り込まれ、クロック信号がＬとなったとき
に、Ｈを出力する。従って、タイマー５２のタイムアッ
プによって、カウンタ５０がリセットされる。

【００２０】一方、タイマー５０のタイムアップによる
ＨがＤフリップフロップ５４に取り込まれると、このＨ
がＤフリップフロップ６０のＣＬ端に供給され、Ｄフリ
ップフロップ６０はカウンタ５０の出力を取り込み、こ
れをＱ出力端に出力する。カウンタ５０は、例えば図３
に示すように４ビットで構成され、かつ出力を発生する
ためのデコーダ部を有する。図３の場合は、デコーダ部
として入力が３ビット目および４ビット目のＱ出力に接
続されたエクスクルーシブオアゲート７０を備える。ま
た、図４は、カウンタ５０の別の例を示すものであり、
デコーダ部は、入力が２ビット目の反転Ｑ出力と３ビッ
ト目の反転Ｑ出力と４ビット目のＱ出力とに接続された
第１アンドゲート７２と、入力が２ビット目のＱ出力と
３ビット目のＱ出力と４ビット目の反転Ｑ出力とに接続
された第２アンドゲート７４と、第１及び第２アンドゲ
ート７２及び７４の出力が印加されるエクスクルーシブ
オアゲート２６とによって構成される。

【００２１】図３の場合、カウンタ５０のエクスクルー
シブオアゲート７０は、３ビット目および４ビット目の
Ｑ出力の内の一方のみがＨレベルの時にＨレベルの出力
を発生し、それ以外の時にＬレベルを発生する。その状
態を図５の出力１に示す。これによって、入力端子４０
に印加される入力信号（量子化回路２２の出力）がＨレ
ベルの成分が多い信号か、Ｌレベルの成分が多い信号で
あった場合に、Ｌレベルが発生され、ＨレベルとＬレベ
ルがほぼ等しい割合の信号であった場合にはＨレベルが
発生される。従って、入力信号の状態が変化したとき
に、カウンタ５０からＬレベルが出力される。また、図
４の場合、カウンタ５０の出力は図５の出力２のように
なる。このように、図４のカウンタ５０を利用した場合
の方がＨレベルが出力される範囲が狭くなっている。

【００２２】Ｄフリップフロップ６０によって保持され
るカウンタ５０の出力は、アップダウンデータとして、
時定数制御回路６２のデータとして印加される。すなわ
ち、時定数を小さくするアップデータはＬ、時定数を大
きくするダウンデータはＨとして時定数制御回路６２に
供給される。一方、Ｄフリップフロップ５８の出力は時
定数制御回路６２にクロックとして印加される。

【００２３】次に、時定数制御回路６２は、通常カウン
タで構成される。すなわち、Ｄフリップフロップ６０か
ら供給されるＨレベルをＤフリップフロップ５８から供
給される信号をクロックとしてカウントし、所定値（例
えば、数ビット）に至った時に、可変積分回路２４の時
定数を制御する信号を発生する。例えば、Ｄフリップフ
ロップ６０の出力Ｌを順次カウントしていき、カウンタ
がカウントアップした場合に、可変積分回路２４の時定
数を所定の制御量だけ小さく変更する。従って、Ｄフリ
ップフロップ６０からの出力においてＬが続けば、可変
積分回路２４の時定数がそれに応じて小さくなる。

【００２４】そして、この時定数制御回路６２の出力で
ある時定数制御データがメモリ３２を介し、メモリ１２
からの読みだしデータと同じだけ遅延されて制御回路３
４に伝達される。そこで、制御回路３４は、供給された
時定数制御データに応じて可変積分回路２８を制御し、
Ａ／Ｄ側とＤ／Ａ側の可変積分回路における時定数を同
一のものに制御する。これによって入力信号と出力信号
の信号レベルを一致されることができる。特に、入力信
号のレベルが大きく変化する際にも好適な遅延を行うこ
とができる。

【００２５】なお、上述の例では、制御回路２６の最終
的な出力をＡ／Ｄ側からＤ／Ａ側に伝達したが、これに
限らず例えば、カウンタの値を伝達しても良い。また、
カウンタ５０の出力信号を伝達してもよい。この場合メ
モリ３２は、所定の時間遅延するシフトレジスタで構成
することができる。

【００２６】図６に時定数制御回路６２の構成例を示
す。この例では、内部のカウンタのビット数をアップカ
ウント時とダウンカウント時とで変更するようになって
いる。すなわち、カウンタの各ビットは、Ｄフリップフ
ロップ８０と、このＤフリップフロップ８０のＤ入力端
の入力側に接続されたエクスクルーシブオアゲート８２
とを有し、Ｄフリップフロップ８０のＱ出力は、エクス
クルーシブオアゲート８４およびアンドゲート８６を介
し出力される。また、エクスクルーシブオアゲート８２
の１つ入力端にはＤフリップフロップ８０のＱ出力が入
力され、エクスクルーシブオアゲート８４の１つの入力
端には、Ｄフリップフロップ６０からの出力が入力され
る。

【００２７】そして、ＬＳＢのエクスクルーシブオアゲ
ート８２およびアンドゲート８６の他の入力端は、電源
にプルアップされている。また、ＬＳＢ以外のビットの
エクスクルーシブオアゲート８２およびアンドゲート８
６の他の入力端には、前段のビット出力、すなわち前段
のビットのアンドゲート８６の出力が入力されている。
また、ダミービットのＤフリップフロップ８０のプリセ
ット端子（Ｌレベルの入力で「１」をプリセットする）
にはＤフリップフロップ６０の出力が反転して入力され
る。このため、Ｄフリップフロップ６０の出力がＬレベ
ルの場合（時定数を小さい方向に変更する場合）、ダミ
ービットのＤフリップフロップ８０はすべてＨ、すなわ
ち「１」にセットされ、ダミービットの３ビット目のア
ンドゲート８６の出力もＨになる。さらに、各ビットの
エクスクルーシブオアゲート８４の１つの入力端には、
Ｌレベルの信号が供給される。従って、制御ビットにお
いては、フリップフロップ８０のＱ出力のＨがアンドゲ
ート８６およびエクスクルーシブオアゲート８２を介し
キャリーとして伝達する。そして、この状態で、制御ビ
ットのフリップフロップ８０にフリップフロップ５８の
出力がクロックとして供給されるため、制御ビットは通
常の２ビットのアップカウンタとして動作する。

【００２８】一方、Ｄフリップフロップ６０の出力がＨ
レベルの場合（時定数を大きい方向に変更する場合）、
ダミービットのフリップフロップ８０のプリセット端子
に供給される信号はＬレベルである。このため、フリッ
プフロップ８０においてプリセット動作は行われないた
め、すべて通常の動作を行う。そして、各ビットのエク
スクルーシブオアゲート８４の１つの入力端には、Ｈレ
ベルの信号が供給される。従って、すべてのビットにお
いて、フリップフロップ８０のＱ出力のＬがエクスクル
ーシブオアゲート８４のＨ、アンドゲート８６のＨ出力
を介し、Ｄフリップフロップ８０をＬとするキャリーと
して伝達する。そして、この状態で、制御ビットのフリ
ップフロップ８０にフリップフロップ５８の出力がクロ
ックとして供給されるため、制御ビットは通常のダウン
カウンタとして動作する。

【００２９】ここで、カウントの状態を図７に示す。こ
のように、本実施例の時定数制御回路においては、アッ
プカウントの際に２ビットのカウンタとして動作し、ダ
ウンカウントの時に５ビットのカウンタとして動作す
る。このため、例えば無音状態から音声出力が大きくな
ったような場合（アタック時）には、２ビットのアップ
カウンタとして動作し、制御ビットの「１」「１」の出
力の際に、時定数を小さくする信号を出力する。一方、
音声出力が小さくなる場合（リカバリー時）には、５ビ
ットのダウンカウンタとして動作し、制御ビットの
「０」「０」の出力の際に時定数を大きくする信号を出
力する。このため、時定数の変化は、図８に示すよう
に、アタック時に早く、リカバリー時に緩やかに変化す
ることになる。

【００３０】

【発明の効果】以上説明したように、本発明に係る時定
数制御回路によれば、可変積分回路の時定数をＡ／Ｄ側
からＤ／Ａ側に伝達する。このため、量変換器の変換特
性を合致させることが容易であり、入力アナログ信号と
出力アナログ信号を一致させることができる。特に、Ａ
／Ｄ変換器とＤ／Ａ変換器の加算積分回路における時定
数を同一のものにすることにより、変換特性を一致させ
ることができる。

【図面の簡単な説明】

【図１】遅延回路の全体の構成を示すブロック図であ
る。

【図２】制御回路の要部の構成を示すブロック図であ
る。

【図３】カウンタ５０の構成の一例を示すブロック図で
ある。

【図４】カウンタ５０の構成の他の例を示すブロック図
である。

【図５】カウンタ５０のカウント状態を示す説明図であ
る。

【図６】時定数制御回路の一例の構成を示すブロック図
である。

【図７】時定数制御回路内のフリップフロップの状態を
示す説明図である。

【図８】時定数の変化状態を示す説明図である。

【図９】遅延回路の概略構成を示すブロック図である。

【図１０】Ａ／Ｄ変換器の構成例を示すブロック図であ
る。

【図１１】Ｄ／Ａ変換器の構成例を示すブロック図であ
る。

【符号の説明】

１０ Ａ／Ｄ変換器 １２ メモリ １４ Ｄ／Ａ ２４ 可変積分回路 ２６ 制御回路 ２８ 可変積分回路 ３２ メモリ ３４ 制御回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 1/00 H04S 7/00

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 入力されるアナログ信号をパルス列形態
   の信号に変換するＡ／Ｄ変換器であって、出力されるパ
   ルス列形態の信号の出力状態に応じて、その変換特性が
   制御されるＡ／Ｄ変換器と、このＡ／Ｄ変換器から出力
   されるパルス列形態の信号を１、０のデータとして記憶
   するメモリと、メモリからの出力されるパルス列形態の
   信号をアナログ信号に変換するＤ／Ａ変換器と、上記Ａ
   ／Ｄ変換器における変換特性についてのデータを上記Ｄ
   ／Ａ変換器に伝達する伝達手段と、を有し、上記Ｄ／Ａ
   変換器は、伝達手段を介し伝達されたＡ／Ｄ変換器にお
   ける変換特性のデータに応じて、その変換特性が制御さ
   れる遅延回路であって、 上記Ａ／Ｄ変換器は、 アナログ信号を量子化しパルス信号列の形態の信号を出
   力する量子化回路と、 この量子化回路の出力を任意の時定数で積分する可変積
   分回路と、 入力アナログ信号と可変積分回路の出力を加算し、その
   出力を上記量子化回路に供給する加算回路と、 入力信号の変化が大きくなる方向であるか小さくなる方
   向であるかを検出する変化方向検出手段と、 検出した変化方向に応じて、上記可変積分回路の時定数
   を変更する制御手段と、 を含み、 上記Ｄ／Ａ変換器は、 パルス列形態の信号を任意の時定数で積分する可変積分
   回路と、 上記伝達手段を介し伝達されてきた変換特性に応じて、
   上記可変積分回路の時定数を変更する制御手段と、 を含む ことを特徴とする遅延回路。