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JP2995776B2 - Semiconductor device manufacturing method and ECRCVD apparatus used therefor - Google Patents
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JP2995776B2 - Semiconductor device manufacturing method and ECRCVD apparatus used therefor - Google Patents

Semiconductor device manufacturing method and ECRCVD apparatus used therefor

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JP2995776B2
JP2995776B2 JP2015174A JP1517490A JP2995776B2 JP 2995776 B2 JP2995776 B2 JP 2995776B2 JP 2015174 A JP2015174 A JP 2015174A JP 1517490 A JP1517490 A JP 1517490A JP 2995776 B2 JP2995776 B2 JP 2995776B2
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semiconductor device
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Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。DETAILED DESCRIPTION OF THE INVENTION The present invention will be described in the following order.

A.産業上の利用分野 B.発明の概要 C.背景技術[第7図] D.発明が解決しようとする問題点[第8図、第9図] E.問題点を解決するための手段 F.作用 G.実施例[第1図乃至第6図] a.第1の実施例[第1図乃至第3図] a−1.ECRCVD装置の一つの例[第2図] a−2.ECRCVD装置の別の例[第3図] b.第2の実施例[第4図乃至第6図] H.発明の効果 (A.産業上の利用分野) 本発明は半導体装置の製造方法とそれに用いるECRCVD
装置、特に基板の表面部に形成されたトレンチをバイア
スECRCVDにより形成した絶縁膜で埋め込み、その際にト
レンチ外に生じた絶縁膜を水平戻しエッチングする半導
体装置の製造方法に関する。
A. Industrial application fields B. Summary of the invention C. Background art [Fig. 7] D. Problems to be solved by the invention [Figs. 8 and 9] E. Means for solving the problems F. Function G. Embodiment [FIGS. 1 to 6] a. First Embodiment [FIGS. 1 to 3] a-1. One example of an ECRCVD apparatus [FIG. 2] a-2. . Another example of ECRCVD apparatus [Fig. 3] b. Second embodiment [Figs. 4 to 6] H. Effects of the invention (A. Industrial application field) The present invention relates to a method of manufacturing a semiconductor device. And ECRCVD used for it
The present invention relates to a method of manufacturing a semiconductor device, in particular, a trench formed in a surface portion of a substrate is buried with an insulating film formed by bias ECRCVD, and an insulating film generated outside the trench at that time is etched back horizontally.

(B.発明の概要) 本発明は、スループットの向上を図るために、 絶縁膜を埋め込むバイアスECRCVDに引き続いてRIEに
よりトレンチ外の絶縁膜の水平戻しエッチングを行うも
のであり、 また、バイアスECRCVDとRIEを連続的に行うために、 ECRCVD装置にプラズマ引出窓を開閉するゲートバルブ
を設け、該ゲートバルブと被処理基板を支持する支持台
との間にプラズマを形成するための高周波電圧を印加で
きるようにしたものであり、 また、表面にエッチングストップ層を形成した基板表
面部のトレンチをバイアスECRCVDにより絶縁膜で埋め込
み、トレンチ外の絶縁膜の少なくとも一部を水平戻しエ
ッチングにより除去する場合におけるエッチングストッ
プ層の除去をスムーズに且つ確実に行うために、 エッチングストップ層の除去前に、エッチングストッ
プ層の表面部に水平戻しエッチングの際に生じた酸化膜
を除去するものであり、 また、トレンチ外絶縁膜及びエッチングストップ層の
除去により基板表面から突出した状態になったトレンチ
内絶縁膜のその突出した上端部の少なくとも一部を除去
するため、 水平戻しエッチングを行うものである。
(B. Summary of the Invention) In the present invention, in order to improve the throughput, a horizontal return etching of the insulating film outside the trench is performed by RIE following the bias ECRCVD for burying the insulating film. In order to perform RIE continuously, a gate valve that opens and closes a plasma extraction window is provided in the ECRCVD apparatus, and a high-frequency voltage for generating plasma can be applied between the gate valve and a support that supports the substrate to be processed. In addition, the trench in the substrate surface portion having an etching stop layer formed on the surface is buried with an insulating film by bias ECRCVD, and at least a part of the insulating film outside the trench is removed by horizontal back etching to remove the etching. Before removing the etching stop layer, remove the etching layer to ensure that the stop layer is removed smoothly and reliably. It removes the oxide film generated during the horizontal return etching on the surface of the top layer, and also removes the insulating film outside the trench and the insulating film inside the trench that protrudes from the substrate surface by removing the etching stop layer. In order to remove at least a part of the protruding upper end portion, horizontal return etching is performed.

(C.背景技術)[第7図] 従来において、IC、LSI、VLSI等半導体装置の素子間
分離は半導体基板の表面部を選択酸化することにより形
成した選択酸化膜(LOCOS)により行うのが普通であっ
た。しかしながら、選択酸化膜による素子間分離法はバ
ーズビークが発生して寸法変換差が大きくなるという欠
点を有するため素子の微細化への対応が難しくなりつつ
ある。そこで、バーズビークが発生せず従って寸法変換
差が非常に小さいトレンチ分離法が注目されている。
(C. Background Art) [FIG. 7] Conventionally, isolation between elements of a semiconductor device such as an IC, LSI, or VLSI is performed by a selective oxide film (LOCOS) formed by selectively oxidizing a surface portion of a semiconductor substrate. It was normal. However, the element isolation method using a selective oxide film has a disadvantage that a bird's beak is generated and a dimensional conversion difference is increased, so that it is becoming difficult to cope with miniaturization of the element. Therefore, attention has been paid to a trench isolation method in which bird's beaks are not generated and the difference in dimensional conversion is very small.

トレンチ分離法は例えば特開昭57−176742号公報ある
いは特開昭60−53045号公報に紹介されているように、
半導体基板の表面部にトレンチ(溝)を形成し、そのト
レンチをバイアスECRCVDによりSiO2で埋め込むものであ
る。
The trench isolation method is disclosed in, for example, JP-A-57-176742 or JP-A-60-53045.
A trench (groove) is formed in a surface portion of a semiconductor substrate, and the trench is filled with SiO 2 by bias ECRCVD.

第7図(A)乃至(E)はそのようなトレンチ分離法
の一例を工程順に示す断面図である。
7A to 7E are sectional views showing an example of such a trench isolation method in the order of steps.

(A)半導体基板1の表面に同図(A)に示すように、
SiO2からなるパッド層7と、トレンチ埋め込み用絶縁膜
のエッチングに対してストッパとなるところの多結晶シ
リコンからなるエッチングストップ層6を形成する。該
エッチングストップ層6の膜厚は例えば500〜2000Å程
度である。
(A) On the surface of the semiconductor substrate 1, as shown in FIG.
A pad layer 7 made of SiO 2 and an etching stop layer 6 made of polycrystalline silicon serving as a stopper for the etching of the trench filling insulating film are formed. The thickness of the etching stop layer 6 is, for example, about 500 to 2000 °.

(B)次に、異方性エッチングにより同図(B)に示す
ように半導体基板の表面部にトレンチ2を形成する。
(B) Next, a trench 2 is formed in the surface of the semiconductor substrate by anisotropic etching as shown in FIG.

(C)次に、バイアスECRCVDによって第1図(C)に示
すようにSiO2からなる絶縁膜3でトレンチ2を過不足な
く埋め込む。バイアスECRCVD条件は、例えば供給ガスが
SiH4(17.5SCCM)/N2O(35SCCM)、マイクロ波(2.45GH
z)のパワーが1000W、RFバイアスのパワーが500W、磁場
が875ガウス、圧力が7×10-4Torrである。尚、3aはト
レンチ外、即ちアクティブ領域に成長した絶縁膜であ
る。
(C) Next, as shown in FIG. 1 (C), the trench 2 is filled with an insulating film 3 made of SiO 2 without excess or shortage by bias ECRCVD. The bias ECRCVD conditions are, for example,
SiH 4 (17.5SCCM) / N 2 O (35SCCM), microwave (2.45GH
The power of z) is 1000 W, the power of RF bias is 500 W, the magnetic field is 875 Gauss, and the pressure is 7 × 10 -4 Torr. 3a is an insulating film grown outside the trench, that is, in the active region.

(D)次に、同図(D)に示すように、平坦面がエッチ
ングされない条件でバイアスECRCVDにより絶縁膜3aを水
平戻しエッチングする。
(D) Next, as shown in FIG. 3D, the insulating film 3a is horizontally returned etched by bias ECRCVD under the condition that the flat surface is not etched.

ここで、水平戻しエッチングとは、平坦面に対してエ
ッチングレートとデポジションレートとが略等しく、角
度のある面に対してはエッチングレートの方がデポジシ
ョンレートよりも大きな条件で行うエッチングのことを
いい、トレンチ外の絶縁膜の側面が水平方向に後退する
ようにエッチングされるので水平戻しエッチングという
のである。
Here, horizontal return etching refers to etching performed on a flat surface under conditions that the etching rate and the deposition rate are substantially equal, and for an angled surface, the etching rate is higher than the deposition rate. This is called horizontal return etching because the side surface of the insulating film outside the trench is etched so as to recede in the horizontal direction.

尚、このときのバイアスECRCVD条件は工程(C)にお
ける条件のうちのSiH4供給量だけを例えば7SCCM以下と
いうように変えたものであり、他の条件はそのままで良
いのである。
The bias ECRCVD conditions at this time are the same as those in the step (C) except that only the supply amount of SiH 4 is changed to, for example, 7 SCCM or less, and other conditions may be left as they are.

尚、第7図(D)において2点鎖線は水平戻しエッチ
ング前における絶縁膜3、3aの状態を示している。
In FIG. 7D, the two-dot chain line indicates the state of the insulating films 3 and 3a before the horizontal return etching.

(E)更に、水平戻しエッチングを進めるかあるいはト
レンチ2内の絶縁膜3aをレジスト膜でマスクしてのエッ
チングをするかして同図(E)に示すようにトレンチ外
の絶縁膜3aを完全に除去する。
(E) Further, the horizontal return etching is advanced or the insulating film 3a in the trench 2 is masked with a resist film to perform the etching to completely remove the insulating film 3a outside the trench as shown in FIG. To be removed.

尚、エッチングストップ層6は絶縁膜3aを除去する際
に基板1の表面がエッチングされること、更にはダメー
ジを受けることを防止するために形成されるものであ
り、パッド層7はエッチングストップ層6をエッチング
により除去する際に半導体基板1の表面がエッチングさ
れることを防止するためのものである。
The etching stop layer 6 is formed in order to prevent the surface of the substrate 1 from being etched when the insulating film 3a is removed and to prevent the substrate 1 from being damaged. This is for preventing the surface of the semiconductor substrate 1 from being etched when removing 6 by etching.

(D.発明が解決しようとする問題点)[第8図、第9
図] ところで、上述したトレンチ分離法にはいくつかの問
題があった。
(D. Problems to be Solved by the Invention) [FIGS. 8 and 9
FIG.] By the way, the above-described trench isolation method has several problems.

先ず、第1にトレンチ外の絶縁膜をバイアスECRCVDに
よる水平戻しエッチングによって除去するのでスループ
ットをより高くすることが難しいという問題である。
First, there is a problem that it is difficult to further increase the throughput because the insulating film outside the trench is removed by horizontal return etching by bias ECRCVD.

この問題について具体的に説明すると次の通りであ
る。トレンチ外絶縁膜をバイアスECRCVDによる水平戻し
エッチングで行うようにすると絶縁膜の埋め込みとトレ
ンチ外絶縁膜の除去(完全な除去又は完全な除去のため
のエッチングの際のレジストマスクを形成するスペース
を確保するための一部除去)を同じECRCVD装置において
連続的に行うことができ、その点でスループットは良い
と一応はいえる。しかし、バイアスECRCVDの水平戻しエ
ッチングのレートはエッチングレートとデポジションレ
ートの差であり、また、バイアスECRCVD自体RIEに比較
して反応ガスの利用効率が悪い。従って、水平戻しエッ
チングのレートが余り大きくはならない。依って、より
生産性を高める半導体装置の製造コストを低減するため
のスループットの向上という要求に応えることが難しい
のである。そして、これが問題となるのである。
This problem is specifically described as follows. When the insulating film outside the trench is subjected to horizontal back etching by bias ECRCVD, the insulating film is buried and the insulating film outside the trench is removed (the space for forming the resist mask for complete removal or etching for complete removal is secured. Can be continuously performed in the same ECRCVD apparatus, and it can be said that throughput is good in that respect. However, the rate of horizontal return etching in bias ECRCVD is the difference between the etching rate and the deposition rate, and the reaction efficiency of the reaction gas is lower than that of bias ECRCVD itself RIE. Therefore, the rate of horizontal return etching does not become too large. Therefore, it is difficult to meet the demand for improving the throughput for reducing the manufacturing cost of the semiconductor device for improving the productivity. And this is the problem.

また、多結晶シリコンからなるエッチングストップ層
を半導体基板の表面に形成した基板の表面部のトレンチ
を絶縁膜で埋め込んだ後、トレンチ外の絶縁膜をバイア
スECRCVDにより水平戻しエッチングすると、第8図に示
すようにエッチングストップ層6の表面部に濃い酸化膜
8が生じ、水平戻しエッチング後に行うエッチングスト
ップ層6の除去をスムーズに行うことができないという
問題があった。尚、第8図は実際に水平戻しエッチング
を終えた半導体装置断面をSEMで撮影した写真を描出し
た断面図である。
In addition, after the trench on the surface of the substrate in which the etching stop layer made of polycrystalline silicon was formed on the surface of the semiconductor substrate was buried with an insulating film, and the insulating film outside the trench was horizontally returned etched by bias ECRCVD, as shown in FIG. As shown in the figure, a thick oxide film 8 is formed on the surface of the etching stop layer 6, and there is a problem that the etching stop layer 6 cannot be removed smoothly after the horizontal return etching. FIG. 8 is a cross-sectional view showing a photograph of the cross section of the semiconductor device after the horizontal return etching actually taken by SEM.

即ち、トレンチ外絶縁膜をバイアスECRCVDにより水平
戻しエッチングすると多結晶シリコンからなるエッチン
グストップ層6の表面がプラズマ酸化されエッチングス
トップ層6の表面部に薄い酸化膜8ができてしまうので
ある。そして、トレンチ外絶縁膜の水平戻しエッチング
後、基板表面保護の役割を終えたエッチングストップ層
6は例えばKOHを用いたウエットエッチングによりある
いは例えばCl2/HCl等のガスを用いたドライエッチング
により除去する必要があるが、多結晶シリコンからなる
エッチングストップ層6の表面部に薄い酸化膜8が存在
するとエッチングストップ層6を完全にエッチングする
ことができないのである。そして、これは、単結晶の半
導体基板1の表面をきれいに露出させるための妨げにな
るので問題となるのである。
That is, when the insulating film outside the trench is horizontally returned etched by bias ECRCVD, the surface of the etching stop layer 6 made of polycrystalline silicon is plasma-oxidized, and a thin oxide film 8 is formed on the surface of the etching stop layer 6. After the horizontal return etching of the insulating film outside the trench, the etching stop layer 6 which has finished the role of protecting the substrate surface is removed by, for example, wet etching using KOH or dry etching using a gas such as Cl 2 / HCl. Although it is necessary, if the thin oxide film 8 exists on the surface of the etching stop layer 6 made of polycrystalline silicon, the etching stop layer 6 cannot be completely etched. This is a problem because it hinders the surface of the single-crystal semiconductor substrate 1 from being exposed clearly.

また、多結晶シリコンからなるエッチングストップ層
を形成した基板のトレンチの埋め込みをした場合に、ト
レンチ外の絶縁膜を除去し、更にエッチングストップ層
及びパッド層を除去すると、トレンチ2内を埋める絶縁
膜3の上端部が第9図に示すように半導体基板1の表面
から突出するという問題があった。
When the trench in the substrate on which the etching stop layer made of polycrystalline silicon is formed is buried, the insulating film outside the trench is removed, and the etching stop layer and the pad layer are further removed. There is a problem that the upper end of the third 3 protrudes from the surface of the semiconductor substrate 1 as shown in FIG.

というのは、エッチングストップ層6及びパッド層7
を表面に形成した半導体基板1の表面部のトレンチ2を
バイアスECRCVDにより埋めるとトレンチ内絶縁膜3はそ
の表面がエッチングストップ層6の表面と同じ高さにな
るように形成されるが、トレンチ外絶縁膜3aの除去後エ
ッチングストップ層6及びパッド層7を除去すると必然
的にトレンチ内絶縁膜3の上端部が半導体基板1の表面
から突出することになるのである。3bはその突出部であ
る。
That is, the etching stop layer 6 and the pad layer 7
When the trench 2 in the surface portion of the semiconductor substrate 1 having the surface formed thereon is filled by bias ECRCVD, the in-trench insulating film 3 is formed so that its surface is at the same height as the surface of the etching stop layer 6, but outside the trench. If the etching stop layer 6 and the pad layer 7 are removed after the removal of the insulating film 3a, the upper end of the in-trench insulating film 3 necessarily projects from the surface of the semiconductor substrate 1. 3b is the protrusion.

このような突出部3bの存在は半導体基板1の表面に段
差を生ぜしめ、延いては平坦なトレンチアイソレーショ
ンの実現の妨げになるので問題となり、一般には除去す
る必要性があるのである。
The presence of such protrusions 3b causes a step on the surface of the semiconductor substrate 1 and hinders the achievement of a flat trench isolation, which is problematic and generally needs to be removed.

本発明はこのような問題点を解決すべく為されたもの
であり、スループットの向上を図り、エッチングストッ
プ層の完全な除去を可能にし、更にトレンチを埋める絶
縁膜の基板表面から突出する部分を除去して平坦なトレ
ンチアイソレーションを可能にすることを目的とする。
The present invention has been made to solve such a problem, and aims at improving the throughput, enabling complete removal of the etching stop layer, and further reducing the portion of the insulating film that fills the trench from the substrate surface. It is intended to enable removal and flat trench isolation.

(E.問題点を解決するための手段) 本発明の第1のものは、絶縁膜を埋め込むバイアスEC
RCVDに引き続いてRIEによりトレンチ外の絶縁膜の水平
戻しエッチングを行うことを特徴とする。
(E. Means for Solving the Problems) A first aspect of the present invention is a bias EC embedding an insulating film.
Subsequent to RCVD, horizontal return etching of the insulating film outside the trench is performed by RIE.

本発明の第2のものは、ECRCVD装置にプラズマ引出窓
を開閉するゲートバルブを設け、該ゲートバルブと被処
理基板を支持する支持台との間にプラズマを形成するた
めの高周波電圧を印加できるようにしたことを特徴とす
る。
According to a second aspect of the present invention, a gate valve for opening and closing a plasma extraction window is provided in an ECRCVD apparatus, and a high-frequency voltage for forming plasma can be applied between the gate valve and a support for supporting a substrate to be processed. It is characterized by doing so.

本発明の第3のものは、エッチングストップ層の除去
前に、エッチングストップ層の表面部に水平戻しエッチ
ングの際に生じた酸化膜を除去することを特徴とする。
A third aspect of the present invention is characterized in that before removing the etching stop layer, an oxide film generated during horizontal return etching to the surface of the etching stop layer is removed.

本発明の第4のものは、トレンチ内を埋める絶縁膜の
基板表面から突出する部分を水平戻しエッチングにより
除去することを特徴とする。
A fourth aspect of the present invention is characterized in that a portion of the insulating film filling the trench protruding from the substrate surface is removed by horizontal return etching.

(F.作用) 本発明半導体装置のの第1のものによれば、トレンチ
外の絶縁膜の水平戻しエッチングをバイアスECRCVDより
もガスの利用効率が高くエッチングレートの高いところ
のRIEにより行うのでスループットを高めることができ
る。
(F. Function) According to the first aspect of the semiconductor device of the present invention, the horizontal return etching of the insulating film outside the trench is performed by RIE where the gas use efficiency is higher than the bias ECRCVD and the etching rate is higher, so that the throughput is increased. Can be increased.

本発明の第2のものによれば、プラズマ引出窓をゲー
トバルブで閉じて該ゲートバルブと被処理基板支持台と
の間に高周波電圧を加えることによりECRCVD装置を反応
室内でRIEを行うRIE装置として機能させることができ
る。
According to the second aspect of the present invention, an RIE apparatus for performing RIE in an ECRCVD apparatus in a reaction chamber by closing a plasma extraction window with a gate valve and applying a high-frequency voltage between the gate valve and a substrate support to be processed. Can function as

従って、バイアスECRCVDによる絶縁膜でのトレンチの
埋め込みと、エッチングレートの速いRIEによる水平戻
しエッチングとを連続して行うことができる。従って、
スループットの向上に寄与することができる。
Therefore, the trench filling with the insulating film by the bias ECRCVD and the horizontal return etching by the RIE with a high etching rate can be continuously performed. Therefore,
This can contribute to an improvement in throughput.

本発明の第3のものによれば、水平戻しエッチングの
際にエッチングストップ層の表面部に生じた酸化膜を除
去するので、その後のエッチングストップ層の除去をス
ムーズ且つ確実に行うことが可能になる。
According to the third aspect of the present invention, since the oxide film formed on the surface of the etching stop layer during the horizontal return etching is removed, the subsequent removal of the etching stop layer can be performed smoothly and reliably. Become.

本発明の第4のものによれば、トレンチ内絶縁膜の基
板表面から突出する部分の少なくとも一部を水平戻しエ
ッチングするので、その突出する部分を除去し、後で配
線のショート等の問題を生じる虞れのない平坦なトレン
チアイソレーションを実現することができる。
According to the fourth aspect of the present invention, at least a part of the portion of the insulating film in the trench that protrudes from the substrate surface is etched back horizontally. It is possible to realize a flat trench isolation with no possibility of occurrence.

(G.実施例)[第1図乃至第6図] 以下、本発明半導体装置の製造方法とそれに用いるEC
RCVD装置を図示実施例に従って詳細に説明する。
(G. Example) [FIGS. 1 to 6] Hereinafter, a method for manufacturing a semiconductor device of the present invention and EC used therein will be described.
The RCVD apparatus will be described in detail according to the illustrated embodiment.

(a.第1の実施例)[第1図乃至第3図] 第1図(A)、(B)は本発明半導体装置の製造方法
の一つの実施例を工程順に示す断面図である。
(A. First Embodiment) [FIGS. 1 to 3] FIGS. 1A and 1B are cross-sectional views showing one embodiment of a method of manufacturing a semiconductor device of the present invention in the order of steps.

(A)表面にSiO2からなるパッド層7及び多結晶シリコ
ンからなるエッチングストップ層6を有する半導体基板
1の表面部に形成されたトレンチ2、2をバイアスECRC
VDによりSiO2からなる絶縁膜3で埋める。同図(A)は
絶縁膜3による埋め込み後の状態を示す。
(A) A trench ECRC is formed on a surface of a semiconductor substrate 1 having a pad layer 7 made of SiO 2 and an etching stop layer 6 made of polycrystalline silicon on the surface.
The insulating film 3 made of SiO 2 is filled by VD. FIG. 3A shows a state after the burying by the insulating film 3.

このバイアスECRCVDの条件は、例えばSiH4の供給量が
10SCCM、N2Oの供給量が35SCCM、チェンバー内ガス圧が
7×10-4Torr、マイクロ波(2.45GHz)のパワーが1KW、
バイアス用RFのパワーが0.5KW、磁場が875ガウスであ
る。
The conditions of this bias ECRCVD are, for example, when the supply amount of SiH 4 is
10 SCCM, N 2 O of the feed rate is 35 SCCM, chamber the gas pressure is 7 × 10 -4 Torr, the power of the microwave (2.45GH z) 1KW,
The bias RF power is 0.5KW and the magnetic field is 875 gauss.

尚、3aはトレンチ外に成長した絶縁膜である。 3a is an insulating film grown outside the trench.

(B)次に、基板1を大気に晒すことなくRIE室(尚、R
IE室がどのようなものであるかは後で明らかになる。)
にてRIEにより同図(B)に示すようにトレンチ外絶縁
膜3aを水平戻しエッチングする。
(B) Next, without exposing the substrate 1 to the atmosphere,
It will be clear later what the IE room looks like. )
Then, the outer insulating film 3a outside the trench is horizontally etched back by RIE as shown in FIG.

このRIEの条件は例えばSiH4の供給量が15SCCM、N2Oの
供給量が35SCCM、アルゴンArの供給量が75SCCM、内部圧
力1×10-2Torr、RFのパワーが0.2Wcm-2である。
The conditions of this RIE are, for example, the supply amount of SiH 4 is 15 SCCM, the supply amount of N 2 O is 35 SCCM, the supply amount of argon Ar is 75 SCCM, the internal pressure is 1 × 10 −2 Torr, and the power of RF is 0.2 Wcm −2 . .

このようにRIEにより水平戻しエッチングを行うと、
バイアスECRCVDにより水平戻しエッチングを行う場合に
比較してソースガスの利用効率が高く、プラズマを半導
体基板1の表面に近いところにつくることができるので
エッチャントのエネルギーを高くすることができる。従
って、エッチングレートを高くすることができるのであ
る。
When horizontal return etching is performed by RIE in this way,
Compared to the case where horizontal return etching is performed by bias ECRCVD, the utilization efficiency of the source gas is higher and the plasma can be generated near the surface of the semiconductor substrate 1, so that the energy of the etchant can be increased. Therefore, the etching rate can be increased.

(a−1.ECRCVD装置の一つの例)[第2図] 第2図はバイアスECRCVDによる絶縁膜の埋め込みとRI
Eによるトレンチ外絶縁膜の水平戻しエッチングを連続
的に行うのに適したECRCVD装置の一例を示す断面図であ
る。
(A-1. One example of ECRCVD apparatus) [Fig. 2] Fig. 2 shows the burying of insulating film by bias ECRCVD and RI.
FIG. 3 is a cross-sectional view showing an example of an ECRCVD apparatus suitable for continuously performing horizontal return etching of an insulating film outside a trench by E.

同図において、9は石英からなるプラズマ生成室、10
は導波管で、マグネトロン11から発生したマイクロ波
(2.45GHz)12をプラズマ生成室9へ導く。13はソレノ
イドコイルで、プラズマ生成室9内に磁場をつくるため
のものであり、上記マイクロ波12とこの磁場との相乗効
果によりプラズマ生成室9内に供給されたガスのプラズ
マが生成される。14は上記プラズマ生成室9の下側に配
置された反応室で、プラズマ引出窓15を通じて連通して
いる。該反応室14内には半導体基板1を載置する支持台
16が設けられており、ガス管17により例えばSiH4等のガ
スの供給を受ける。そして、プラズマ生成室9によりつ
くられたプラズマはプラズマ引出窓15を通じて半導体基
板1上に引き出され、半導体基板1上にバイアスECRCVD
が進行する。18はバイアス用の高周波電源である。
In the figure, reference numeral 9 denotes a plasma generation chamber made of quartz;
In the waveguide, guiding microwave generated from the magnetron 11 (2.45GH z) 12 to the plasma generation chamber 9. Reference numeral 13 denotes a solenoid coil for creating a magnetic field in the plasma generation chamber 9. The plasma of the gas supplied into the plasma generation chamber 9 is generated by a synergistic effect of the microwave 12 and the magnetic field. Reference numeral 14 denotes a reaction chamber disposed below the plasma generation chamber 9 and communicates through a plasma extraction window 15. A support for mounting the semiconductor substrate 1 in the reaction chamber 14
A gas pipe 17 receives a gas such as SiH 4 . Then, the plasma generated by the plasma generation chamber 9 is extracted onto the semiconductor substrate 1 through the plasma extraction window 15, and is biased onto the semiconductor substrate 1 by bias ECR CVD.
Progresses. Reference numeral 18 denotes a high frequency power supply for bias.

19はRIE室で、ゲートバルブ20を介して上記反応室14
と連通しており、該ゲートバルブ20を開き図示しない移
動手段により半導体基板1を反応室14内からRIE室19内
へ移動することができるようになっている。21はRIE室1
9内の半導体基板1を支持する支持台、22は上記支持台2
1の上側に対向配置された上部電極であり、該上部電極
と、支持台21との間にプラズマ発生用の高周波電圧が印
加される。23はそのプラズマ発生用の高周波電源であ
る。
Reference numeral 19 denotes an RIE chamber, and the reaction chamber 14
The gate valve 20 is opened, and the semiconductor substrate 1 can be moved from the inside of the reaction chamber 14 to the inside of the RIE chamber 19 by moving means (not shown). 21 is RIE room 1
9 is a support for supporting the semiconductor substrate 1 in 9;
An upper electrode facing the upper side of 1 and a high frequency voltage for plasma generation is applied between the upper electrode and the support 21. 23 is a high frequency power supply for generating the plasma.

このRIE室19内にて平行平板型RIEを行うことができる
ようになっている。
In the RIE room 19, parallel plate type RIE can be performed.

しかして、反応室14内にて絶縁膜3の形成をバイアス
ECRCVDにより行い、その後、半導体基板1をRIE室19に
移動して引き続いてRIEによる絶縁膜3に対しての水平
戻しエッチングを行うことができる。
Thus, the formation of the insulating film 3 in the reaction chamber 14 is biased.
After performing the ECRCVD, the semiconductor substrate 1 can be moved to the RIE chamber 19 and subsequently the horizontal return etching of the insulating film 3 by RIE can be performed.

尚、複数のバイアスECRCVD室とRIE室とをゲートバル
ブを介して適宜に接続し、半導体基板を各室に通しなが
ら各工程を連続的に行うようにすることも可能になる。
Note that it is also possible to connect the plurality of bias ECRCVD chambers and the RIE chamber appropriately via a gate valve, and to perform each step continuously while passing the semiconductor substrate through each chamber.

(a−2.ECRCVD装置の別の例)[第3図] 第3図は第1図に示した半導体装置の製造方法の実施
に好適なECRCVD装置の別の例の縦断面図である。
(A-2. Another Example of ECRCVD Apparatus) [FIG. 3] FIG. 3 is a longitudinal sectional view of another example of the ECRCVD apparatus suitable for carrying out the method of manufacturing the semiconductor device shown in FIG.

本ECRCVD装置は一般のECRCVD装置と共通する部分が多
いが下記の点で異なっている。
This ECRCVD apparatus has many parts in common with a general ECRCVD apparatus, but differs in the following points.

反応室14内にプラズマ引出窓15を開閉するゲートバル
ブ24を有し、該ゲートバルブ24と支持台16との間にプラ
ズマを形成するための高周波電圧を印加できるようなっ
ている。ゲートバルブ24は少なくとも主要部が導電体か
らなるが、表面が例えばテフロン等の絶縁膜で覆われて
いても良い。そして、プラズマ引出窓15を塞ぐ部分は絶
縁物により構成されている。
A gate valve 24 for opening and closing the plasma extraction window 15 is provided in the reaction chamber 14, and a high-frequency voltage for forming plasma between the gate valve 24 and the support 16 can be applied. Although at least a main part of the gate valve 24 is made of a conductor, the surface may be covered with an insulating film such as Teflon. The portion closing the plasma extraction window 15 is made of an insulating material.

バイアスECRCVDを行うときはゲートバルブ24をプラズ
マ引出窓15を閉じない状態にし、ゲートバルブ24と支持
台16との間には高周波電圧を印加しないで普通のバイア
スECRCVDと同じように行う。
When performing the bias ECRCVD, the gate valve 24 is kept in a state where the plasma extraction window 15 is not closed, and the high frequency voltage is not applied between the gate valve 24 and the support 16 in the same manner as the normal bias ECRCVD.

そして、バイアスECRCVDを終えてRIEを行うときは第
3図に示すようにゲートバルブ24でプラズマ引出窓15を
閉じ、該ゲートバルブ24と支持台16との間にプラズマ形
成用の高周波電圧を印加し、そしてガス管17からはエッ
チング用のガスを供給する。
Then, when performing RIE after the bias ECRCVD, the plasma extraction window 15 is closed by the gate valve 24 as shown in FIG. 3, and a high-frequency voltage for plasma formation is applied between the gate valve 24 and the support 16. Then, an etching gas is supplied from the gas pipe 17.

このようなECRCVD装置によってもバイアスECRCVDによ
る絶縁膜でのトレンチの埋め込みと、トレンチ外の絶縁
膜のRIEによる水平戻しエッチングとを連続して行うこ
とができるのである。
Even with such an ECRCVD apparatus, the filling of the trench with the insulating film by the bias ECRCVD and the horizontal return etching by the RIE of the insulating film outside the trench can be continuously performed.

尚、25はプラズマ生成室9を排気する排気管、26は該
排気管25を開閉する電磁バルブである。該排気管25はプ
ラズマ生成室9内をプラズマクリーニングするためのも
ので、ゲートバルブ24によってプラズマ引出窓15を閉塞
し、その状態でプラズマをプラズマ生成室9内に発生さ
せながら排気管25によりプラズマ生成室9を排気するこ
とによりプラズマ生成室9内面に付着した反応生成物を
除去することができ、これによりパーティクルを防止す
ることができる。尤も、かかるプラズマ生成室9内をプ
ラズマクリーニングする機構は必ずしも不可欠なもので
はない。
Incidentally, reference numeral 25 denotes an exhaust pipe for exhausting the plasma generation chamber 9, and reference numeral 26 denotes an electromagnetic valve for opening and closing the exhaust pipe 25. The exhaust pipe 25 is for cleaning the inside of the plasma generation chamber 9 by plasma. The plasma extraction window 15 is closed by the gate valve 24, and in this state, plasma is generated by the exhaust pipe 25 while generating plasma in the plasma generation chamber 9. By exhausting the generation chamber 9, the reaction products attached to the inner surface of the plasma generation chamber 9 can be removed, and thereby particles can be prevented. However, the mechanism for plasma cleaning the inside of the plasma generation chamber 9 is not always essential.

(b.第2の実施例)[第4図乃至第6図] 第4図(A)乃至(E)は本発明半導体装置の製造方
法の第2の実施例を工程順に示す断面図である。
(B. Second Embodiment) [FIGS. 4 to 6] FIGS. 4 (A) to 4 (E) are sectional views showing a second embodiment of the method of manufacturing a semiconductor device of the present invention in the order of steps. .

(A)第1図に示した半導体装置の製造方法の場合と同
様な方法でトレンチ2に対する絶縁膜3による埋め込み
を行う。第4図(A)は埋め込み終了後の状態を示す。
(A) The trench 2 is filled with the insulating film 3 in the same manner as in the method of manufacturing the semiconductor device shown in FIG. FIG. 4A shows a state after the embedding is completed.

(B)次に、第7図(D)、(E)に示したと同じよう
にバイアスECRCVDによる水平戻しエッチングによりトレ
ンチ外絶縁膜3aを除去する。この水平戻しエッチング時
におけるバイアスECRCVDは埋め込み時における条件のう
ちのソースガスのSiH4供給量だけを変えたものである。
(B) Next, as shown in FIGS. 7D and 7E, the insulating film 3a outside the trench is removed by horizontal return etching by bias ECRCVD. In the bias ECRCVD at the time of the horizontal return etching, only the supply amount of SiH 4 of the source gas is changed among the conditions at the time of the filling.

すると、トレンチ外絶縁膜3aは除去される。しかし、
多結晶シリコンからなるエッチングストップ層6の表面
がプラズマ酸化されてしまうのである。8はそのプラズ
マ酸化によりエッチングストップ層6表面部に生じたプ
ラズマ酸化膜である。第4図(B)は水平戻しエッチン
グ後の状態を示す。
Then, the insulating film outside the trench 3a is removed. But,
The surface of the etching stop layer 6 made of polycrystalline silicon is plasma-oxidized. Reference numeral 8 denotes a plasma oxide film formed on the surface of the etching stop layer 6 by the plasma oxidation. FIG. 4B shows the state after the horizontal return etching.

(C)次に、ソースガスとしてシリコン酸化膜に対する
エッチングガスであるNF3+Ar(NF3を不活性ガスの一つ
であるArで希釈したもの。他の不活性ガスにより希釈し
ても良い。)等を供給してシリコン酸化膜8に対するド
ライエッチングを行う。
(C) Next, NF 3 + Ar as an etching gas for the silicon oxide film as a source gas (NF 3 is diluted with Ar which is one of inert gases. It may be diluted with another inert gas. ) Is supplied to perform dry etching on the silicon oxide film 8.

このドライエッチングは水平戻しエッチング後それに
引き続いて同じECRCVD装置内において例えばNF3の供給
量を40SCCM、マイクロ波のパワーを1000W、内部圧力を
1×10-3Torr、磁場を875ガウスにする条件をつくり出
すことによって行うことができる。
In this dry etching, after the horizontal return etching, the subsequent conditions are the same in the same ECRCVD apparatus, for example, the supply amount of NF 3 is 40 SCCM, the power of the microwave is 1000 W, the internal pressure is 1 × 10 -3 Torr, and the magnetic field is 875 gauss. It can be done by creating.

このドライエッチングによりエッチングストップ層6
の表面のシリコン酸化膜8及びエッチングストップ層6
自身の表層を除去することができる。第4図(C)はこ
のドライエッチング後の状態を示す。
By this dry etching, the etching stop layer 6 is formed.
Silicon oxide film 8 and etching stop layer 6 on the surface of
It can remove its own surface layer. FIG. 4C shows the state after the dry etching.

尚、第5図は実際にこのドライエッチングを終えた半
導体装置断面をSEM(走査型電子顕微鏡)で撮影した写
真を描出した断面図であり、この図と第8図の比較から
もシリコン酸化膜8が完全に除去されていることが明ら
かである。
FIG. 5 is a cross-sectional view depicting a photograph of a cross section of the semiconductor device actually finished with the dry etching taken by a scanning electron microscope (SEM). From the comparison between FIG. 5 and FIG. It is clear that 8 has been completely removed.

(D)次に、第4図(D)に示すように多結晶シリコン
からなるエッチングストップ層6を、例えばKOHを用い
たウエットエッチングによりあるいはCl2/HCl等のガス
を用いたドライエッチングにより除去する。
(D) Next, as shown in FIG. 4 (D), the etching stop layer 6 made of polycrystalline silicon is removed by, for example, wet etching using KOH or dry etching using a gas such as Cl 2 / HCl. I do.

(E)次に、トレンチ2内の絶縁膜3の基板1から突出
する部分3bをバイアスECRCVDによる水平戻しエッチング
によって同図(E)に示すように除去する。
(E) Next, a portion 3b of the insulating film 3 protruding from the substrate 1 in the trench 2 is removed by horizontal return etching by bias ECRCVD as shown in FIG.

このときのバイアスECRCVD条件は、例えば、マイクロ
波(2.45GHz)のパワーが1000W、バイアス用RFのパワー
が500W、SiH4の供給量が15SCCM以下(例えば7SCCM)、N
2Oの供給量が35SCCM、内部圧力が1.6×10-3以下(例え
ば7×10-4Torr)、磁場が875ガウスである。尚、ソー
スガス中に不活性ガスたるArを例えば72SCCM程度加える
ようにしても良い。この条件では平坦面(水平面)に対
してはエッチングレートとデポジションレートとが略等
しく、角度のある面に対してはエッチングレートがデポ
ジションレートよりも大きくなるのでトレンチ2内の絶
縁膜3の半導体基板1の表面から突出した部分3bのみを
除去することができる。
Bias ECRCVD condition at this time is, for example, microwave power 1000W, the bias RF power is 500W of (2.45 GHz z), following the supply amount of SiH 4 is 15 SCCM (e.g. 7 sccm), N
The supply amount of 2 O is 35 SCCM, the internal pressure is 1.6 × 10 −3 or less (for example, 7 × 10 −4 Torr), and the magnetic field is 875 gauss. Note that Ar, which is an inert gas, may be added to the source gas, for example, at about 72 SCCM. Under this condition, the etching rate is substantially equal to the deposition rate for a flat surface (horizontal surface), and the etching rate is higher than the deposition rate for an angled surface. Only the portion 3b protruding from the surface of the semiconductor substrate 1 can be removed.

尚、水平戻しエッチングは当初ファセッティング(fa
cetting)効果により絶縁膜3の突出部分3bの角部3c
[第4図(D)参照]がとれ、突出部3bの断面形状が台
形になり、その後徐々にその突出部3bの幅が狭くなる態
様で進行する。
Note that horizontal return etching is initially faceted (fa
corner 3c of the projecting portion 3b of the insulating film 3 due to the cetting) effect.
[See FIG. 4 (D)], the cross-sectional shape of the protrusion 3b becomes trapezoidal, and then the width of the protrusion 3b gradually decreases.

尚、本半導体装置の製造方法において、絶縁膜3の突
出部3bを除去する水平戻しエッチングをバイアスECRCVD
によってではなく第1図に示した半導体装置の製造方法
におけるトレンチ外絶縁膜3aの除去と同様にRIEによっ
て行うようにしても良い。そして、このようにするとス
ループットの向上を図ることができることは前述したと
ころから明らかである。ちなみに、本半導体装置の製造
方法においてもトレンチ外絶縁膜3aを除去する水平戻し
エッチング[第4図(B)参照]をバイアスECRCVDによ
ってではなくRIEによって行うようにしても良いことは
いうまでもない。
In the method of manufacturing the semiconductor device, horizontal return etching for removing the protruding portion 3b of the insulating film 3 is performed by bias ECR CVD.
Instead, the RIE may be performed similarly to the removal of the insulating film 3a outside the trench in the method for manufacturing the semiconductor device shown in FIG. It is apparent from the above that the throughput can be improved by doing so. Incidentally, it goes without saying that also in the method of manufacturing the semiconductor device, the horizontal return etching [see FIG. 4 (B)] for removing the insulating film 3a outside the trench may be performed not by bias ECRCVD but by RIE. .

第6図(A)、(B)は第4図に示した半導体装置の
製造方法を変形した変形例を工程順に示すものである。
6 (A) and 6 (B) show a modification of the method of manufacturing the semiconductor device shown in FIG. 4 in the order of steps.

本変形例はトレンチ2をテーパー状に形成した場合に
おいてトレンチ2を埋める絶縁膜3の半導体基板1の表
面から突出した部分3bの角部3cをファセッティング(fa
cetting)効果により除去するようにしたものである。
トレンチ2をテーパー状に形成するのは絶縁膜3による
埋め込みをし易くするためである。
In this modification, when the trench 2 is formed in a tapered shape, the corner 3c of the portion 3b of the insulating film 3 filling the trench 2 and protruding from the surface of the semiconductor substrate 1 is faceted (fa).
cetting) effect.
The reason why the trench 2 is formed in a tapered shape is to facilitate the filling with the insulating film 3.

(A)第6図(A)はトレンチ2に対する絶縁膜3によ
る埋め込み、トレンチ2外絶縁膜の除去、エッチングス
トップ層6の除去を終えた状態を示す。この場合、この
後でゲート材等を形成した場合には絶縁膜3の突出部3b
の角部3cにおいてゲート材が絶縁膜3によってマスキン
グされてショートする場合がある。そこで少なくともそ
の角部3cを除去する必要性があるのである。
(A) FIG. 6 (A) shows a state in which the trench 2 has been filled with the insulating film 3, the insulating film outside the trench 2 has been removed, and the etching stop layer 6 has been removed. In this case, when a gate material or the like is formed thereafter, the protrusion 3b of the insulating film 3 is formed.
There is a case where the gate material is masked by the insulating film 3 at the corner 3c of FIG. Therefore, it is necessary to remove at least the corner 3c.

(B)次に、水平戻しエッチングにより同図(B)に示
すように角部3cを除去する。このようにするとゲート材
のショートを防止することができる。
(B) Next, the corner 3c is removed by horizontal return etching as shown in FIG. This can prevent the gate material from being short-circuited.

尚、角部3cを除去するにとどまらず突出部3bを完全に
除去するようにしても良いが、ゲート酸化時のスイニン
グ(thining)を防止するために突出部3bを意図的に残
存させる場合にはファセティング(facetting)効果に
よる角部3cの除去が行われた段階で水平戻しエッチング
を停止することになる。
The protrusion 3b may be completely removed in addition to removing the corner 3c. However, in the case where the protrusion 3b is intentionally left to prevent the thinning during gate oxidation. The horizontal return etching is stopped when the corner 3c is removed by the faceting effect.

尤も、突出部3bを完全に除去する方が良い場合も少な
くなく、その場合には当然に水平戻しエッチングを突出
部3bがなくなるまで続ける必要がある。このような場合
において、水平戻しエッチングの全部をバイアスECRCVD
のみにやるようにしても良いし、最初RIEを軽く行いそ
の後バイアスECRCVDにより行うようにしても良い。とい
うのは、RIEによれば良好なファセッティング効果が得
られるからである。この場合の条件としては、例えば、
ソースガスがCHF3(75SCCM)/O2(8SCCM)、ガス圧が50
mTorr、プラズマ発生用のRFのパワーが0.25W/cm2が良
い。
However, in many cases, it is better to completely remove the protrusion 3b. In this case, it is necessary to continue the horizontal return etching until the protrusion 3b disappears. In such a case, all of the horizontal return etching is performed by bias ECRCVD.
Only, or RIE may be performed first lightly and then performed by bias ECRCVD. This is because RIE provides a good faceting effect. Conditions in this case include, for example,
Source gas is CHF 3 (75SCCM) / O 2 (8SCCM), gas pressure is 50
mTorr and RF power for plasma generation of 0.25 W / cm 2 are good.

しかし、水平戻しエッチングの全部をRIEにより行う
ようにしても良い等種々のバリエーションが考えられ
る。
However, various variations are conceivable such that the entire horizontal return etching may be performed by RIE.

(H.発明の効果) 以上に述べたように、本発明の第1のものは、表面部
にトレンチが形成された基板の該トレンチをバイアスEC
RCVDにより形成した絶縁膜で埋め込み、それに引き続い
てその埋め込みの際にトレンチ外に成長した絶縁膜に対
してRIEによるバイアスECRCVDを行うことを特徴とする
ものである。
(H. Effects of the Invention) As described above, the first aspect of the present invention is a method of forming a trench EC on a substrate having a trench formed on the surface thereof.
It is characterized by burying with an insulating film formed by RCVD, and subsequently performing bias ECRCVD by RIE on the insulating film grown outside the trench during the filling.

従って、本発明の第1のものによれば、トレンチ外の
絶縁膜の水平戻しエッチングをバイアスECRCVDよりもガ
スの利用効率が高くエッチングレートの高いところのRI
Eにより行うのでスループットを高めることができる。
Therefore, according to the first aspect of the present invention, the horizontal return etching of the insulating film outside the trench is performed by using the RI in which the gas use efficiency is higher and the etching rate is higher than the bias ECRCVD.
Since this is performed by E, the throughput can be increased.

本発明の第2のものは、電子サイクロトロン共鳴を利
用してプラズマを発生するプラズマ生成室と、被処理基
板が配置され該プラズマ生成室とプラズマ引出窓にて連
通する反応室とからなるECRCVD装置において、導電体か
らなり上記プラズマ引出窓を開閉するゲートバルブを設
け、該ゲートバルブと被処理基板を支持する支持体との
間にプラズマ形成用の高周波電圧を印加できるようにし
たことを特徴とするものである。
A second aspect of the present invention is an ECRCVD apparatus including a plasma generation chamber for generating plasma using electron cyclotron resonance, and a reaction chamber in which a substrate to be processed is disposed and communicates with the plasma generation chamber through a plasma extraction window. Wherein a gate valve made of a conductor and opening and closing the plasma extraction window is provided, and a high-frequency voltage for plasma formation can be applied between the gate valve and a support for supporting a substrate to be processed. Is what you do.

従って、本発明の第2のものによれば、プラズマ引出
窓をゲートバルブで閉じて該ゲートバルブと被処理基板
支持台との間に高周波電圧を加えることによりECRCVD装
置を、反応室内でRIEを行うRIE装置として機能させるこ
とができる。
Therefore, according to the second aspect of the present invention, the plasma extraction window is closed by a gate valve, and a high-frequency voltage is applied between the gate valve and the substrate to be processed. It can function as a RIE device to perform.

依って、バイアスECRCVDによる絶縁膜でのトレンチの
埋め込みと、エッチングレートの速いRIEによる水平戻
しエッチングとを連続して行うことができ、延いてはス
ループットの向上を図ることができる。
Therefore, the trench can be buried in the insulating film by the bias ECRCVD and the horizontal return etching by the RIE having a high etching rate can be continuously performed, and the throughput can be improved.

本発明の第3のものは、表面に後述する水平戻しエッ
チングに際して下地を保護するエッチングストップ層を
有する基板の表面部に形成されたトレンチをバイアスEC
RCVDにより形成した絶縁膜で埋め込み、次いで、その埋
め込みの際にトレンチ外に形成された絶縁膜に対する水
平戻しエッチングを行い、その後、上記エッチングスト
ップ層を除去する半導体装置の製造方法であって、上記
水平戻しエッチングの後上記エッチングストップ層の除
去前に、該多結晶シリコン層の表面に上記水平戻しエッ
チングの際に生じた薄い絶縁膜を除去する工程を有する
ことを特徴とするものである。
According to a third aspect of the present invention, a trench formed in a surface portion of a substrate having an etching stop layer for protecting a base in a horizontal return etching described later is formed on a surface of a substrate by a bias EC.
Embedded in an insulating film formed by RCVD, and then performing horizontal back etching on the insulating film formed outside the trench at the time of the embedding, and thereafter, removing the etching stop layer, the method for manufacturing a semiconductor device, After the horizontal return etching and before removing the etching stop layer, a step of removing a thin insulating film generated at the time of the horizontal return etching on the surface of the polycrystalline silicon layer is provided.

従って、本発明の第3のものによれば、水平戻しエッ
チングの際にエッチングストップ層の表面部に生じた酸
化膜を除去するので、その後のエッチングストップ層の
除去をスムーズ且つ確実に行うことが可能になる。
Therefore, according to the third aspect of the present invention, since the oxide film formed on the surface of the etching stop layer during the horizontal return etching is removed, the subsequent removal of the etching stop layer can be performed smoothly and reliably. Will be possible.

本発明の第4のものは、表面に後述する水平戻しエッ
チングに際して下地を保護するエッチングストップ層を
有する基板の表面部に形成されたトレンチをバイアスEC
RCVDにより形成した絶縁膜で埋め込み、次いで、その埋
め込みの際にトレンチ外に形成された絶縁膜に対する水
平戻しエッチングを行い、その後、上記エッチングスト
ップ層を除去する半導体装置の製造方法であって、上記
エッチングストップ層の除去後、上記トレンチを埋める
絶縁膜の上記基板の表面から突出する部分の少なくとも
一部分の除去を水平戻しエッチングにより行うことを特
徴とするものである。
According to a fourth aspect of the present invention, a trench formed in a surface portion of a substrate having an etching stop layer for protecting a base during horizontal return etching described later is formed on a surface of a substrate by a bias EC.
Embedded in an insulating film formed by RCVD, and then performing horizontal back etching on the insulating film formed outside the trench at the time of the embedding, and thereafter, removing the etching stop layer, the method for manufacturing a semiconductor device, After removing the etching stop layer, at least a portion of a portion of the insulating film filling the trench protruding from the surface of the substrate is removed by horizontal return etching.

従って、本発明の第4のものによれば、トレンチ内絶
縁膜の基板表面から突出する部分の少なくとも一部分を
水平戻しエッチングするので、その突出する部分を後で
配線のショート等の問題の生じる虞れのない平坦なトレ
ンチアイソレーションを実現することができるように除
去することができるのである。
Therefore, according to the fourth aspect of the present invention, at least a part of the portion of the insulating film in the trench that protrudes from the substrate surface is etched back horizontally. It can be removed so as to achieve flat trench isolation without any problem.

【図面の簡単な説明】[Brief description of the drawings]

第1図(A)、(B)は本発明半導体装置の製造方法の
一つの実施例を工程順に示す断面図、第2図、第3図は
半導体装置の製造方法に好適なECRCVD装置の各別の例を
示す断面図、第4図(A)乃至(E)は本発明半導体装
置の製造方法の他の実施例を工程順に示す断面図、第5
図はエッチングストップ層表面部の酸化膜を除去した後
における半導体装置断面をSEM撮影した写真を描出した
断面図、第6図(A)、(B)は第4図に示した半導体
装置の製造方法の変形例を工程順に示す断面図、第7図
(A)乃至(E)は背景技術を工程順に示す断面図、第
8図は発明が解決しようとする一つの問題点を示すとこ
ろのエッチングストップ層表面部に酸化膜ができた状態
の半導体装置断面をSEM撮影した写真を描出した断面
図、第9図は発明が解決しようとする別の問題点を示す
断面図である。 符号の説明 1……基板、2……トレンチ、 3……絶縁膜、3a……トレンチ外絶縁膜、 3b……トレンチ内絶縁膜の基板表面から突出した部分、 6……エッチングストップ層、 8……エッチングストップ層表面部に生じた酸化膜、 9……プラズマ生成室、14……反応室、 15……プラズマ引出窓、 16……支持台、21……支持台、 23……プラズマ発生用高周波電源、 24……ゲートバルブ。
1 (A) and 1 (B) are cross-sectional views showing one embodiment of a method of manufacturing a semiconductor device of the present invention in the order of steps, and FIGS. 2 and 3 are ECRCVD apparatuses suitable for a method of manufacturing a semiconductor device. FIGS. 4A to 4E are cross-sectional views showing another embodiment of the method of manufacturing a semiconductor device of the present invention in the order of steps, and FIGS.
FIG. 6 is a cross-sectional view showing a SEM photograph of a cross section of the semiconductor device after removing an oxide film from the surface of the etching stop layer. FIGS. 6A and 6B are views for manufacturing the semiconductor device shown in FIG. 7A to 7E are cross-sectional views showing the background art in the order of steps, and FIG. 8 is an etching showing one problem to be solved by the invention. FIG. 9 is a cross-sectional view showing a SEM photograph of a cross section of the semiconductor device in which an oxide film is formed on the surface of the stop layer. FIG. 9 is a cross-sectional view showing another problem to be solved by the present invention. DESCRIPTION OF SYMBOLS 1 ... substrate, 2 ... trench, 3 ... insulating film, 3a ... outside trench insulating film, 3b ... portion protruding from the substrate surface of trench inside insulating film, 6 ... etching stop layer, 8 …… Oxide film formed on the surface of the etching stop layer 9 …… Plasma generation chamber 14… Reaction chamber 15… Plasma extraction window 16… Support base 21… Support base 23… Plasma generation High frequency power supply for 24, gate valve.

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】表面部にトレンチが形成された基板の上記
トレンチをバイアスECRCVDにより形成した絶縁膜で埋め
込み、 それに引き続いてその埋め込みの際にトレンチ外に成長
した絶縁膜に対してRIEによる水平戻しエッチングを行
う ことを特徴とする半導体装置の製造方法
1. A trench having a trench formed on a surface thereof is filled with an insulating film formed by bias ECRCVD. Subsequently, the insulating film grown outside the trench at the time of the filling is returned horizontally by RIE. Etching is performed, and a method of manufacturing a semiconductor device is performed.
【請求項2】電子サイクロトロン共鳴を利用してプラズ
マを発生するプラズマ生成室と、被処理基板が配置され
該プラズマ生成室とプラズマ引出窓にて連通する反応室
とからなるECRCVD装置において、 導電体からなり上記プラズマ引出窓を開閉するゲートバ
ルブを設け、 上記ゲートバルブと被処理基板を支持する支持体との間
にプラズマ形成用の高周波電圧を印加できるようにした ことを特徴とするECRCVD装置
2. An ECR CVD apparatus comprising: a plasma generation chamber for generating plasma using electron cyclotron resonance; and a reaction chamber in which a substrate to be processed is disposed and communicates with the plasma generation chamber through a plasma extraction window. A gate valve for opening and closing the plasma extraction window, wherein a high-frequency voltage for plasma formation can be applied between the gate valve and a support for supporting a substrate to be processed.
【請求項3】表面に後述する水平戻しエッチングに際し
て下地を保護するエッチングストップ層を有する基板の
表面部に形成されたトレンチをバイアスECRCVDにより形
成した絶縁膜で埋め込み、次いで、その埋め込みの際に
トレンチ外に形成された絶縁膜に対する水平戻しエッチ
ングを行い、その後、上記エッチングストップ層を除去
する半導体装置の製造方法であって、 上記水平戻しエッチングの後上記エッチングストップ層
の除去前に、該多結晶シリコン層の表面に上記水平戻し
エッチングの際に生じた薄い絶縁膜を除去する工程を有
する ことを特徴とする半導体装置の製造方法
3. A trench formed on a surface portion of a substrate having an etching stop layer for protecting a base during horizontal return etching to be described later on the surface is buried with an insulating film formed by bias ECRCVD. A method for manufacturing a semiconductor device, comprising: performing horizontal return etching on an insulating film formed outside, and then removing the etching stop layer, wherein after the horizontal return etching and before removing the etching stop layer, A method of manufacturing a semiconductor device, comprising a step of removing a thin insulating film formed on the surface of a silicon layer during the horizontal return etching.
【請求項4】表面に後述する水平戻しエッチングに際し
て下地を保護するエッチングストップ層を有する基板の
表面部に形成されたトレンチをバイアスECRCVDにより形
成した絶縁膜で埋め込み、次いで、その埋め込みの際に
トレンチ外に形成された絶縁膜に対する水平戻しエッチ
ングを行い、その後、上記エッチングストップ層を除去
する半導体装置の製造方法であって、 上記エッチングストップ層の除去後、上記トレンチを埋
める絶縁膜の上記基板の表面から突出する部分の少なく
とも一部分の除去を水平戻しエッチングにより行う ことを特徴とする半導体装置の製造方法
4. A trench formed on the surface of a substrate having an etching stop layer for protecting a base during horizontal return etching to be described later is buried with an insulating film formed by bias ECRCVD. A method for manufacturing a semiconductor device, comprising: performing horizontal return etching on an insulating film formed outside, and then removing the etching stop layer, wherein after removing the etching stop layer, the substrate of the insulating film filling the trench is removed. A method of manufacturing a semiconductor device, comprising removing at least a part of a portion protruding from a surface by horizontal back etching.
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