JP2996153B2 - Ａｓｉｃ検証方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＳＩＣ検証方法に
係わり、特に大規模な回路機能を有するＡＳＩＣのシミ
ュレーション効率を改善したＡＳＩＣ検証方法に関す
る。

【０００２】

【従来の技術】一般的なＡＳＩＣの設計手順としては、
自動設計あるいは人手設計のいずれの場合においても、
ユーザーが定めるＡＳＩＣの外部条件、設計要項等のシ
ステム仕様に基づきＡＳＩＣの機能仕様を作成し、ＡＳ
ＩＣの動作の詳細を設計する機能設計工程と、この工程
で得られた機能設計データに基づきＡＳＩＣがＮＡＮＤ
およびインバータ等の論理ゲートを単位とするレベルに
まで具体化され、これらゲートの接続関係に主眼をおい
た設計であって、あらかじめ用意された論理セルライブ
ラリを使用して行なう論理設計工程と、ＡＳＩＣの製造
条件に基づき使用するトランジスタの形状、電気的性能
等を設計するデバイス設計工程と、論理セルライブラリ
に使用する基本論理単位とデバイス設計によって得られ
るトランジスタライブラリを組み合せて、その性能を回
路シミュレータによって予測してパラメータの形で提供
する回路セルの設計およびレイアウト設計後のデータを
基により詳細な電源変動、温度変動、クリティカルパス
の余裕度等を検証する全体回路設計からなる論理設計工
程と、論理設計から得られた接続情報および回路設計よ
り得られた論理セルライブラリを用いて論理ゲートの配
置配線を行なうレイアウト設計工程と、製造後のＡＳＩ
Ｃが所期の性能および機能を満たしていることを調べる
ための入力試験データおよび出力期待値等のテストパタ
ンを設計する試験設計工程とからなる。

【０００３】上述した設計工程のうちの論理設計工程に
おいては、論理セルライブラリとして基本ゲートの他に
複合ゲート、フリップフロップ、入出バッファのような
数ゲートから十数ゲート規模のセルが含まれる。これら
の各ゲートの電気的特性から予測した延値を論理回路に
与えて、回路接続された所定の機能ブロック間のパスに
おける素子および配線の遅延時間を計算しそのクリティ
カルパスの遅延シミュレーションを行なうパス解析法等
のシミュレーション手段が用いられ、回路設計工程およ
びレイアウト設計工程と密接な関係をもたせて作業が行
なわれる。

【０００４】従来のこの種の検証方法の一例が、特開平
４−２３８５７６号公報に記載されている。同公報記載
の遅延シミュレーション方法の構成要部を示した図６を
参照すると、遅延シミュレータ１０は検証対象の論理回
路１１とこの回路を検証するためのテストパタン１２と
論理回路１３内のすべての素子遅延および配線遅延値か
らなる遅延情報１３とから所定の情報が与えられるとと
もに、シミュレーション結果をリスト１４に出力する。

【０００５】このシミュレータ１０は、テストパタン１
２を用いてゼロディレイまたはユニットディレイシミュ
レーションを行なうシミュレータ１０１と、このシミュ
レータ１０１によるシミュレーション結果から活性化さ
れたパスを検出するパス検出手段１０２と、活性化され
たパスの情報入力ピン名とその素子に接続される前段の
素子の出力ピン名と活性化時の出力状態値をスタックす
る活性化テーブル１０３と、活性化されたパスのみにつ
いて詳細な遅延情報に基づき遅延シミュレーションを行
なう論理シミュレータ１０４と、この論理シミュレータ
１０４のシミュレーションの結果から最小遅延時間およ
び最大遅延時間のクリティカルパスを求めるパス解析手
段１０５とを備える。

【０００６】このシミュレーション動作を説明すると、
まず、始めにテストパタン１２が与えられると、ゼロ
（０）ディレイあるいはユニットディレイシミュレータ
１０１により論理回路１１全体のシミュレータにより、
論理回路１１の回路全体のシミュレーションを行なう。

【０００７】このとき活性化された素子についてその素
子の入力ピン名とその素子に接続される前段の素子の出
力ピン名と活性化されたときの出力状態値を活性化テー
ブル１０３にスタックする。最終的には論理回路の外部
入力ピンの変化が外部出力ピンに伝播した後、活性化さ
れた出力ピンからファンイントレースを行ない、活性化
されたパスをパス検出手段１０２により求める。

【０００８】次に、活性化されたパスについてのみ遅延
情報１３および活性化テーブル１０３の情報から素子遅
延時間および配線遅延時間を考慮した詳細なシミュレー
ションを論理シミュレータ１０４で行なう。その結果を
活性化テーブル１０３にスタックする。このスタックさ
れたシミュレーション結果を基にパス解析手段１０５に
より最大および最小遅延を求めている。

【０００９】

【発明が解決しようとする課題】上述したように、従来
の遅延シミュレータにおいては、回路全体のパスの活性
化状態をユニットまたはゼロディレイのゲートレベルシ
ミュレーションを利用して求めているので、回路規模が
大きくなるとシミューションの高速化が困難になってく
るという問題があった。

【００１０】また、活性化テーブルをゲートレベルの回
路に対して用意しているので、回路規模が大きくなると
活性化テーブルに必要なメモリ量が膨大な量になってく
るとともに、活性化されたパスが膨大になり遅延シミュ
レーションの時間が長時間必要となってくるという問題
もあった。

【００１１】本発明の目的は、上述の欠点に鑑みなされ
たものであり、大規模のＡＳＩＣ半導体における機能お
よびタイミングの検証を高速に実行する検証方法を提供
することにある。

【００１２】

【課題を解決するための手段】本発明のＡＳＩＣ検証方
法の特徴は、ＡＳＩＣの機能設計データに基づきこのＡ
ＳＩＣの内部回路が論理積回路、論理和回路、インバー
タ回路、複合ゲート、フリップフロップおよび入出バッ
ファ等のセルを含む基本セルを単位とする階層レベルに
まで具体化され、これら論理回路相互間の接続にあらか
じめ用意された論理セルライブラリを使用するととも
に、フリップフロップ、加算器、減算器、選択回路など
をそれぞれ機能ブロックとし、各ゲートの電気的特性か
ら予測した遅延値を与えて所定の機能ブロック間の回路
接続されたパスにおける素子および配線の遅延時間を計
算しそのクリティカルパスの解析を行なう遅延シミュレ
ーションを対象とするＡＳＩＣ検証方法において、前記
遅延シミュレーション実行時にテストパタン情報の変化
に応じて前記内部回路内の前記機能ブロックの出力端子
に論理レベルのハイレベルからロウレベルへ、またはロ
ウレベルからハイレベルへ変化するイベントが発生した
全ての前記パスのうち前記パス登録用のデータベースに
未登録のパスのみを抽出して順次登録するとともに、こ
れらの登録されたパスの前記遅延時間のみを計算する遅
延シミュレーション処理を行う検証方法であって、前記
遅延シミュレーション処理は、与えられた回路情報およ
び機能情報を読み込むステップと、与えられた前記テス
トパタン情報を読み込むステップと、前記回路および機
能のそれぞれの情報と前記テストパタン情報を基に機能
シミュレーションを実行するステップと、前記機能シミ
ュレーションの実行時に内部接続のネットに前記イベン
トが生じたかを判定するステップと、前記機能情報に含
まれる前記機能ブロックの出力端子に前記イベントが生
じたパスが既に登録されているか否かを判定するステッ
プと、前記イベントが発生しているときはそのパスを記
録して前記データベースを作成するステップと、前記機
能シミュレーションが終了したかを判定するステップ
と、前記データベースから前記イベントが生じたパス情
報を抽出してこのパスの前記遅延時間を計算するステッ
プと、計算された前記パスの遅延時間を基に前記内部回
路の所定のタイミングの検証結果を表示するステップと
を有する。

【００１３】

【００１４】さらに、前記イベントが発生しないときお
よび前記イベントを生じたパスが既に登録されていると
きは、そのいずれも前記機能シミュレーションが終了す
るまでそのシミュレーションを再実行することができ
る。

【００１５】本発明のＡＳＩＣ検証方法の他の特徴は、
ＡＳＩＣの機能設計データに基づきこのＡＳＩＣの内部
回路が論理積回路、論理和回路、インバータ回路、複合
ゲート、フリップフロップおよび入出バッファ等のセル
を含む基本セルを単位とする階層レベルにまで具体化さ
れ、これら論理回路相互間の接続にあらかじめ用意され
た論理セルライブラリを使用するとともに、フリップフ
ロップ、加算器、減算器、選択回路などをそれぞれ機能
ブロックとし、各ゲートの電気的特性から予測した遅延
値を与えて所定の機能ブロック間の回路接続されたパス
における素子および配線の遅延時間を計算しそのクリテ
ィカルパスの解析を行なう遅延シミュレーションを対象
とするＡＳＩＣ検証方法において、前記遅延シミュレー
ション実行時にテストパタン情報の変化に応じて前記内
部回路内の前記機能ブロックの出力端子に論理レベルの
ハイレベルからロウレベルへ、またはロウレベルからハ
イレベルへ変化するイベントが発生した全ての前記パス
のうち前記パス登録用のデータベースに未登録のパスの
みを抽出して順次登録するとともに、前記パスの終点の
前記機能ブロックに順序回路の要素または外部出力端子
が含まれる場合はそのパスをそれぞれ前記データベース
に登録し、これらの登録されたパスの前記遅延時間のみ
を計算する遅延シミュレーション処理を行う検証方法で
あって、前記遅延シミュレーション処理は、与えられた
回路情報および機能情報を読み込むステップと、与えら
れた前記テストパタン情報を読み込むステップと、前記
機能シミュレーションを実行するステップと、前記機能
シミュレーションの実行時に内部接続のネットの前記機
能情報に含まれる前記機能ブロックの出力端子に前記イ
ベントが生じたか否かを判定するステップと、検出され
た前記パスの終点の前記機能ブロックが順序回路の要素
を含んでいるかまたは前記外部出力端子のいずれかであ
るかを判定するステップと、検出された前記パスが既に
前記データベース上に登録されているかを判定するステ
ップと、検出された前記パスの終点の前記機能ブロック
が前記順序回路の要素を含むときまたは前記外部出力端
子であるときのみにそれらのパスを前記データベースに
登録するステップと、前記機能シミュレーションが終了
したかを判定するステップと、前記パスが登録されたデ
ータベースから前記イベントが生じたパス情報を抽出し
てこのパスの前記遅延時間を計算するステップと、計算
された前記パスの前記遅延時間を基に前記内部回路の所
定のタイミングの検証結果を表示するステップとを有す
る。

【００１６】また、前記イベントが生じないときと、前
記パスの終点の前記機能ブロックが前記順序回路の要素
を含んでいないかまたは前記外部出力端子でないとき
と、前記パスが既に前記データベースへ登録されている
ときとは、そのいずれも前記機能シミュレーションが終
了するまでそのシミュレーションを再実行することがで
きる。

【００１７】

【発明の実施の形態】まず、本発明の第１の実施の形態
について図面を参照しながら説明する。図１は本発明の
ＡＳＩＣ検証方法の第１の実施の形態を示すフローチャ
ートである。

【００１８】図１を参照すると、ステップＳ１は与えら
れた回路情報および機能情報を読み込むステップであ
る。ステップＳ２は与えられたテストパタン情報を読み
込むステップである。ステップＳ３は回路情報および機
能情報のそれぞれの情報とこのＡＳＩＣの内部回路を検
証するためにあらかじめ用意されたテストパタンを基に
機能シミュレーションを実行するステップである。ステ
ップ４は機能シミュレーションの実行時に内部接続のネ
ットにイベントが生じたかを判定するステップである。
ステップＳ５は機能情報に含まれる機能ブロックの出力
端子にイベントが生じたパスが既に登録されている否か
を判定するステップである。ステップＳ６はイベントが
発生しているときはそのパスを記録してデータベースを
作成するステップである。ステップＳ７はシミュレーシ
ョンが終了したかを判定するステップである。ステップ
Ｓ８は記録されたデータベースからイベントが生じたパ
ス情報を抽出してこのパスの遅延時間を計算するステッ
プである。ステップＳ９は計算されたパスの遅延時間を
基に内部回路の所定のタイミングの検証結果を表示する
ステップである。

【００１９】このとき、ステップＳ３におけるイベント
が発生しないときおよびステップＳ５におけるイベント
を生じたパスが既に登録されているときは、そのいずれ
もシミュレーションが終了するまでそのシミュレーショ
ンを再実行するフローに構成してある。

【００２０】上述した検証フローを、本発明が適用され
る回路の一例を示した図２とこの回路に適用するテスト
パタンの一例を示した図３とステップＳ５で作成された
データベースの一例を示した図４とを参照しながら説明
すると、図２に示す回路は、一例として２ビットの信号
Ａ（０）およびＡ（１）とＢ（０）およびＢ（１）が供
給されており、そのうち入力端子Ａ（１）から信号Ａ
（１）のデータがフリップフロップ回路（以下、ＦＦと
称す）１ａに供給され、入力端子Ａ（０）から信号Ａ
（０）のデータがフリップフロップ回路（以下、ＦＦと
称す）１ｂに供給される。

【００２１】入力端子Ｂ（１）から信号Ｂ（１）のデー
タがＦＦ２ａに供給され、入力端子Ｂ（０）から信号Ｂ
（０）のデータがＦＦ２ｂに供給される。

【００２２】ＦＦ１ａの出力端Ｑから出力ｗ１（１）が
加算器３の一方の入力端Ａ１に供給され、ＦＦ１ｂの出
力端Ｑから出力ｗ１（０）が他方の入力端Ａ０に供給さ
れ、さらに加算器３の入力端Ｂ１にＦＦ２ａの出力端Ｑ
から出力ｗ２（１）が供給され、入力端Ｂ０にＦＦ２ｂ
の出力端Ｑから出力ｗ２（０）が供給される。

【００２３】ＦＦ１ａの出力端Ｑの出力ｗ１（１）はさ
らに減算器４の一方の入力端Ａ１に供給され、ＦＦ１ｂ
の出力端Ｑの出力ｗ１（０）が他方の入力端Ａ０に供給
され、さらに減算器４の入力端Ｂ１にＦＦ２ａの出力端
Ｑの出力ｗ２（１）が供給され、入力端Ｂ０にＦＦ２ｂ
の出力端Ｑの出力ｗ２（０）が供給される。

【００２４】加算器３の出力ｗ３（１）が選択回路５の
一方の入力端Ａ１に供給され、出力ｗ３（０）が他方の
入力端Ａ０に供給される。選択回路５の一方の入力端Ｂ
１に減算器４の出力ｗ４（１）が供給され、他方の入力
端Ｂ０に減算器４の出力ｗ４（０）が供給される。さら
に入力端子ＳＥＬにセレクト信号ＳＥＬが供給されその
信号が論理レベルのハイレベル（以下、“１”と称す）
のとき入力端Ａ１およびＡ０の２ビットの信号を選択す
る。

【００２５】選択回路５の出力ｗ５（１）はＦＦ６ａの
データ入力端に供給され、その出力Ｑは出力端子ＯＵＴ
（１）へ出力され、選択回路５の出力ｗ５（０）はＦＦ
６ｂのデータ入力端に供給され、その出力Ｑは出力端子
ＯＵＴ（０）へ出力される。なお、ＦＦ１ａ、ＦＦ２ａ
およびＦＦ６ａおよび６ｂには入力端子Ｃからクロック
がそれぞれ供給される。

【００２６】図２および図３中において、点線で囲まれ
た数字は、テストパタンとして与えられる値であり、上
から１、２、…、のパタン数を示し、図３のテストパタ
ンに対応する。

【００２７】なお、加算器３と減算器４とにはそれぞれ
機能記述で記述されたデータとゲートレベルで記述され
たデータとが存在している。

【００２８】まず最初に機能記述のデータとゲートレベ
ルのデータをステップＳ１で読み込んだ後に、テストパ
タンをステップＳ２で読み込み、ステップ３でシミュレ
ーションを実行して検証回路の入力端子Ａ（１）、Ａ
（０）、Ｂ（１）、Ｂ（０）、ＣおよびＳＥＬにそれぞ
れ対応するテストパタンを入力しながらクロック単位に
各ブロックの状態変化をトレースする。

【００２９】まず例えば上位１ビット目（括弧付きの数
字、例えばＡ（１）のように示す）および下位０ビット
のそれぞれにテストパターンを与え、シミュレーション
を実行すると、テストパタン１では入力端子Ａ（１）に
“１”、Ａ（０）に“０”、Ｂ（１）に“１”、Ｂ
（０）に“０”、ＳＥＬに“１”、クロック入力端子Ｃ
には“０”がそれぞれ供給され、そのときのＦＦ１ａお
よび１ｂ、ＦＦ２ａおよび２ｂの出力は不定（Ｘ）であ
るから次段以降に接続された各ブロックの出力も不定で
ある。すなわち出力ｗ１（１）、ｗ１（０）、ｗ２
（１）、ｗ２（０）、ｗ３（１）、ｗ３（０）、ｗ４
（１）、ｗ４（０）、ｗ５（１）、ｗ５（０）はそれぞ
れ“Ｘ”である。

【００３０】テストパタン２ではクロックを変化させ入
力端子Ｃが“１”であるから、ＦＦ１ａおよび２ａはそ
れぞれ“１”を読み込み、ＦＦ１ｂおよび２ｂはそれぞ
れ“０”を読み込みそのデータを次のクロックの変化ま
で保持するから、加算器３は（Ａ１、Ａ０）＋（Ｂ１、
Ｂ０）＝１０＋１０を加算し桁上りして出力は“００”
となる。減算器４は（Ａ１、Ａ０）−（Ｂ１、Ｂ０）＝
１０−１０の減算をして出力は“００”となる。

【００３１】選択回路５ではセレクト信号ＳＥＬが
“１”であるからＡ１、Ａ０入力を選択し“００”を出
力する。次段のＦＦ６ａは次のクロック変化までは前の
状態を保持しているのでその出力は不定のままである。
すなわち、出力ｗ１（１）、ｗ２（１）は“１”、ｗ１
（０）、ｗ２（０）は“０”、ｗ３（１）、ｗ３
（０）、ｗ４（１）、ｗ４（０）、ｗ５（１）、ｗ５
（０）は“０”でありＯＵＴは“Ｘ”である。

【００３２】次のステップＳ３では、シミュレーション
の結果イベントが生じたか否かの判定をし、出力ｗ１
（１）、ｗ２（１）はその出力が不定から“１”に変化
し、ｗ３（１）、ｗ３（０）、ｗ４（１）、ｗ４
（０）、ｗ５（１）、ｗ５（０）は不定から“０”に変
化するイベントが生じたので、これらのパスが既にデー
タベースに登録されているか否かをその次のステップＳ
５で判定する。最初のテストパタンであるからまだ登録
されていないので、これらのイベントが生じたパスをそ
の次のステップＳ６でデータベースに登録する。

【００３３】図４に示したデータベースを参照すると、
アドレス０にネット名Ｃの値が“１”→ｗ１（０）の値
が“０”→ｗ３（１）の値が“０”→ｗ５（１）の値が
“０”のパスが登録され、アドレス１にＣの値が“１”
→ｗ１（０）の値が“０”→ｗ３（０）の値が“０”→
ｗ５（０）の値が“０”のパスが登録され、アドレス２
にＣの値が“１”→ｗ１（１）の値が“１”→ｗ３
（１）の値が“０”→ｗ５（１）の値が“０”のパスが
登録され、アドレス３にＣの値が“１”→ｗ１（１）の
値が“１”→ｗ３（０）の値が“０”→ｗ５（０）の値
が“０”のパスが登録されている。

【００３４】アドレス４にはネット名Ｃの値が“１”→
ｗ１（０）の値が“０”→ｗ４（１）の値が“０”のパ
スが登録され、アドレス５にはＣの値が“１”→ｗ１
（０）の値が“０”→ｗ４（０）の値が“０”のパスが
登録され、アドレス６にはＣの値が“１”→ｗ１（１）
の値が“１”→ｗ４（１）の値が“０”のパスが登録さ
れ、アドレス７にはＣの値が“１”→ｗ１（１）の値が
“１”→ｗ４（０）の値が“０”のパスが登録されてい
る。

【００３５】アドレス８にネット名Ｃの値が“１”→ｗ
２（０）の値が“０”→ｗ３（０）の値が“０”→ｗ５
（１）の値が“０”で登録され、アドレス９にＣの値が
“１”→ｗ２（０）の値が“０”→ｗ３（０）の値が
“０”→ｗ５（０）の値が“０”で登録され、アドレス
１０にＣの値が“１”→ｗ２（１）の値が“１”→ｗ３
（１）の値が“０”→ｗ５（１）の値が“０”のパスが
登録され、アドレス１１にＣの値が“１”→ｗ２（１）
の値が“１”→ｗ３（０）の値が“０”→ｗ５（０）の
値が“０”のパスが登録されている。

【００３６】アドレス１２にネット名Ｃの値が“１”→
ｗ２（０）の値が“０”→ｗ４（１）の値が“０”→ア
ドレス１３にＣの値が“１”→ｗ２（０）の値が“０”
→ｗ４（０）の値が“０”のパスが登録され、アドレス
１４にＣの値が“１”→ｗ２（１）の値が“１”→ｗ４
（１）の値が“０”のパスが登録され、アドレス１５に
Ｃの値が“１”→ｗ２（１）の値が“１”→ｗ４（０）
の値が“０”のパスが登録されている。

【００３７】次にステップＳ７でシミュレーションが終
了したかを判定するが、まだ２パターン目であるから、
引き続き３パターン目のシミュレーションを実行する。

【００３８】テストパタン３ではクロックを変化させ入
力端子Ｃが再び“０”になるので、端子Ａ（０）は
“１”に変化するが読み込まれずＦＦ１ａおよび１ｂと
ＦＦ２ａおよび２ｂとは前の状態を維持し、したがって
加算器３、減算器４、選択回路５、ＦＦ６ａおよび６ｂ
の各出力も前の状態のままである。

【００３９】テストパタン４ではクロックが変化せず入
力端子Ｃが“０”のままであるので、出力ｗ１（１）、
ｗ２（１）は“１”、ｗ１（０）、ｗ２（０）はｗ３
（１）、ｗ３（０）、ｗ４（１）、ｗ４（０）、ｗ５
（１）、ｗ５（０）は“０”であり、ＯＵＴは依然とし
て“Ｘ”である。これらのテストパタン３および４では
イベントが発生しないのでデータベースへの登録はしな
い。

【００４０】テストパタン５では再びクロックを変化さ
せ入力端子Ｃが“１”であるから、ＦＦ１ａおよび１ｂ
とＦＦ２ａとは再びデータ“１”を、ＦＦ２ｂはデータ
“０”を読み込み、これらのデータを次のクロックの変
化まで保持するから、これらの出力はそれぞれ“１”お
よび“０”を維持し、加算器３は（Ａ１、Ａ０）＋（Ｂ
１、Ｂ０）＝１１＋１０を計算しその出力は“０１”、
減算器４は（Ａ１、Ａ０）−（Ｂ１、Ｂ０）＝１１−１
０を計算しその出力は“０１”となる。

【００４１】選択回路５ではセレクト信号ＳＥＬが
“１”のままであるからＡ１、Ａ０入力を選択し“０
１”を出力する。次段のＦＦ６ａおよび６ｂはクロック
が変化したときに選択回路５の前の出力状態“０”をそ
れぞれ読み込み、出力は不定状態からそれぞれ“０”に
変化し、したがって出力端子ＯＵＴ（１）およびＯＵＴ
（０）もそれぞれ“０”となる。すなわち、出力ｗ１
（１）、ｗ１（０）、ｗ２（１）、ｗ３（０）、ｗ４
（０）、ｗ５（０）は“１”であり、ｗ２（０）、ｗ３
（１）、ｗ４（１）、ｗ５（１）、ＯＵＴは“０”であ
る。

【００４２】テストパタン５における次のステップＳ３
では、再びシミュレーションの結果イベントが生じたか
否かの判定をし、ＦＦ１ａおよび１ｂとＦＦ２ａおよび
ＦＦ２ａとは前の状態を維持するが、ＦＦ６ａおよび６
ｂの出力は“０”に変化するイベントが生じたので、こ
れらのパスが既にデータベースに登録されているか否か
をその次のステップＳ５で判定する。２回目のテストパ
タンであるから、ｗ１（０）およびｗ４（０）がそれぞ
れ“１”と、ＯＵＴ（１）およびＯＵＴ（０）のそれぞ
れ“０”のイベント以外はテストパタン２で既に登録さ
れているので、ここではＯＵＴ（１）およびＯＵＴ
（０）がそれぞれ“０”のイベントだけをその次のステ
ップＳ６でデータベースに登録する。

【００４３】図４に示したデータベースを参照すると、
アドレス１６にＣの値が“１”→ＯＵＴ（１）の値が
“０”、アドレス１７にＣの値が“１”→ＯＵＴ（０）
の値が“０”、アドレス１８にＣの値が“１”→ｗ２
（０）の値が“０”→ｗ４（０）の値が“１”、アドレ
ス１９にＣの値が“１”→ｗ１（０）の値が“１”→ｗ
４（０）の値が“１”、アドレス２０にＣの値が“１”
→ｗ２（０）の値が“０”→ｗ３（０）の値が“１”→
ｗ５（０）の値が“１”のパスがそれぞれ登録されてい
る。

【００４４】次にステップＳ７でシミュレーションが終
了したかを判定する。まだ５パターン目であるから、引
き続き６〜７パターン目のシミュレーションを順次に実
行する。６パターン目で端子Ａ（０）は再び“０”に変
化するがクロックＣが“０”に変化するので読み込まれ
ず前の状態を維持する。結局それぞれのイベントが発生
しないのでデータベースの登録はしない。

【００４５】次にステップＳ７でシミュレーションが終
了したかを判定する。まだ７パターン目であるから、引
き続きテストパターン８を実行する。テストパタン８で
はクロックが再び“１”になるので端子Ｃの値は“１”
となり、ＦＦ１ａおよびＦＦ２ａはそれぞれ“１”を、
ＦＦ１ｂおよびＦＦ２ｂはそれぞれ“０”を読み込んで
出力する。加算器３は（Ａ１、Ａ０）＋（Ｂ１、Ｂ０）
＝１０＋１０の計算を実行して“００”を出力し、減算
器４は（Ａ１、Ａ０）−（Ｂ１、Ｂ０）＝１０−１０の
計算を実行して“００”を出力する。

【００４６】選択回路５はまだＡ１、Ａ０入力を選択し
ているのでその出力は加算器３の値である“００”を出
力する。ＦＦ６ａおよび６ｂはクロックが変化した時点
で選択回路５の前の出力状態“０１”のうち、ＦＦ６ａ
が“０”を読み込むが前の状態と同じであるから“０”
を維持し、出力端子ＯＵＴ（１）も“０”で変らない。

【００４７】ＦＦ６ｂは“１”を読み込むのでその出力
は“０”から“１”に変化し、したがって出力端子ＯＵ
Ｔ（０）も“１”に変化する。すなわち、出力ｗ１
（０）、ｗ２（０）、ｗ３（１）、ｗ３（０）、ｗ４
（１）、ｗ４（０）、ｗ５（１）は“０”であり、出力
ｗ１（１）、ｗ２（１）、ｗ５（０）は“１”であるか
ら、ＯＵＴ（０）は“１”である。

【００４８】次のステップＳ４では、再びイベントが生
じたか否かの判定をし、出力ｗ１（０）、ｗ３（０）、
ｗ４（０）は“１”から“０”へ、ＦＦ６ｂの出力が
“０”から“１”に変化するイベントがそれぞれ生じた
ので、これらのパスが既にデータベースに登録されてい
るか否かをその次のステップＳ５で判定して、ステップ
Ｓ６でデータベースに登録する。

【００４９】図４に示したデータベースを参照すると、
アドレス０〜１５にはテストパタン２のときのｗ１
（０）、ｗ３（０）、ｗ４（０）がそれぞれ既に登録さ
れているからここではこれらの登録はしない。アドレス
２１にはネット名Ｃの値が“１”のときネット名ＯＵＴ
（０）の値が“１”で登録されている。

【００５０】次にステップＳ７でシミュレーションが終
了したかを判定し、８パターン目で終了しているので、
次のステップＳ８ではゲートレベルの回路とステップ５
で記録したデータベース中に登録されたパスの遅延時間
を計算し、ステップ９では計算結果をレポート出力す
る。

【００５１】上述したように本実施例では、イベントが
発生したパスのデータのみを機能ブロックレベルのパス
のデータとして登録するので、従来例のようにゲートレ
ベルのパスデータを登録するのに比べて、データベース
の容量は従来よりも少なくて済む。

【００５２】次に第２の実施の形態を説明する。第２の
実施の形態のフローチャートを示した図５を参照する
と、この遅延シミュレーション処理のステップは、ステ
ップＳ１１は与えられた回路情報および機能情報を読み
込むステップであり、ステップＳ１２は、与えられたテ
ストパタン情報を読み込むステップである。ステップＳ
１３は機能シミュレーションを実行するステップであ
る。ステップＳ１４は機能シミュレーションの実行時に
内部接続のネットにイベントが生じたかを判定するステ
ップである。ステップＳ１５は機能情報に含まれる機能
ブロックの出力端子にイベントが生じたパスの終点の機
能ブロックが、順序回路の要素を含んでいるかまたは外
部出力端子のいずれかであるかを判定するステップであ
る。ステップＳ１６は検出されたパスが既にデータベー
ス上に記録されているかを判定するステップである。ス
テップＳ１７は検出されたパスの終点の機能ブロックが
順序回路の要素を含むときまたは外部出力端子であると
きのみにそれらのパスをデータベースに登録するステッ
プである。ステップＳ１８は前記シミュレーションが終
了したかを判定するステップである。ステップＳ１９は
記録されたデータベースからイベントが生じたパス情報
を抽出してこのパスの遅延時間を計算するステップであ
る。ステップＳ２０は計算されたパスの遅延時間を基に
内部回路の所定のタイミングの検証結果を表示するステ
ップである。

【００５３】このとき、ステップＳ１４におけるイベン
トが発生しないときと、ステップＳ１５におけるイベン
トが生じたパスの終点のブロックに順序回路の要素が含
まれていないときと、ステップＳ１６におけるイベント
を生じたパスが既に登録されているときとは、そのいず
れもシミュレーションが終了するまではそのシミュレー
ションを再実行するフローになるように構成してある。

【００５４】再び図２、図３および図４を併せて参照し
ながら上述した検証フローを説明すると、第１の実施の
形態のフローとの相違点は、検出された回路の終点のブ
ロックが順序回路の要素を含んでいるか、または外部出
力端子のいずれであるかを判定するステップＳ１５を追
加していることである。

【００５５】すなわち、内部回路の検証を実行すると
き、タイミングが問題となるのは外部入力端子を起点と
し、ＦＦのデータ入力または外部出力端子を終点とする
パスである。本実施の形態では、終点のブロックが順序
回路を含んでいるかまたは外部出力端子のいずれである
かを判定し、終点のブロックが順序回路の要素を含まな
いパス、または外部出力端子でないパスはデータベース
に登録しないように構成されている。

【００５６】例えば、図２に示した回路の場合は、ｗ１
（１）→ｗ４（１）、ｗ１（０）→ｗ４（０）、ｗ２
（１）→ｗ４（１）およびｗ２（０）→ｗ４（０）のそ
れぞれのパスの終点は選択回路５であり、図３に示した
テストパタンではこれら４つのパスはいずれも選択回路
５では選択されていないので、データベースには登録さ
れない。図４に示した第１の実施の形態におけるデータ
ベースには、テストパタン２ではアドレス４にｗ１
（０）→ｗ４（１）、アドレス５にｗ１（０）→ｗ４
（０）、アドレス６にｗ１（１）→ｗ４（１）、アドレ
ス７にｗ１（１）→ｗ４（０）、アドレス１２にｗ２
（０）→ｗ４（１）、アドレス１３にｗ２（０）→ｗ４
（０）、アドレス１４にｗ２（１）→ｗ４（１）、アド
レス１５にｗ２（１）→ｗ４（０）、テストパタン５で
はアドレス１８にｗ２（０）→ｗ４（０）およびアドレ
ス１９にｗ１（０）→ｗ４（０）のそれぞれのパスが登
録されているが、これらのパスは第２の実施の形態では
ステップＳ１５により除かれるので登録されることはな
い。

【００５７】したがって、上述したように、イベントが
発生しているパスであっても、回路の動作に影響のない
パスをデータベースに登録しないようにすることによっ
て、データベースの容量の削減とステップＳ１９におけ
る遅延計算に要する時間の短縮が出来る。

【００５８】

【発明の効果】以上説明したように、本発明のＡＳＩＣ
検証方法は、シミュレーションの実行結果にイベントが
生じた場合はそのイベントが生じるパスと、このパスの
終点のブロックに順序回路の要素が含まれるかまたは外
部出力端子である場合はそのパスとをそれぞれ機能ブロ
ック単位にデータベースに登録し、これらの登録された
パスの遅延時間のみを計算する遅延シミュレーション処
理を含むので、従来のようにゲートレベルでイベントの
あったパスの全てのデータを登録していたのに比べてデ
ータベースの容量を削減出来、かつ機能シミュレーショ
ンを高速に実行することが出来る。さらにイベントが発
生しているパスであっても、回路の動作に影響のないパ
スをデータベースに登録しないようにすることによっ
て、データベースの容量の削減をすることが出来る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すフローチャー
トである。

【図２】本発明が適用される内部回路の一例の回路を示
すブロック図である。

【図３】本発明の検証方法説明するためのテストパタン
の一例を示す図である。

【図４】本発明の検証方法説明するためのデータベース
に登録されたパスの一例を示す図である。

【図５】本発明の第２の実施の形態を示すフローチャー
トである。

【図６】従来の検証方法の一例を示す構成図である。

【符号の説明】

１ａ，１ｂ，２ａ，２ｂ，６ａ，６ｂ ＦＦ ３ａ，３ｂ 加算器 ４ 減算器 ５ 選択回路 １０ 遅延シミュレータ １１ 論理回路 １２ テストパタン １３ 遅延情報 １４ リスト ｗ１（１） ＦＦ１ａ出力 ｗ１（０） ＦＦ１ｂ出力 ｗ２（１） ＦＦ２ａ出力 ｗ２（０） ＦＦ２ｂ出力 ｗ３（１） 加算器３の上位ビット出力 ｗ３（０） 加算器３の下位ビット出力 ｗ４（１） 減算器３の上位ビット出力 ｗ４（０） 減算器３の下位ビット出力 ｗ５（１） 選択回路５の上位ビット出力 ｗ５（０） 選択回路５の下位ビット出力 Ｓ１〜Ｓ９ 第１の実施の形態のフローチャートの処
理ステップ Ｓ１１〜Ｓ２０ 第２の実施の形態のフローチャート
の処理ステップ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ＡＳＩＣの機能設計データに基づきこの
   ＡＳＩＣの内部回路が論理積回路、論理和回路、インバ
   ータ回路、複合ゲート、フリップフロップおよび入出バ
   ッファ等のセルを含む基本セルを単位とする階層レベル
   にまで具体化され、これら論理回路相互間の接続にあら
   かじめ用意された論理セルライブラリを使用するととも
   に、フリップフロップ、加算器、減算器、選択回路など
   をそれぞれ機能ブロックとし、各ゲートの電気的特性か
   ら予測した遅延値を与えて所定の機能ブロック間の回路
   接続されたパスにおける素子および配線の遅延時間を計
   算しそのクリティカルパスの解析を行なう遅延シミュレ
   ーションを対象とするＡＳＩＣ検証方法において、前記
   遅延シミュレーション実行時にテストパタン情報の変化
   に応じて前記内部回路内の前記機能ブロックの出力端子
   に論理レベルのハイレベルからロウレベルへ、またはロ
   ウレベルからハイレベルへ変化するイベントが発生した
   全ての前記パスのうち前記パス登録用のデータベースに
   未登録のパスのみを抽出して順次登録するとともに、こ
   れらの登録されたパスの前記遅延時間のみを計算する遅
   延シミュレーション処理を行う検証方法であって、前記
   遅延シミュレーション処理は、与えられた回路情報およ
   び機能情報を読み込むステップと、与えられた前記テス
   トパタン情報を読み込むステップと、前記回路および機
   能のそれぞれの情報と前記テストパタン情報を基に機能
   シミュレーションを実行するステップと、前記機能シミ
   ュレーションの実行時に内部接続のネットに前記イベン
   トが生じたかを判定するステップと、前記機能情報に含
   まれる前記機能ブロックの出力端子に前記イベントが生
   じたパスが既に登録されているか否かを判定するステッ
   プと、前記イベントが発生しているときはそのパスを記
   録して前記データベースを作成するステップと、前記機
   能シミュレーションが終了したかを判定するステップ
   と、前記データベースから前記イベントが生じたパス情
   報を抽出してこのパスの前記遅延時間を計算するステッ
   プと、計算された前記パスの遅延時間を基に前記内部回
   路の所定のタイミングの検証結果を表示するステップと
   を有するＡＳＩＣ検証方法。
2. 【請求項２】 前記イベントが発生しないときおよび前
   記イベントを生じたパスが既に登録されているときは、
   そのいずれも前記機能シミュレーションが終 了するまで
   そのシミュレーションを再実行する請求項１記載のＡＳ
   ＩＣ検証方法。
3. 【請求項３】 ＡＳＩＣの機能設計データに基づきこの
   ＡＳＩＣの内部回路が論理積回路、論理和回路、インバ
   ータ回路、複合ゲート、フリップフロップおよび入出バ
   ッファ等のセルを含む基本セルを単位とする階層レベル
   にまで具体化され、これら論理回路相互間の接続にあら
   かじめ用意された論理セルライブラリを使用するととも
   に、フリップフロップ、加算器、減算器、選択回路など
   をそれぞれ機能ブロックとし、各ゲートの電気的特性か
   ら予測した遅延値を与えて所定の機能ブロック間の回路
   接続されたパスにおける素子および配線の遅延時間を計
   算しそのクリティカルパスの解析を行なう遅延シミュレ
   ーションを対象とするＡＳＩＣ検証方法において、前記
   遅延シミュレーション実行時にテストパタン情報の変化
   に応じて前記内部回路内の前記機能ブロックの出力端子
   に論理レベルのハイレベルからロウレベルへ、またはロ
   ウレベルからハイレベルへ変化するイベントが発生した
   全ての前記パスのうち前記パス登録用のデータベースに
   未登録のパスのみを抽出して順次登録するとともに、前
   記パスの終点の前記機能ブロックに順序回路の要素また
   は外部出力端子が含まれる場合はそのパスをそれぞれ前
   記データベースに登録し、これらの登録されたパスの前
   記遅延時間のみを計算する遅延シミュレーション処理を
   行う検証方法であって、前記遅延シミュレーション処理
   は、与えられた回路情報および機能情報を読み込むステ
   ップと、与えられた前記テストパタン情報を読み込むス
   テップと、前記機能シミュレーションを実行するステッ
   プと、前記機能シミュレーションの実行時に内部接続の
   ネットの前記機能情報に含まれる前記機能ブロックの出
   力端子に前記イベントが生じたか否かを判定するステッ
   プと、検出された前記パスの終点の前記機能ブロックが
   順序回路の要素を含んでいるかまたは前記外部出力端子
   のいずれかであるかを判定するステップと、検出された
   前記パスが既に前記データベース上に登録されているか
   を判定するステップと、検出された前記パスの終点の前
   記機能ブロックが前記順序回路の要素を含むときまたは
   前記外部出力端子であるときのみにそれらのパスを前記
   データベースに登録するステップと、前記機能シミュレ
   ーションが終了したかを判定するステップと、前記パス
   が登録されたデータベースから前記イベントが生じたパ
   ス情報を抽出してこのパスの前記遅延時間を計算するス
   テップと、計算された前記パスの前記遅延時間を基に前
   記内部回路の所定のタイミングの検証結果を表示するス
   テップとを有するＡＳＩＣ検証方法。
4. 【請求項４】 前記イベントが生じないときと、前記パ
   スの終点の前記機能ブロックが前記順序回路の要素を含
   んでいないかまたは前記外部出力端子でないときと、前
   記パスが既に前記データベースへ登録されているときと
   は、そのいずれも前記機能シミュレーションが終了する
   までそのシミュレーションを再実行する請求項３記載の
   ＡＳＩＣ検証方法。