JP2999178B2 - フィルタ及びブースト回路を内蔵するチップの設計変数誤差補償回路 - Google Patents
フィルタ及びブースト回路を内蔵するチップの設計変数誤差補償回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路（Interg
rated circuit:以下、ＩＣと称する。）製造工程で発生
し得る設計変数誤差を補償するための回路に係り、特
に、フィルタ及びブースト回路を内蔵するＩＣチップの
周波数誤差及びブースティング誤差を補償するための誤
差補償回路に関する。
rated circuit:以下、ＩＣと称する。）製造工程で発生
し得る設計変数誤差を補償するための回路に係り、特
に、フィルタ及びブースト回路を内蔵するＩＣチップの
周波数誤差及びブースティング誤差を補償するための誤
差補償回路に関する。
【０００２】
【従来の技術】ディジタルビデオディスクプレーヤー
（ＤＶＤＰ）のような光ディスク再生装置は、リードチ
ャンネルにイコライザフィルタを備えるが、信号の正確
な再生のためにはイコライザフィルタの周波数特性及び
ブースティング利得に対する許容誤差を可能な限り低く
設定する必要がある。しかし、実際ＩＣ製造工程中、抵
抗、キャパシタ及びトランジスターのような素子の変数
値が基準値から約±２０％以上ずつ外れることもあり、
これにより、最悪の場合イコライザフィルタの周波数特
性及びブースティング利得の許容誤差を大幅に外れるこ
ともある。したがって、ＩＣチップの出荷前に製造工程
上で発生した設計変数誤差を検出して、設計変数目標値
からオフセットされた量を補償して、周波数特性及びブ
ースティングレベルの最適化を図る必要がある。
（ＤＶＤＰ）のような光ディスク再生装置は、リードチ
ャンネルにイコライザフィルタを備えるが、信号の正確
な再生のためにはイコライザフィルタの周波数特性及び
ブースティング利得に対する許容誤差を可能な限り低く
設定する必要がある。しかし、実際ＩＣ製造工程中、抵
抗、キャパシタ及びトランジスターのような素子の変数
値が基準値から約±２０％以上ずつ外れることもあり、
これにより、最悪の場合イコライザフィルタの周波数特
性及びブースティング利得の許容誤差を大幅に外れるこ
ともある。したがって、ＩＣチップの出荷前に製造工程
上で発生した設計変数誤差を検出して、設計変数目標値
からオフセットされた量を補償して、周波数特性及びブ
ースティングレベルの最適化を図る必要がある。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的は、フィルタ及びブースト回路を内蔵するＩＣチッ
プの製造工程上で発生した設計変数誤差を検出して、設
計変数目標値からオフセットされた量を自動補償し得る
誤差補償回路を提供することにある。本発明の他の目的
は、高倍速光ディスク再生装置のリードチャンネルに使
われることができるイコライザフィルタワンチップＩＣ
の周波数特性及びブースティングレベルを最適の状態に
維持させるための誤差補償回路を提供することにある。
目的は、フィルタ及びブースト回路を内蔵するＩＣチッ
プの製造工程上で発生した設計変数誤差を検出して、設
計変数目標値からオフセットされた量を自動補償し得る
誤差補償回路を提供することにある。本発明の他の目的
は、高倍速光ディスク再生装置のリードチャンネルに使
われることができるイコライザフィルタワンチップＩＣ
の周波数特性及びブースティングレベルを最適の状態に
維持させるための誤差補償回路を提供することにある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るための本発明は、設計変数誤差補償回路において、入
力される信号を所定のフィルタ係数でフィルタリングす
るフィルタと、上記のフィルタの出力信号の所定の周波
数領域に対する利得をブーストするブースト回路と、一
般入力信号と上記のフィルタおよび上記のブースト回路
の設計変数誤差補償のための基準信号とを入力にして、
所定モードの制御により選択して上記フィルタに出力す
る選択部と、誤差補償モード時に、上記基準信号を入力
にしてフィルタリングしたフィルタの出力信号のレベル
を検出して予め設定された第１基準電圧レベルと比較し
て、比較結果を積分して上記のフィルタの周波数特性に
対する第１設計変数誤差を出力する周波数誤差検出器
と、誤差補償モード時に、上記の基準信号を入力にして
利得をブーストしたブースト回路の出力信号のレベルを
検出して、予め設定された第２基準電圧レベルと比較
し、比較結果を積分して上記のブースト回路のブーステ
ィングレベルに対する第２設計変数誤差を出力する周波
数誤差検出器と、出力された上記の第１及び第２設計変
数誤差を貯蔵する貯蔵器と、入力信号の処理のための一
般信号処理モードと、上記の回路設計変数誤差の検出及
び補償のための誤差補償モードに従って、上記の選択部
を制御し、上記の一般信号処理モード時に、上記の貯蔵
器に貯蔵された第１及び第２設計変数誤差を、上記のフ
ィルタ及び上記のブースト回路に周波数補償信号として
提供するように制御する制御部とからなることを特徴と
する。
るための本発明は、設計変数誤差補償回路において、入
力される信号を所定のフィルタ係数でフィルタリングす
るフィルタと、上記のフィルタの出力信号の所定の周波
数領域に対する利得をブーストするブースト回路と、一
般入力信号と上記のフィルタおよび上記のブースト回路
の設計変数誤差補償のための基準信号とを入力にして、
所定モードの制御により選択して上記フィルタに出力す
る選択部と、誤差補償モード時に、上記基準信号を入力
にしてフィルタリングしたフィルタの出力信号のレベル
を検出して予め設定された第１基準電圧レベルと比較し
て、比較結果を積分して上記のフィルタの周波数特性に
対する第１設計変数誤差を出力する周波数誤差検出器
と、誤差補償モード時に、上記の基準信号を入力にして
利得をブーストしたブースト回路の出力信号のレベルを
検出して、予め設定された第２基準電圧レベルと比較
し、比較結果を積分して上記のブースト回路のブーステ
ィングレベルに対する第２設計変数誤差を出力する周波
数誤差検出器と、出力された上記の第１及び第２設計変
数誤差を貯蔵する貯蔵器と、入力信号の処理のための一
般信号処理モードと、上記の回路設計変数誤差の検出及
び補償のための誤差補償モードに従って、上記の選択部
を制御し、上記の一般信号処理モード時に、上記の貯蔵
器に貯蔵された第１及び第２設計変数誤差を、上記のフ
ィルタ及び上記のブースト回路に周波数補償信号として
提供するように制御する制御部とからなることを特徴と
する。
【０００５】
【発明の実施の形態】以下、添附図面を参照して本発明
の実施例に従う誤差補償回路の動作を詳細に説明する。
下記説明及び図面では、周波数及び利得値、周波数／ブ
ースト補償信号のような具体的な信号名などが示されて
いるが、これは本発明のより全般的な理解を助けるため
に提供されたものであり、このような特定事項なしでも
本発明が実施できることは、この技術分野で通常の知識
を有する者には自明なことである。そして本発明を説明
することにおいて、関連する公知技術については、適宜
説明を省略するものとする。
の実施例に従う誤差補償回路の動作を詳細に説明する。
下記説明及び図面では、周波数及び利得値、周波数／ブ
ースト補償信号のような具体的な信号名などが示されて
いるが、これは本発明のより全般的な理解を助けるため
に提供されたものであり、このような特定事項なしでも
本発明が実施できることは、この技術分野で通常の知識
を有する者には自明なことである。そして本発明を説明
することにおいて、関連する公知技術については、適宜
説明を省略するものとする。
【０００６】図１は本発明の実施例に従う誤差補償回路
構成図を示したことであり、図２（ａ）及び図２（ｂ）
は、図１におけるＬＰＦ３０とブースト回路４０との出
力特性図を示す。そして、図３は、図１における周波数
誤差検出器５０の構成図を、図４は、図１におけるデー
タ貯蔵器７０の構成図を各々示したことである。図１に
おける１０はフィルタ及びブースト回路を内蔵するイコ
ライザＩＣチップ外部を示し、同図の２０はイコライザ
ＩＣチップ内部を示す。そして、このイコライザＩＣチ
ップ内部には、光ディスクから再生されたリード信号の
低域周波数のみをフィルタリングして出力するローパス
フィルタ（Low Pass Filter:以下、ＬＰＦと称する。）
３０と、このＬＰＦ３０から出力されるフィルタリング
信号３２の信号レベルを周波数領域によって所定のブー
スティング利得にブースティングして出力するブースト
回路４０とが内蔵される。
構成図を示したことであり、図２（ａ）及び図２（ｂ）
は、図１におけるＬＰＦ３０とブースト回路４０との出
力特性図を示す。そして、図３は、図１における周波数
誤差検出器５０の構成図を、図４は、図１におけるデー
タ貯蔵器７０の構成図を各々示したことである。図１に
おける１０はフィルタ及びブースト回路を内蔵するイコ
ライザＩＣチップ外部を示し、同図の２０はイコライザ
ＩＣチップ内部を示す。そして、このイコライザＩＣチ
ップ内部には、光ディスクから再生されたリード信号の
低域周波数のみをフィルタリングして出力するローパス
フィルタ（Low Pass Filter:以下、ＬＰＦと称する。）
３０と、このＬＰＦ３０から出力されるフィルタリング
信号３２の信号レベルを周波数領域によって所定のブー
スティング利得にブースティングして出力するブースト
回路４０とが内蔵される。
【０００７】このＬＰＦ３０とブースト回路４０の出力
特性を各々図示すれば図２（ａ）、図２（ｂ）の通りで
ある。一方、このイコライザＩＣチップ内部には、本発
明の実施例に従う誤差補償回路を構成する周波数誤差検
出器５０とブースト誤差検出器６０、データ貯蔵器７０
及びスイッチ（ＳＷ）が内蔵される。このスイッチ（Ｓ
Ｗ）の共通端子はＬＰＦ３０の入力端に接続される。そ
してスイッチ（ＳＷ）の一側の入力端には光ディスクか
ら再生されたリード信号が入力され、また、他側の入力
端には製造工程上で発生したＬＰＦ３０とブースト回路
４０との設計変数誤差を補償するための基準信号が入力
される。そして、このスイッチ（ＳＷ）はイコライザＩ
Ｃチップの外部から入力されるモード制御信号によりス
イッチングされる。
特性を各々図示すれば図２（ａ）、図２（ｂ）の通りで
ある。一方、このイコライザＩＣチップ内部には、本発
明の実施例に従う誤差補償回路を構成する周波数誤差検
出器５０とブースト誤差検出器６０、データ貯蔵器７０
及びスイッチ（ＳＷ）が内蔵される。このスイッチ（Ｓ
Ｗ）の共通端子はＬＰＦ３０の入力端に接続される。そ
してスイッチ（ＳＷ）の一側の入力端には光ディスクか
ら再生されたリード信号が入力され、また、他側の入力
端には製造工程上で発生したＬＰＦ３０とブースト回路
４０との設計変数誤差を補償するための基準信号が入力
される。そして、このスイッチ（ＳＷ）はイコライザＩ
Ｃチップの外部から入力されるモード制御信号によりス
イッチングされる。
【０００８】このモード制御信号は、このイコライザＩ
Ｃチップの製造工程上で発生する設計変数誤差を検出し
て補償するためにチップ外部から印加される制御信号を
示す。そして下記説明では、このスイッチ（ＳＷ）が基
準信号入力端に接続される場合を誤差補償モードとして
定義し 、このスイッチ（ＳＷ）がリード信号入力端に
接続される場合を一般信号処理モードとして定義するも
のとする。一方、この周波数誤差検出器５０は図３に示
したような構成を持つ。
Ｃチップの製造工程上で発生する設計変数誤差を検出し
て補償するためにチップ外部から印加される制御信号を
示す。そして下記説明では、このスイッチ（ＳＷ）が基
準信号入力端に接続される場合を誤差補償モードとして
定義し 、このスイッチ（ＳＷ）がリード信号入力端に
接続される場合を一般信号処理モードとして定義するも
のとする。一方、この周波数誤差検出器５０は図３に示
したような構成を持つ。
【０００９】図３において、ピーク検出器５１は、この
フィルタリング信号３２のピーク値を検出して出力し、
ボトム検出器５２は、このフィルタリング信号３２のボ
トム値を検出して出力する。差動増幅器５３は、このピ
ーク検出器５１とボトム検出器５２との出力を差動増幅
して出力し、レベル比較器５５は、この差動増幅器５３
の出力レベルと基準信号レベルとを比較して出力する。
図３において、レベル比較器５５の一側の入力端は、基
準信号レベル検出回路５４の出力端と接続されており、
この時の基準信号レベル検出回路５４は誤差補償モード
から入力される基準信号のレベルを検出して出力する。
フィルタリング信号３２のピーク値を検出して出力し、
ボトム検出器５２は、このフィルタリング信号３２のボ
トム値を検出して出力する。差動増幅器５３は、このピ
ーク検出器５１とボトム検出器５２との出力を差動増幅
して出力し、レベル比較器５５は、この差動増幅器５３
の出力レベルと基準信号レベルとを比較して出力する。
図３において、レベル比較器５５の一側の入力端は、基
準信号レベル検出回路５４の出力端と接続されており、
この時の基準信号レベル検出回路５４は誤差補償モード
から入力される基準信号のレベルを検出して出力する。
【００１０】したがって、レベル比較器５５は、この差
動増幅器５３の出力レベルと基準信号レベルとを比較す
ることになる。しかし、他の一実施例として、基準信号
レベル検出回路５４を備なえなく、図１の周波数誤差検
出器５０に基準電圧Ｖｒｅｆを印加することもできる。
この時、印加される基準電圧Ｖｒｅｆは図３のレベル比
較器５５に入力されることによって、差動増幅レベルと
比較され製造工程による設計変数誤差を検出できること
になる。レベル比較器５５は入力される二つの信号のレ
ベルを比較してパルス信号として出力し、積分器５６で
はこれを積分することによって、アナログ形態の周波数
誤差量を出力することになる。
動増幅器５３の出力レベルと基準信号レベルとを比較す
ることになる。しかし、他の一実施例として、基準信号
レベル検出回路５４を備なえなく、図１の周波数誤差検
出器５０に基準電圧Ｖｒｅｆを印加することもできる。
この時、印加される基準電圧Ｖｒｅｆは図３のレベル比
較器５５に入力されることによって、差動増幅レベルと
比較され製造工程による設計変数誤差を検出できること
になる。レベル比較器５５は入力される二つの信号のレ
ベルを比較してパルス信号として出力し、積分器５６で
はこれを積分することによって、アナログ形態の周波数
誤差量を出力することになる。
【００１１】図１を参照すれば、ブースト誤差検出器６
０の構成は図示されていないが、この周波数誤差検出器
５０と同一な構成を持つ。すなわち、ブースト誤差検出
器６０は、ブースト回路４０で利得増幅された出力信号
と基準電圧Ｖｒｅｆのレベルとを比較し、比較結果を積
分してアナログ形態のブースト誤差量を算出する。図４
に示したように、データ貯蔵器７０は、この周波数誤差
検出器５０とブースト誤差検出器６０から各々入力され
る周波数誤差量及びブースト誤差量をディジタル変換す
るＡＤＣ(Ana1og-to-Digital Converter)７２ａ，７２
ｂ、モード制御信号によりこのディジタル変換された誤
差量を貯蔵するラッチ部７４ａ，７４ｂ、このラッチ部
７４ａと７４ｂとの出力をアナログ形態の周波数補償信
号及びブースト補償信号に出力するＤＡＣ(Digital-to-
Ana1og Converter)７６ａ，７６ｂとから構成する。
０の構成は図示されていないが、この周波数誤差検出器
５０と同一な構成を持つ。すなわち、ブースト誤差検出
器６０は、ブースト回路４０で利得増幅された出力信号
と基準電圧Ｖｒｅｆのレベルとを比較し、比較結果を積
分してアナログ形態のブースト誤差量を算出する。図４
に示したように、データ貯蔵器７０は、この周波数誤差
検出器５０とブースト誤差検出器６０から各々入力され
る周波数誤差量及びブースト誤差量をディジタル変換す
るＡＤＣ(Ana1og-to-Digital Converter)７２ａ，７２
ｂ、モード制御信号によりこのディジタル変換された誤
差量を貯蔵するラッチ部７４ａ，７４ｂ、このラッチ部
７４ａと７４ｂとの出力をアナログ形態の周波数補償信
号及びブースト補償信号に出力するＤＡＣ(Digital-to-
Ana1og Converter)７６ａ，７６ｂとから構成する。
【００１２】以下、図１乃至図４を参照して本発明の実
施例に従う誤差補償回路の動作を詳細に説明すれば次の
通りである。高倍速光ディスク再生装置（ＤＶＤＰ）の
リードチャンネルに使われるイコライザフィルタが正常
的な信号処理モードで動作する前に次のような過程を通
じ製造工程誤差を補償する。まず、モード制御信号をア
クティブ状態に印加してスイッチ（ＳＷ）を基準信号入
力端に接続させる。これに従い、所定の周波数を有する
基準信号は設計変数が補償されないＬＰＦ３０で低域フ
ィルタリングされてブースト回路４０と周波数誤差検出
器５０とに入力される。
施例に従う誤差補償回路の動作を詳細に説明すれば次の
通りである。高倍速光ディスク再生装置（ＤＶＤＰ）の
リードチャンネルに使われるイコライザフィルタが正常
的な信号処理モードで動作する前に次のような過程を通
じ製造工程誤差を補償する。まず、モード制御信号をア
クティブ状態に印加してスイッチ（ＳＷ）を基準信号入
力端に接続させる。これに従い、所定の周波数を有する
基準信号は設計変数が補償されないＬＰＦ３０で低域フ
ィルタリングされてブースト回路４０と周波数誤差検出
器５０とに入力される。
【００１３】周波数誤差検出器５０では入力されたフィ
ルタリング信号３２のレベルを一次的に検出する。検出
方法として本発明の実施例では、図３に示したようにピ
ーク検出器５１とボトム検出器５２とを利用してフィル
タリング信号３２のピークレベルとボトムレベルとを同
時に検出することによって、入力信号のオフセットやＤ
Ｃ状態にかかわらず検出できる方法を選択した。一方、
ピーク検出器５１とボトム検出器５２から各々検出され
たピークレベルとボトムレベルとは、差動増幅器５３で
差動増幅された後レベル比較器５５に入力される。
ルタリング信号３２のレベルを一次的に検出する。検出
方法として本発明の実施例では、図３に示したようにピ
ーク検出器５１とボトム検出器５２とを利用してフィル
タリング信号３２のピークレベルとボトムレベルとを同
時に検出することによって、入力信号のオフセットやＤ
Ｃ状態にかかわらず検出できる方法を選択した。一方、
ピーク検出器５１とボトム検出器５２から各々検出され
たピークレベルとボトムレベルとは、差動増幅器５３で
差動増幅された後レベル比較器５５に入力される。
【００１４】この時、増幅利得は比較しようとする周波
数（ｆ0）での利得に関係する。そして、このレベル比
較器５５の他側の入力端には、図３に示した基準信号レ
ベル検出回路５４から出力される基準信号のレベルが入
力される。もしも、この基準信号レベル検出回路５４を
備えることなく、図１のように直接基準電圧Ｖｒｅｆを
レベル比較器５５に印加する場合には、周波数ｆ0での
利得が−３ｄＢになるように基準電圧Ｖｒｅｆを印加す
る。
数（ｆ0）での利得に関係する。そして、このレベル比
較器５５の他側の入力端には、図３に示した基準信号レ
ベル検出回路５４から出力される基準信号のレベルが入
力される。もしも、この基準信号レベル検出回路５４を
備えることなく、図１のように直接基準電圧Ｖｒｅｆを
レベル比較器５５に印加する場合には、周波数ｆ0での
利得が−３ｄＢになるように基準電圧Ｖｒｅｆを印加す
る。
【００１５】以後、レベル比較器５５では、この基準信
号レベルと差動増幅出力レベルとの比較結果によるパル
ス信号が出力され、積分器５６ではこれを積分すること
によって周波数誤差量が得られる。このように得られた
周波数誤差量は、以後、データ貯蔵器７０のＡＤＣ７２
ａでディジタルデータに変換された後、ラッチ部７４ａ
に貯蔵され、再びこの値はＤＡＣ７６ａを通じ周波数補
償信号に変換出力される。そして、この周波数補償信号
によりＬＰＦ３０を構成する素子の係数値（たとえば、
トランスコンダクタンス）が変更されて設計変数誤差が
最小化できる。
号レベルと差動増幅出力レベルとの比較結果によるパル
ス信号が出力され、積分器５６ではこれを積分すること
によって周波数誤差量が得られる。このように得られた
周波数誤差量は、以後、データ貯蔵器７０のＡＤＣ７２
ａでディジタルデータに変換された後、ラッチ部７４ａ
に貯蔵され、再びこの値はＤＡＣ７６ａを通じ周波数補
償信号に変換出力される。そして、この周波数補償信号
によりＬＰＦ３０を構成する素子の係数値（たとえば、
トランスコンダクタンス）が変更されて設計変数誤差が
最小化できる。
【００１６】一方、ブースト回路４０に入力されたフィ
ルタリング信号３２は、ブーストフィルタによって所望
の周波数ｆ0で所定のブースティング利得ｂ（図２
（ｂ）参照）ほど増幅されてブースティング信号３４に
出力される。しかし、まだブースティング利得の設計変
数誤差は補償されていないことであるので、前記ＬＰＦ
３０構成素子の係数値を変更して設計変数誤差を最小化
する方式と同一な方法としてブースティング利得を補償
する。以後、モード制御信号が非活性状態になれば、ス
イッチ（ＳＷ）はリード信号入力端に接続され、この非
活性状態のモード制御信号によりラッチ部７４ａ，７４
ｂに貯蔵されたディジタルデータは、持続的に維持され
ることによって、ＬＰＦ３０、ブースト回路４０の周波
数特性及びブースティングレベルは設計変数目標値許容
範囲内の値に維持されることができる。
ルタリング信号３２は、ブーストフィルタによって所望
の周波数ｆ0で所定のブースティング利得ｂ（図２
（ｂ）参照）ほど増幅されてブースティング信号３４に
出力される。しかし、まだブースティング利得の設計変
数誤差は補償されていないことであるので、前記ＬＰＦ
３０構成素子の係数値を変更して設計変数誤差を最小化
する方式と同一な方法としてブースティング利得を補償
する。以後、モード制御信号が非活性状態になれば、ス
イッチ（ＳＷ）はリード信号入力端に接続され、この非
活性状態のモード制御信号によりラッチ部７４ａ，７４
ｂに貯蔵されたディジタルデータは、持続的に維持され
ることによって、ＬＰＦ３０、ブースト回路４０の周波
数特性及びブースティングレベルは設計変数目標値許容
範囲内の値に維持されることができる。
【００１７】
【発明の効果】以上から述べてきたように、本発明は、
フィルタ及びブースト回路を内蔵するＩＣチップの製造
工程中で抵抗、キャパシタ、トランジスターなどの特性
変化によってフィルタの周波数特性とブースティングレ
ベルとが設計変数目標値許容範囲を外れた場合、これを
自動的に補償することによりフィルタの周波数特性とブ
ースティングレベルとを設計変数目標値許容範囲に維持
できる長所がある。
フィルタ及びブースト回路を内蔵するＩＣチップの製造
工程中で抵抗、キャパシタ、トランジスターなどの特性
変化によってフィルタの周波数特性とブースティングレ
ベルとが設計変数目標値許容範囲を外れた場合、これを
自動的に補償することによりフィルタの周波数特性とブ
ースティングレベルとを設計変数目標値許容範囲に維持
できる長所がある。
【図１】 本発明の実施例による誤差補償回路構成図で
ある。
ある。
【図２】 図１におけるＬＰＦ３０とブースト回路４０
との出力特性図である。
との出力特性図である。
【図３】 図１における周波数誤差検出器５０の構成図
である。
である。
【図４】 図１におけるデータ貯蔵器７０の構成図であ
る。
る。
１０ イコライザＩＣチップ外部 ２０ イコライザＩＣチップ内部 ３０ ローパスフィルタ（ＬＰＦ） ４０ ブースト回路 ５０ 周波数誤差検出器 ６０ ブースト誤差検出器 ７０ データ貯蔵器
Claims (9)
- 【請求項１】 設計変数誤差補償回路において、入力される信号を所定のフィルタ係数でフィルタリング
するフィルタと、 一般入力信号と上記のフィルタの設計変数誤差補償のた
めの基準信号とを入力にして、所定モードの制御により
選択して上記フィルタに出力する選択部と、 誤差補償モード時に、上記基準信号を入力にしてフィル
タリングしたフィルタの出力信号のレベルを検出して予
め設定された基準電圧レベルと比較して、比較結果を積
分して上記のフィルタの周波数特性に対する設計変数誤
差を出力する周波数誤差検出器と、 出力された上記の設計変数誤差を貯蔵する貯蔵器と、 入力信号の処理のための一般信号処理モードと、上記の
回路設計変数誤差の検出及び補償のための誤差補償モー
ドに従って、上記の選択部を制御し、上記の一般信号処
理モード時に、上記の貯蔵器に貯蔵された設計変数誤差
を、上記のフィルタに周波数補償信号として提供するよ
うに制御する制御部と、 からなることを特徴とする設計変数誤差補償回路。 - 【請求項２】 上記の周波数誤差検出器は、 上記のフィルタから出力されるフィルタリング信号のピ
ーク値及びボトム値を検出して出力するピーク／ボトム
検出器と、 上記のピーク値とボトム値との差を増幅出力する差動増
幅器と、 上記の基準電圧レベルと差動増幅器の出力レベルとを比
較するレベル比較器と、 上記のレベル比較器の出力を積分して上記のフィルタの
周波数特性に対する設計変数誤差を出力する積分器と か
らなることを特徴とする 請求項１に記載の設計変数誤差
補償回路。 - 【請求項３】 設計変数誤差補償回路において、入力される信号の所定の周波数領域に対する利得をブー
ストするブースト回路と、 一般入力信号と上記のブースト回路の設計変数誤差補償
のための基準信号とを入力にして、所定モードの制御に
より選択して、上記のブースト回路へ出力する 選択部
と、 誤差補償モード時に、上記の基準信号を入力にして利得
をブーストしたブースト回路の出力信号のレベルを検出
して、予め設定された基準電圧レベルと比較し、比較結
果を積分して上記のブースト回路のブースティングレベ
ルに対する設計変数誤差を出力する周波数誤差検出器
と、 出力された上記の設計変数誤差を貯蔵する貯蔵器と、 入力信号の処理のための一般信号処理モードと、上記の
回路設計変数誤差の検出及び補償のための誤差補償モー
ドに従って上記の選択部を制御し、上記の一般信号処理
モード時に、上記の貯蔵器に貯蔵された設計変数誤差を
上記のブースト回路にブースト補償信号として提供する
ように制御する制御部と からなることを特徴とする設計
変数誤差補償回路。 - 【請求項４】 上記のブースト誤差検出器は、 上記のブースト回路から出力される信号のピーク値及び
ボトム値を検出して出力するピーク／ボトム検出器と、 上記のピーク値とボトム値との差を増幅出力する差動増
幅器と、 上記の基準電圧レベルと差動増幅器の出力レベルとを比
較するレベル比較器と、 上記のレベル比較器の出力を積分して上記のブースト回
路のブースティングレベルに対する設計変数誤差を出力
する積分器と からなることを特徴とする請求項３に記載
の設計変数誤差補償回路。 - 【請求項５】 設計変数誤差補償回路において、入力される信号を所定のフィルタ係数でフィルタリング
するフィルタと、 上記のフィルタの出力信号の所定の周波数領域に対する
利得をブーストするブースト回路と、 一般入力信号と上記のフィルタおよび上記のブースト回
路の設計変数誤差補償のための基準信号とを入力にし
て、所定モードの制御により選択して上記フィルタに出
力する選択部と、 誤差補償モード時に、上記基準信号を入力にしてフィル
タリングしたフィルタの出力信号のレベルを検出して予
め設定された第１基準電圧レベルと比較して、 比較結果
を積分して上記のフィルタの周波数特性に対する第１設
計変数誤差を出力する周波数誤差検出器と、 誤差補償モード時に、上記の基準信号を入力にして利得
をブーストしたブースト回路の出力信号のレベルを検出
して、予め設定された第２基準電圧レベルと比較し、比
較結果を積分して上記のブースト回路のブースティング
レベルに対する第２設計変数誤差を出力するブースト誤
差検出器と、 出力された上記の第１及び第２設計変数誤差を貯蔵する
貯蔵器と、 入力信号の処理のための一般信号処理モードと、上記の
回路設計変数誤差の検出及び補償のための誤差補償モー
ドに従って、上記の選択部を制御し、上記の一般信号処
理モード時に、上記の貯蔵器に貯蔵された第１及び第２
設計変数誤差のそれぞれを、上記のフィルタ及び上記の
ブースト回路に補償信号として提供するように制御する
制御部と、 からなることを特徴とする設計変数誤差補償回路。 - 【請求項６】 上記のフィルタ及びブースト誤差検出器
は、 上記のフィルタ及びブースト回路からそれぞれ出力され
る信号のピーク値及びボトム値を検出して出力するピー
ク／ボトム検出器と、 上記のピーク値とボトム値との差を増幅出力する差動増
幅器と、 上記の基準電圧レベルと差動増幅器の出力レベルとを比
較するレベル比較器と、 上記のレベル比較器の出力を積分して上記のフィルタの
周波数特性に対する第１設計変数誤差を出力し、上記の
ブースト回路のブースティングレベルに対する第２設計
変数誤差を出力する積分器と からなる ことを特徴とする
請求項５に記載の設計変数誤差補償回路。 - 【請求項７】 上記の貯蔵器は、 上記の設計変数誤差をディジタル変換するディジタル／
アナログ変換器と、 上記のディジタル変換された設計変数誤差を、上記の制
御部の制御によりラッチして出力するラッチ部と、 上記のラッチ部から出力される設計変数誤差をアナログ
信号に変換して、上記のフィルタへ出力するアナログ／
ディジタル変換器と からなることを特徴とする請求項１
に記載の設計変数誤差補償回路。 - 【請求項８】 上記の貯蔵器は、 上記の設計変数誤差をディジタル変換するディジタル／
アナログ変換器と、 上記のディジタル変換された設計変数誤差を、上記の制
御部の制御によりラッチして出力するラッチ部と、 上記のラッチ部から出力される設計変数誤差をアナログ
信号に変換して、上記のブースト回路へ出力するアナロ
グ／ディジタル変換器と からなることを特徴とする請求
項３に記載の設計変数誤差補償回路。 - 【請求項９】 上記の貯蔵器は、 上記の第１及び第２の設計変数誤差をディジタル変換す
るディジタル／アナログ変換器と、 上記のディジタル変換された第１及び第２設計変数誤差
を、上記の制御部の制御によりラッチして出力するラッ
チ部と、 上記のラッチ部から出力される第１及び第２設計変数誤
差をアナログ信号に変換して、上記のフィルタ及びブー
スト回路へ出力するアナログ／ディジタル変換器と から
なることを特徴とする請求項５に記載の設計変数誤差補
償回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970037102A KR100246795B1 (ko) | 1997-08-02 | 1997-08-02 | 필터 및 부스트회로를 내장하는 칩의 설계변수 오차보상회로 |
| KR199737102 | 1997-08-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102575A JPH11102575A (ja) | 1999-04-13 |
| JP2999178B2 true JP2999178B2 (ja) | 2000-01-17 |
Family
ID=19516800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10214657A Expired - Fee Related JP2999178B2 (ja) | 1997-08-02 | 1998-07-29 | フィルタ及びブースト回路を内蔵するチップの設計変数誤差補償回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6236898B1 (ja) |
| EP (1) | EP0895238A3 (ja) |
| JP (1) | JP2999178B2 (ja) |
| KR (1) | KR100246795B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102089979B (zh) * | 2008-07-07 | 2013-10-02 | 国际商业机器公司 | 在基于全局锁相环的定时恢复环路中的延迟补偿的方法和系统 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3308508B2 (ja) * | 1999-06-15 | 2002-07-29 | 松下電器産業株式会社 | 梯子型フィルタ、アナログイコライザおよび信号再生システム |
| US6514860B1 (en) | 2001-01-31 | 2003-02-04 | Advanced Micro Devices, Inc. | Integration of organic fill for dual damascene process |
| KR100475739B1 (ko) * | 2002-12-16 | 2005-03-10 | 삼성전자주식회사 | 필터 특성 측정 장치 |
| KR100662741B1 (ko) * | 2005-05-19 | 2007-01-02 | 이동균 | 보상회로를 구비하는 전자파 노이즈 감쇄 필터 설계 및측정장치 |
| TWI595747B (zh) * | 2016-09-26 | 2017-08-11 | 新唐科技股份有限公司 | 具有頻率校正功能的低階濾波電路、低階濾波電路的頻率校正方法以及高階濾波電路 |
| CN107154731B (zh) * | 2017-07-04 | 2023-12-08 | 天津天地伟业信息系统集成有限公司 | 一种基于非隔离升压的poe供电系统 |
| CN113820612B (zh) * | 2020-06-19 | 2022-12-27 | 大唐恩智浦半导体有限公司 | 误差补偿电路和测量电池阻抗的集成电路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3959770A (en) * | 1974-10-21 | 1976-05-25 | Stanford Research Institute | Method and apparatus for error compensation in multichannel systems |
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-
1997
- 1997-08-02 KR KR1019970037102A patent/KR100246795B1/ko not_active Expired - Fee Related
-
1998
- 1998-07-16 EP EP98305684A patent/EP0895238A3/en not_active Withdrawn
- 1998-07-29 JP JP10214657A patent/JP2999178B2/ja not_active Expired - Fee Related
- 1998-08-03 US US09/127,631 patent/US6236898B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6236898B1 (en) | 2001-05-22 |
| EP0895238A3 (en) | 1999-11-17 |
| EP0895238A2 (en) | 1999-02-03 |
| KR100246795B1 (ko) | 2000-03-15 |
| JPH11102575A (ja) | 1999-04-13 |
| KR19990015182A (ko) | 1999-03-05 |
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