JP3003102B2

JP3003102B2 - 不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置

Info

Publication number: JP3003102B2
Application number: JP37479098A
Authority: JP
Inventors: 紳二小田中; かおり赤松; 敦堀; 淳一加藤; 正気小椋
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1997-12-30
Filing date: 1998-12-28
Publication date: 2000-01-24
Anticipated expiration: 2018-12-28
Also published as: US6121655A; JPH11260942A; US6380585B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法ならびに半導体集積回路装置
に関する。

【０００２】

【従来の技術】携帯機器向けメモリーやメモリー内蔵ロ
ジックＶＬＳＩにおいて、低ビットコストならびに電気
的書き換え機能の要請から、不揮発性メモリー技術の重
要性が増している。このために、種々の構造ならびに製
造プロセスが提案されている。

【０００３】以下、不揮発性半導体記憶装置の従来例を
説明する。

【０００４】図２１は、いわゆるスタック型構造の不揮
発性半導体記憶装置の断面を示している。この構造はIE
EE IEDM 1985 Technical Digest, pp.616にS.Mukherjee
等が提案したものである。

【０００５】図２１の装置では、半導体基板１０１上
に、トンネル酸化膜１０２、浮遊ゲート１０３、容量絶
縁膜１０４および制御ゲート１０５が、この順序で積層
されている。半導体基板１０１の表面には、不純物が高
濃度にドープされたソース領域１０６およびドレイン領
域１０７が形成されており、その間がチャネル領域とし
て機能する。浮遊ゲート１０３は、チャネル領域を跨ぐ
ようにして形成されている。この不揮発性半導体記憶装
置は、周囲が酸化膜で覆われた浮遊ゲート１０３の上に
制御ゲート１０５が配置された「スタックトゲート構
造」を有している。浮遊ゲート１０３は情報の蓄積ノー
ドとして機能しており、その帯電状態が情報の"０"と"
１"に対応している。浮遊ゲート１０３に蓄えられた電
荷の量に応じて、制御ゲート１０５から見たトランジス
タのしきい電圧が変化する。このことを利用して、デー
タの読み出しが行われる。データの書き込みは、反転チ
ャネル内の横方向高電界で加速され、高エネルギー状態
になったチャネルホットエレクトロンがトンネル酸化膜
内１０２に注入され、浮遊ゲート１０３に到達する現象
を利用している。後述するが、反転チャネル内の横方向
高電界で加速され、高エネルギー状態になった電子がト
ンネル酸化膜１０２内に注入される効率は極めて低く、
そのため、書き込み効率は低い。データの消去は、ファ
ウラー・ノルドハイム（ＦＮ）型トンネル現象を利用
し、浮遊ゲート中の電子をソース領域１０６へ引き抜く
ことにより実行される。ＦＮ型トンネル現象を利用する
ためには、トンネル酸化膜１０２内に１０．５Ｖ/ｃｍ
から１１Ｖ/ｃｍ程度の高い電界を形成する必要があ
る。このため、データ消去時には、例えば制御ゲート１
０５を０Ｖに接地し、ソース領域１０６に１５Ｖ程度の
高い電圧が印加される。

【０００６】図２２は、データ消去時におけるセル動作
マージンの劣化を抑制するために提案された不揮発性半
導体記憶装置の断面を示している。この装置は、IEEE I
EDM1987 Technical Digest, pp.560にH.Kuｍe等によっ
て開示されている。

【０００７】図２２の装置は、半導体基板２０１上に、
トンネル酸化膜２０２、浮遊ゲート２０３、容量絶縁膜
２０４および制御ゲート２０５が、この順序で積層され
ている。半導体基板２０１の表面には、不純物が高濃度
にドープされた高濃度ソース領域２０６および高濃度ド
レイン領域２０７が形成されており、さらに、ｎ^-型の
低濃度不純物層２０８がｎ⁺型の高濃度ソース領域２０
６を覆って形成され、ｐ⁺型の高濃度不純物層２０９が
ｎ⁺型の高濃度ドレイン領域２０７を覆って形成されて
いる。ｎ^-型の低濃度不純物層２０８とｎ⁺型の高濃度ド
レイン領域１０７との間がチャネル領域として機能す
る。浮遊ゲート２０３は、チャネル領域を跨ぐようにし
て形成され、浮遊ゲート２０３の端部は高濃度ソース領
域２０６および高濃度ドレイン領域２０７の一部と重な
り合っている。

【０００８】この装置は、電界緩和型ソース構造を備え
ている。このため、消去時におけるチャンネル領域近傍
でのバンド間トンネルに起因する電子・正孔発生を抑制
し、トンネル酸化膜２０２中への正孔の注入を減少させ
ることができる。これによって、トンネル酸化膜２０２
内の正孔トラップおよび界面準位の発生を抑制し、消去
特性ばらつき、リテンションマージンおよび書き込みデ
ィスターブマージンの劣化を防いでいる。

【０００９】図２３は、書き込み効率を向上させること
により、書き込み時間の短縮、あるいは、書き込み電圧
の低減を図った不揮発性半導体記憶装置の断面を示して
いる。この装置は、特開平７−１１５１４２号公報に中
尾等によって開示されたものである。

【００１０】図２３の装置では、表面に段差３０２が形
成された半導体基板３０１を用いている。この段差３０
２によって、半導体基板３０１の表面は相対的にレベル
の高い面（第１表面領域）と相対的にレベルの低い面
（第２表面領域）に分かれている。段差部３０２を跨ぐ
ようにトンネル酸化膜３０３、浮遊ゲート３０４、容量
絶縁膜３０５、および制御ゲート３０６が、この順序で
積層されている。半導体基板３０１の表面には、不純物
が高濃度にドープされた高濃度ソース領域３０７および
高濃度ドレイン領域３０８が形成されており、高濃度ド
レイン領域３０８からは、薄い高濃度不純物層（厚さ約
０．１μｍ以下）３０９が段差３０２の側面に沿って第
１表面領域に達している。薄い高濃度不純物層３０９
は、ドレイン領域として機能するため、高濃度ソース領
域３０７と高濃度不純物層３０９との間がチャネル領域
となる。浮遊ゲート３０４は、チャネル領域を跨ぎ、高
濃度不純物層３０９を覆うようにして形成されている。

【００１１】この構造によれば、チャンネルホットエレ
クトロンの速度ベクトル方向に浮遊ゲート３０４が位置
しているため、チャンネルホットエレクトロンの注入効
率が向上すると考えられる。

【００１２】図２４（ａ）から（ｅ）を参照しながら、
図２３の不揮発性半導体記憶装置の製造方法を説明す
る。

【００１３】まず、図２４（ａ）に示されるように、ｐ
型シリコンの半導体基板３０１に段差形成用マスクとし
て酸化膜３１１を形成した後、通常のパターンニング方
法により、段差を形成する領域の酸化膜をエッチングす
る。その後、酸化膜３１１をマスクとして半導体基板３
０１をエッチングし、半導体基板３０１の表面に段差を
形成する。その後、段差側面領域および第２表面領域の
全体に対して、比較的に高いドーズ量１．０×１０¹⁵ｃ
ｍ^-2のＡｓイオンを加速エネルギー２０ｋｅＶで注入す
る。このイオン注入は、注入角度３０度の斜めイオン注
入法によって行う。その結果、図２４（ｂ）に示される
ように、段差側面領域および第２表面領域の全体に薄い
高濃度不純物層３０９が形成される。この高濃度不純物
層３０９は製造工程中に熱拡散し、その厚さは製造工程
終了後に０.０５μｍになることが上記文献に記載して
いる。次に、図２４（ｃ）に示されるように、酸化膜３
１１を除去した後、半導体基板３０１の表面を熱酸化
し、第１絶縁膜であるトンネル酸化膜３０３を１０ｎｍ
の厚さに形成する。さらに、厚さ２００ｎｍのＣＶＤポ
リシリコンを堆積し、浮遊ゲート３０４を形成する。浮
遊ゲート３０４の表面を熱酸化することによって、容量
絶縁膜として機能する第２の絶縁膜（厚さ２０ｎｍ）３
０５を浮遊ゲート３０４上に形成した後、厚さ２００ｎ
ｍのＣＶＤポリシリコン膜を堆積し、制御ゲート３０６
を形成する。

【００１４】図２４（ｄ）に示すように、浮遊ゲート３
０４、容量絶縁膜３０５、および制御ゲート３０６のパ
ターニングを行った後、図２４（ｅ）に示すように、ド
ーズ量３．０×１０¹⁵ｃｍ^-2のＡｓイオンを加速エネル
ギー５０ｋｅＶで半導体基板１に注入し、高濃度ソース
領域３０７および高濃度ドレイン領域３０８を形成す
る。

【００１５】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置には、以下のような問題がある。

【００１６】図２１の構造においては、電子を高エネル
ギーにする条件と、電子を酸化膜に効率よく注入する条
件とが一致しない。その結果、注入効率（消費電力に対
する注入電流の割合）が１０^-6程度と極めて低くなり、
ページ書き込みなどの大規模な並列書き込みが実行でき
ず、結果的にデータの転送速度が遅い。この装置によれ
ば、書き換え時間はおよそ１０μ秒程度であり、ＤＲＡ
ＭやＳＲＡＭの書き換え時間に比べて極端に遅い。

【００１７】図２１の構造および図２２の構造は、デー
タ消去にＦＮ型トンネル現象を利用するため、ソース領
域のエッジの表面近傍に強いバンド曲がりと高電界が生
じる。この強いバンド曲がりと高電界はバンド間トンネ
ルを引き起こし、それによって発生した正孔が酸化膜中
に注入される。このことは、消去特性をばらつかせ、リ
テンションマージンおよび書き込みディスターブマージ
ンを劣化させる。特に、大きなブロック内に含まれる多
数の不揮発性メモリセルに対して一括的にデータ消去を
行うとき、１ビット消去に比べて１００倍以上の時間が
かかるので、耐性の弱いメモリーセルでは、リテンショ
ンマージンの劣化が顕著になる。

【００１８】消去特性のばらつき、リテンションマージ
ンおよび書き込みディスターブマージンの劣化を抑制し
た図２２の構造においては、しかし、低濃度のソース拡
散層をもちいるため、実効チャネル長が減少する。この
ことは、セルサイズの微細化を不可能にする。また、読
み出し時に、ドレイン電圧を１．５Ｖ程度に抑えたとし
ても、読み出しディスターブマージンの劣化を抑制する
ことができない。

【００１９】さらに、上記いずれの従来例においても、
ＦＮ型トンネル現象を利用して浮遊ゲートからドレイン
領域へ電子を引き抜き、それによってデータ消去を行う
という回路構成を採用することはできない。このような
回路構成は、センス動作の安定性や高速アクセスに有利
であるが、消去時にバンド間トンネルの発生を抑制する
ため、ドレイン電界を緩和する必要があり、このことは
書き込み時に電子注入効率を極端に低下させる。

【００２０】図２３の不揮発性半導体記憶装置において
は、チャンネルホットエレクトロンの速度ベクトル方向
に浮遊ゲート３０４が形成されているため、チャンネル
ホットエレクトロンの注入効率が向上できるとされてい
る。このため、薄い均一不純物濃度を有したドレイン層
を注入角度３０度の斜め注入法により、加速エネルギー
２０ｋｅＶという低エネルギーで、ドーズ量１.０×１
０¹⁵ｃｍ^-2のＡｓイオン注入条件で段差を覆って均一に
高濃度不純物層を形成しており、その不純物濃度値は
１．０×１０²⁰ｃｍ^-3に達する。

【００２１】しかしながら、高濃度ドレイン層が段差上
部表面に達した図２３の構造では、電子注入効率を向上
させることはできないし、消去特性ばらつき、書き込み
ディスターブマージンや読み出しディスターブマージン
の劣化を抑制できない。なぜなら、高濃度ドレイン層端
では段差上部のコーナー部においてドレイン領域に印加
されたドレイン電位を保持することができるが、高濃度
ドレイン層内では急激に水平方向電界強度は低下し、ホ
ットエレクトロンのエネルギーは段差側面における半導
体基板界面において低下する。電界ピーク位置から電子
の平均エネルギーピーク位置とは非平衡輸送によって距
離的差を生じるが、その差は平均自由工程程度であり、
シリコン結晶内では１０ｎｍ程度である。薄いドレイン
層厚がこの値を超えるにつれて、段差側面のシリコン界
面での電子エネルギーは指数関数的に低下し、電子注入
効率は低下する。すなわち、この構造においては極薄い
ドレイン層が必要である。さらに、高濃度ドレイン層内
ではホットエレクトロンは熱平衡状態にある電子との散
乱が増大し、電子速度ベクトルと電界方向の一致は小さ
くなり、電子注入効率は低下する効果を有している。こ
のため、例えば、均一にドレイン層の不純物濃度を低下
させてドレイン層内における電子散乱を抑制すると、段
差側面および段差底部に沿って形成された極薄いドレイ
ン層内でドレイン電位降下が発生し、段差上部のコーナ
ー部におけるドレイン電位は低下し、ドレイン層とチャ
ンネル間の水平方向電界強度が低下するため、やはり、
段差側面の電子注入効率は低下する。

【００２２】また、この構造においても、ＦＮ型トンネ
ル現象を利用して浮遊ゲートからドレイン層へ電子を引
き抜き、それによってデータを消去することはできな
い。高濃度ドレイン層がチャンネルと接しているので、
消去時にバンド間トンネルの発生を抑制するためには、
例えば、電界緩和型拡散層を高濃度ドレイン領域を取り
囲んで適用する必要がある。しかし、このことは書き込
み時に電子注入効率を極端に低下させ、また、短チャネ
ル効果のために微細化が困難な構造になる。

【００２３】さらに、読み出し時に、ドレイン電圧を
１．５Ｖ程度に抑えたとしても、薄い高濃度ドレイン層
のために読み出しディスターブマージンの劣化を引き起
こす。

【００２４】本発明は上記課題に鑑みてなされたもので
あり、その目的とするところは、電子注入効率を飛躍的
に向上させ、それによって高速書き込み動作・低消費電
力動作を可能にする不揮発性半導体記憶装置を提供する
ことにある。

【００２５】本発明の他の目的は、浮遊ゲートからドレ
イン領域へ電子を引き抜くことによりデータを消去する
ことを可能とする不揮発性半導体記憶装置を提供するこ
とにある。

【００２６】本発明の更に他の目的は、データ消去時に
正孔が酸化膜へ注入されることを抑制し、それによって
消去特性を向上させた不揮発性半導体記憶装置を提供す
ることにある。

【００２７】本発明の更に他の目的は、ランダム読み出
し時に、ソースバイアスとドレインバイアスを交換した
回路構成において、読み出し電流を増大させ、読み出し
ディスターブマージンの劣化を抑制するとともに、高速
読みだし能力を向上させた不揮発性半導体記憶装置を提
供することにある。

【００２８】本発明の更に他の目的は、上記不揮発性半
導体記憶装置の製造方法およびこのような不揮発性半導
体記憶装置を備えた半導体集積回路装置を提供すること
にある。

【００２９】

【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、前記基板
の前記第１表面領域に形成されたチャネル領域と、前記
チャネル領域を間にはさんで形成されたソース領域およ
びドレイン領域と、前記基板の前記表面上に形成された
第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲー
トと、前記浮遊ゲート上に形成された第２絶縁膜と、前
記第２絶縁膜上を介して前記浮遊ゲートに容量結合され
る制御ゲートとを備えた不揮発性半導体記憶装置であっ
て、前記ドレイン領域は、前記第２表面領域に形成さ
れ、前記第２表面領域と前記段差側面領域との間のコー
ナー部を覆っている低濃度不純物層と、前記低濃度不純
物層に接続され、前記チャネル領域から離れた位置に形
成された高濃度不純物層とを含み、前記低濃度不純物層
の不純物濃度は前記高濃度不純物層の不純物濃度よりも
低く、前記段差側面領域には、前記低濃度不純物層に接
続された極低濃度不純物層が形成されており、前記極低
濃度不純物層に隣接する位置における前記チャネル領域
の不純物濃度は、前記ソース領域に隣接する位置におけ
る前記チャネル領域の不純物濃度よりも高く、前記浮遊
ゲートは、前記第１絶縁膜を介して、前記段差側面領
域、および前記低濃度不純物層の少なくとも一部を覆っ
ていることを特徴とする。

【００３０】前記極低濃度不純物層の不純物濃度は、前
記極低濃度不純物層が動作時に空乏化するレベルにある
ことことが好ましい。

【００３１】本発明による他の不揮発性半導体記憶装置
は、第１レベルにある第１表面領域、前記第１レベルよ
りも低い第２レベルにある第２表面領域、および、前記
第１表面領域と前記第２表面領域とを連結する段差側面
領域を含む表面を有する基板と、前記基板の前記第１表
面領域に形成されたチャネル領域と、前記チャネル領域
を間にはさんで形成されたソース領域およびドレイン領
域と、前記基板の前記表面上に形成された第１絶縁膜
と、前記第１絶縁膜上に形成された浮遊ゲートと、前記
浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁
膜上を介して前記浮遊ゲートに容量結合される制御ゲー
トとを備えた不揮発性半導体記憶装置であって、前記ド
レイン領域は、前記第２表面領域に形成され、その一端
が前記段差側面に向かって延びている低濃度不純物層
と、前記低濃度不純物層に接続され、前記チャネル領域
から離れた位置に形成された高濃度不純物層とを含み、
前記低濃度不純物層の不純物濃度は前記高濃度不純物層
の不純物濃度よりも低く、前記浮遊ゲートは、前記第１
絶縁膜を介して、前記段差側面領域、および前記低濃度
不純物層の少なくとも一部を覆っており、前記チャネル
領域のうち、前記段差側面に隣接する部分の不純物濃度
は、前記ソース領域に隣接する部分の不純物濃度よりも
低いことを特徴とする。

【００３２】本発明による更に他の不揮発性半導体記憶
装置は、第１レベルにある第１表面領域、前記第１レベ
ルよりも低い第２レベルにある第２表面領域、および、
前記第１表面領域と前記第２表面領域とを連結する段差
側面領域を含む表面を有する基板と、前記基板の前記第
１表面領域に形成されたチャネル領域と、前記チャネル
領域を間にはさんで形成されたソース領域およびドレイ
ン領域と、前記基板の前記表面上に形成された第１絶縁
膜と、前記第１絶縁膜上に形成された浮遊ゲートと、前
記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶
縁膜上を介して前記浮遊ゲートに容量結合される制御ゲ
ートとを備えた不揮発性半導体記憶装置であって、前記
ドレイン領域は、前記第２表面領域に形成され、その一
端が前記段差側面領域に沿って、前記第１表面領域にま
で到達している低濃度不純物層と、前記低濃度不純物層
に接続され、前記チャネル領域から離れた位置に形成さ
れた高濃度不純物層とを含み、前記低濃度不純物層の不
純物濃度は前記高濃度不純物層の不純物濃度よりも低
く、前記浮遊ゲートは、前記第１絶縁膜を介して、前記
段差側面領域、および前記低濃度不純物層の少なくとも
一部を覆っており、前記チャネル領域のうち、前記低濃
度不純物層に隣接する部分の不純物濃度は、前記ソース
領域に隣接する部分の不純物濃度よりも高いことを特徴
とする。

【００３３】前記チャネル領域のうち、前記ドレイン領
域に隣接する部分の不純物濃度は、前記ソース領域に隣
接する部分の不純物濃度よりも高いことが好ましい。

【００３４】好ましい実施形態では、前記第２表面領域
と前記段差側面領域との間の前記コーナー部は、曲面か
ら構成されている。

【００３５】前記段差側面領域上における前記第１絶縁
膜の厚さは、他の領域上における前記第１絶縁膜の厚さ
よりも厚いことが好ましい。

【００３６】好ましい実施形態では、前記ソース領域
は、前記チャネル領域から離れた位置に形成された高濃
度不純物層と、前記高濃度不純物層と前記チャネル領域
との間に形成された低濃度不純物層とを含んでおり、前
記低濃度不純物層の不純物濃度は前記高濃度不純物層の
不純物濃度よりも低い。

【００３７】好ましい実施形態では、前記基板の前記表
面の前記第２表面領域は、前記基板に形成された凹部の
底面である。

【００３８】前記ドレイン領域の低濃度不純物層の不純
物濃度は、３×１０¹⁸ｃｍ^-3以上であって、５×１０¹⁹
ｃｍ^-3以下であることが好ましい。

【００３９】本発明による更に他の不揮発性半導体装置
は、表面に凹部が形成された半導体基板と、前記凹部の
底部と前記凹部の側面との間のコーナー部に対向する面
を有する浮遊ゲートとを備えた不揮発性半導体装置であ
って、前記浮遊ゲートが形成されている凹部側面の上部
に形成された極低濃度の第１の不純物層と、前記第１の
不純物層に隣接し、かつ前記凹部が形成されていない表
面に形成され、前記第１の不純物層よりも高い濃度の第
２の不純物層とを備えており、データ書き込みに際し
て、前記半導体基板の内部でホットエレクトロンを生成
し、前記ホットエレクトロンの少なくとも一部を前記凹
部の前記コーナー部から前記浮遊ゲートに注入すること
を特徴とする。

【００４０】本発明にによる不揮発性半導体記憶装置の
製造方法は、基板の表面のうち、ソース領域となる部
分、チャネル領域となる部分およびドレイン領域となる
部分を含む活性領域に前記チャネル領域のための不純物
をドープする工程と、前記ドレイン領域となる部分の少
なくとも一部を露出させる開口部を有するマスクで前記
基板の前記表面を覆う工程と、前記マスクの前記開口部
を通して、前記活性領域の一部をエッチングし、それに
よって、前記活性領域に凹部を形成する工程と、前記マ
スクの前記開口部を通して、前記活性領域の前記凹部内
に前記ドレイン領域のための不純物をドープし、それに
よって、前記ドレイン領域の一部として機能する低濃度
不純物層を形成する工程と、前記マスクを除去する工程
と、前記活性領域の表面に第１絶縁膜を形成する工程
と、前記チャネル領域となる部分、前記凹部の側面、お
よび前記凹部の底面の少なくとも一部を覆う浮遊ゲート
を前記第１絶縁膜上に形成する工程と、前記浮遊ゲート
上に第２絶縁膜を形成する工程と、前記第２絶縁膜を介
して前記浮遊ゲートに容量結合される制御ゲートを形成
する工程と、前記浮遊ゲートおよび前記制御ゲートをマ
スクとして、前記活性領域の一部に不純物をドープし、
それによって、前記ドレイン領域の一部として機能す
る、前記低濃度不純物層の不純物濃度よりも高い不純物
濃度を有する高濃度不純物層、および前記ソース領域と
して機能する高濃度不純物層を形成する工程とを包含
し、更に、前記凹部を形成した後、前記マスクの前記開
口部を通して、前記ドレイン領域のための不純物と同一
導電型の不純物を前記凹部にドープし、それによって極
低濃度不純物層を前記凹部の側面に形成する工程を包含
することを特徴とする。

【００４１】前記極低濃度不純物層は、動作時に空乏化
する不純物濃度を有することが好ましい。

【００４２】前記極低濃度不純物層の形成は、前記低濃
度不純物層を前記凹部の底部に形成する前に行うことが
好ましい。

【００４３】前記極低濃度不純物層の形成を前記凹部の
形成後に行ってもよい。

【００４４】前記極低濃度不純物層の形成は、前記低濃
度不純物層を前記凹部の底部に形成した後に、行っても
よい。

【００４５】本発明による不揮発性半導体記憶装置は、
第１レベルにある第１表面領域、前記第１レベルよりも
低い第２レベルにある第２表面領域、および、前記第１
表面領域と前記第２表面領域とを連結する段差側面領域
を含む表面を有する基板と、前記基板の前記第１表面領
域に形成されたチャネル領域と、前記チャネル領域を間
にはさんで形成されたソース領域およびドレイン領域
と、前記基板の前記表面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された浮遊ゲートとを備えた不
揮発性半導体記憶装置であって、前記ドレイン領域は、
前記第２表面領域に形成され、その一端が前記段差側面
領域に向かって延びている低濃度不純物層と、前記低濃
度不純物層に接続され、前記チャネル領域から離れた位
置に形成された高濃度不純物層とを含み、前記低濃度不
純物層の不純物濃度は前記高濃度不純物層の不純物濃度
よりも低く、前記チャネル領域は、前記ソース領域に隣
接する位置における前記チャネル領域の不純物濃度より
も高い不純物濃度を持つ高濃度不純物領域を段差側面領
域側に含んでおり、前記浮遊ゲートは、前記第１絶縁膜
を介して、前記段差側面領域、および前記低濃度不純物
層の少なくとも一部を覆っていることを特徴とする。

【００４６】前記チャネル領域の不純物濃度は、前記ソ
ース領域に隣接する位置から前記高濃度不純物領域内に
おいて最も不純物濃度が高い位置に向かって増加してい
ることが好ましい。

【００４７】前記ドレイン領域の低濃度不純物層は、前
記第２表面領域と前記段差側面領域との間のコーナー部
を覆っていることが好ましい。

【００４８】ある好ましい実施形態では、前記ドレイン
領域の低濃度不純物層が前記第１表面領域にまで達して
いない。

【００４９】ある好ましい実施形態では、前記ドレイン
領域の低濃度不純物層が前記第１表面領域にまで達して
いる。

【００５０】前記段差側面領域と前記チャネル領域の前
記高濃度不純物領域との間に極低濃度不純物層が設けら
れていることが好ましい。

【００５１】前記極低濃度不純物層の不純物濃度は、動
作時に前記極低濃度不純物層が空乏化するレベルにある
ことが好ましい。

【００５２】前記極低濃度不純物層の導電型は、前記チ
ャネル領域の導電型と同一であっても、反対であっもて
よい。

【００５３】本発明による不揮発性半導体記憶装置は、
第１レベルにある第１表面領域、前記第１レベルよりも
低い第２レベルにある第２表面領域、および、前記第１
表面領域と前記第２表面領域とを連結する段差側面領域
を含む表面を有する基板と、前記基板の前記第１表面領
域に形成されたチャネル領域と、前記チャネル領域を間
にはさんで形成されたソース領域およびドレイン領域
と、前記基板の前記表面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された浮遊ゲートとを備えた不
揮発性半導体記憶装置であって、前記ドレイン領域は、
前記第２表面領域に形成され、その一端が前記段差側面
領域に向かって延びている低濃度不純物層と、前記低濃
度不純物層に接続され、前記チャネル領域から離れた位
置に形成された高濃度不純物層とを含み、前記低濃度不
純物層の不純物濃度は前記高濃度不純物層の不純物濃度
よりも低く、前記第１表面領域のうち前記段差側面領域
に隣接する位置に前記チャネル領域の他の部分に比較し
て不純物濃度が低い領域が形成され、前記浮遊ゲート
は、前記第１絶縁膜を介して、前記段差側面領域、およ
び前記低濃度不純物層の少なくとも一部を覆っているこ
とを特徴とする。

【００５４】前記チャネル領域の他の部分に比較して不
純物濃度が低い前記領域は、動作時に空乏化することが
好ましい。

【００５５】本発明による他の不揮発性半導体記憶装置
の製造方法は、基板の表面のうち、ソース領域となる部
分、チャネル領域となる部分およびドレイン領域となる
部分を含む活性領域に前記チャネル領域のための不純物
をドープする工程と、前記ドレイン領域となる部分の少
なくとも一部を露出させる開口部を有するマスクで前記
基板の前記表面を覆う工程と、前記マスクの前記開口部
を通して、前記活性領域の一部をエッチングし、それに
よって、前記活性領域に凹部を形成する工程と、前記マ
スクの前記開口部を通して、前記活性領域の前記凹部内
に前記ドレイン領域のための不純物をドープし、それに
よって、前記ドレイン領域の一部として機能する低濃度
不純物層を形成する工程と、前記マスクを除去する工程
と、前記活性領域の表面に第１絶縁膜を形成する工程
と、前記チャネル領域となる部分、前記凹部の側面、お
よび前記凹部の底面の少なくとも一部を覆う浮遊ゲート
を前記第１絶縁膜上に形成する工程と、前記浮遊ゲート
上に第２絶縁膜を形成する工程と、前記第２絶縁膜を介
して前記浮遊ゲートに容量結合される制御ゲートを形成
する工程と、前記浮遊ゲートおよび前記制御ゲートをマ
スクとして、前記活性領域の一部に不純物をドープし、
それによって、前記ドレイン領域の一部として機能す
る、前記低濃度不純物層の不純物濃度よりも高い不純物
濃度を有する高濃度不純物層、および前記ソース領域と
して機能する高濃度不純物層を形成する工程とを包含
し、更に、前記チャネル領域のための前記不純物と同一
導電型の不純物を前記活性領域のうち前記ソース領域と
なる部分に隣接する領域以外の領域内にドープし、それ
によって前記チャネル領域となる部分の不純物濃度を部
分的に増加させる非対称チャネル形成工程を包含するこ
とを特徴とする。

【００５６】前記非対称チャネル形成工程における前記
不純物のドープは、前記マスクを形成した後、前記マス
クを除去する前に、前記マスクの前記開口部を通して行
うことが好ましい。

【００５７】前記非対称チャネル形成工程における前記
不純物のドープは、前記凹部の形成前に行ってもよい。

【００５８】前記非対称チャネル形成工程における前記
不純物のドープは、前記凹部の形成後に行っもてよい。

【００５９】前記低濃度不純物層を形成する前に、前記
マスクの前記開口部を通して、前記ドレイン領域のため
の不純物と同一導電型の前記不純物を前記チャネル領域
となる部分のドレイン側端部にドープする工程を更に包
含することが好ましい。

【００６０】前記低濃度不純物層を形成した後に、前記
マスクの前記開口部を通して、前記ドレイン領域のため
の不純物と同一導電型の不純物を前記凹部の前記底部お
よび側面にドープする工程を更に包含することが好まし
い。

【００６１】前記低濃度不純物層を形成する工程におい
て、前記ドレイン領域のための前記不純物と同一導電型
の前記不純物を前記凹部の前記底部および側面にドープ
し、前記低濃度不純物層を形成するとともに、前記段差
側面領域に極低濃度不純物層を形成してもよい。

【００６２】本発明による半導体集積回路装置は、複数
の不揮発性メモリセルを備えた半導体集積回路装置であ
って、第１レベルにある第１表面領域、前記第１レベル
よりも低い第２レベルにある第２表面領域、および、前
記第１表面領域と前記第２表面領域とを連結する段差側
面領域を含む表面を有する基板と、前記基板に形成さ
れ、前記複数の不揮発性メモリセルを駆動するための駆
動回路とを備えており、各不揮発性メモリセルは、前記
何れかの不揮発性半導体記憶装置であることを特徴とす
る。

【００６３】本発明による更に他の不揮発性半導体記憶
装置は、第１レベルにある第１表面領域、前記第１レベ
ルよりも低い第２レベルにある第２表面領域、および、
前記第１表面領域と前記第２表面領域とを連結する段差
側面領域を含む表面を有する基板と、前記基板の前記第
１表面領域に形成されたチャネル領域と、前記チャネル
領域を間にはさんで形成されたソース領域およびドレイ
ン領域と、前記基板の前記表面上に形成された第１絶縁
膜と、前記第１絶縁膜上に形成された浮遊ゲートとを備
えた不揮発性半導体記憶装置であって、前記ドレイン領
域は、前記第２表面領域に形成され、その一端が前記段
差側面領域に向かって延びている低濃度不純物層と、前
記低濃度不純物層に接続され、前記チャネル領域から離
れた位置に形成された高濃度不純物層とを含み、前記低
濃度不純物層の不純物濃度は前記高濃度不純物層の不純
物濃度よりも低く、前記低濃度不純物層は、前記第２表
面領域と前記段差側面領域とのコーナー部を覆っている
が、前記第１表面領域には達しておらず、前記浮遊ゲー
トは、前記第１絶縁膜を介して、前記段差側面領域、お
よび前記低濃度不純物層の少なくとも一部を覆っている
ことを特徴とする。

【００６４】なお、本願明細書において極低濃度不純物
層の不純物濃度は、その導電型がチャネル領域の導電型
と同一の場合は、チャネル領域の他の部分よりも低い不
純物濃度を有し、その導電型がドレイン領域の導電型と
同一の場合は、ドレイン領域の低濃度不純物拡散層より
も低い不純物濃度を有しているものとする。

【００６５】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００６６】（第１の実施形態）図１（ａ）は、本発明による不揮発性半導体記憶装置の
第１実施形態の断面を示し、図１（ｂ）は、その主要構
成要素の平面レイアウトを示している。なお、図１
（ａ）および（ｂ）では、簡単化のため、単一の不揮発
性メモリが図示されているが、現実には、同一基板上に
多数の不揮発性メモリが配列されている。

【００６７】本実施形態の不揮発性半導体記憶装置は、
図１（ａ）に示されるように、表面に素子分離層２１が
形成された半導体基板（ｐ型シリコン基板）１を備えて
おり、その基板１の表面のうち、素子分離層２１が形成
されていない領域（活性領域）には段差が形成されてい
る。この段差によって、基板１の表面は、相対的に高い
レベルの表面領域（第１表面領域）１１と、相対的に低
いレベルの表面領域（第２表面領域）１２に分かれてい
る。第１表面領域１１と第２表面領域１２との間のレベ
ル差（段差の高さ）は、例えば３０ｎｍ〜７０ｎｍであ
る。段差の大きさの好ましい範囲は、１０ｎｍから１５
０ｎｍまでの範囲である。

【００６８】本願明細書では、第１表面領域１１を段差
上部と称し、第２表面領域１２を段差底部と称する場合
がある。また、第１表面領域１１と第２表面領域１２と
の間の表面領域を段差側面領域１３と称することにす
る。

【００６９】この段差側面領域１３によって第１表面領
域１１と第２表面領域１２とが連結されている。図１
（ａ）の断面図において、この段差側面領域１３はある
角度で傾斜した面として記載されているが、あとで説明
するように、段差側面領域１３は曲面によって構成され
ていても良いし、第２表面領域１２に対して実質的に垂
直に形成されていても良い。

【００７０】半導体基板１の表面において、第１表面領
域１１から段差表面領域１３を経て第２表面領域１２に
至る範囲にトンネル酸化膜（第１絶縁膜）３が形成され
ており、トンネル酸化膜３の上には、浮遊ゲート４、容
量絶縁膜５、および制御ゲート６が、この順序で基板側
から積層されている。浮遊ゲート４は、容量絶縁膜５を
介して制御ゲート６に容量結合される。制御ゲート６
は、ワード線に接続されるか、あるいは、制御ゲート自
体がワード線として機能するようにパターニングされ
る。浮遊ゲート４は、トンネル酸化膜３を介して段差側
面領域１３および第２表面領域１２に対向する面（凸
面）を有している。

【００７１】半導体基板１の表面のうち、第１表面領域
１１にはソース領域７が形成されており、第２表面領域
１２にはドレイン領域８が形成されている。チャネル領
域９は、ソース領域７とドレイン領域８とに挟まれるよ
うにして第１表面領域１１に形成されている。

【００７２】次に、ソース領域７、ドレイン領域８およ
びチャネル領域９の構成を、より詳細に説明する。

【００７３】ドレイン領域８は、第２表面領域１２に形
成された高濃度不純物層８ａと、第２表面領域１２に形
成された低濃度不純物層８ｂとを有している。また、段
差側面領域１３には「極低濃度不純物層８ｃ」が形成さ
れている。極低濃度不純物層８ｃは低濃度不純物層８ｂ
を介して高濃度不純物層８ａに電気的に接続されてお
り、高濃度不純物層８ａは不図示の配線に接続されてい
る。本願明細書では、便宜上、高濃度不純物層８ａ、低
濃度不純物層８ｂ、および極低濃度不純物層８ｃを、そ
れぞれ、高濃度ドレイン領域８ａ、低濃度ドレイン領域
８ｂ、および極低濃度ドレイン領域８ｃと称する場合が
ある。しかし、後述するように、極低濃度不純物層８ｃ
の不純物濃度は非常に低く、ｎ^-領域またはｐ^-領域とし
て動作時には空乏化し、反転層を形成するため、実際に
はドレイン領域の一部としてというよりもチャネル領域
の一部として機能しているといえる。ただし、この極低
濃度不純物層８ｃは、ドレイン領域の高い電位を段差側
面領域の上部にまで伝達する役割を果たしており、「ド
レイン拡張領域」として機能するため、便宜上、本願明
細書では「極低濃度ドレイン領域」と表現する場合があ
る。

【００７４】極低濃度不純物層８ｃの不純物濃度は、低
濃度ドレイン領域８ｂの不純物濃度よりも低く、低濃度
ドレイン領域８ｂの不純物濃度は高濃度ドレイン領域８
ａの不純物濃度よりも低い。また、図１（ａ）に示され
るように、極低濃度不純物層８ｃは低濃度ドレイン領域
８ｂよりも薄く、低濃度ドレイン領域８ｂは高濃度ドレ
イン領域８ａよりも薄く形成されている。

【００７５】本実施形態における低濃度ドレイン領域８
ｂは、高濃度ドレイン領域８ａから第２表面領域１２と
段差側面領域１３との間のコーナー部分にまで延びてお
り、そのコーナ部分を完全に覆っている。その結果、第
２表面領域１２と段差側面領域１３との間のコーナー部
分において、浮遊ゲート４の下面（半導体基板１の表面
に対向する側の面）が低濃度ドレイン領域８ｂの一端と
対向している。また、低濃度ドレイン領域８ｂの大部分
は、トンネル酸化膜３を介して浮遊ゲート４の底面に対
向している。

【００７６】第１表面領域１１に形成されたソース領域
７は、高濃度不純物層７ａと、高濃度不純物層７ａの不
純物濃度よりも低い不純物濃度を持つ低濃度不純物層７
ｂとを含んでいる。低濃度不純物層７ｂは、高濃度不純
物層７ａとチャネル領域９との間に設けられており、ト
ンネル酸化膜３を介して浮遊ゲート４のエッジ部分に対
向している。なお、図示されているように、ソース領域
７はビット線に接続されている。本願明細書では、ソー
ス領域７の高濃度不純物層７ａおよび低濃度不純物層７
ｂを、それぞれ、高濃度ソース領域７ａおよび低濃度ソ
ース領域７ｂと略記する場合がある。

【００７７】チャネル領域９は、ソース領域７に隣接す
る部分に形成された低濃度不純物層９ｂと、段差側面領
域側に位置する高濃度不純物層９ａとを有しており、チ
ャネル領域９内の不純物濃度はチャネル方向に沿って一
様ではない。このように、不純物濃度がチャネル方向に
沿って一様ではないチャネルを、「非対称チャネル」と
称する。また、本願明細書では、チャネル領域９の高濃
度不純物層９ａおよび低濃度不純物層９ｂを、それぞ
れ、高濃度チャネル領域９ａおよび低濃度チャネル領域
９ｂと略記する場合がある。なお、チャネル領域９の高
濃度不純物層９ａおよび低濃度不純物層９ｂ、並びに動
作時に空乏化し強い反転層を形成する極低濃度不純物層
８ｃを総称して「三重チャネル構造」と呼んでも良い。

【００７８】図１（ｂ）に示されるように、素子分離層
２１に囲まれるようにして矩形の活性領域１０が形成さ
れている。活性領域１０の形状は、図示されるものに限
定されない。活性領域１０は、前述したように、段差側
面領域１３によって第１表面領域１１と第２表面領域１
２に分かれている。浮遊ゲート４は、段差側面領域１３
を跨ぐように配置され、第１表面領域１１および第２表
面領域１２の両方を部分的に覆っている。活性領域１０
のうち、浮遊ゲート４に覆われていない部分には、一対
のｎ型の高濃度不純物層（ｎ⁺層）が形成されており、
高濃度ソース領域７ａおよび高濃度ドレイン領域８ａと
して機能する。浮遊ゲート４に覆われた領域内には、低
濃度ドレイン領域８ｂ、極低濃度不純物層８ｃ、高濃度
チャネル領域９ａおよび低濃度チャネル領域９ｂが配置
されている。なお、高濃度ソース領域７ａおよび高濃度
ドレイン領域８ａとして機能するｎ型高濃度不純物層
（ｎ⁺層）が浮遊ゲート４の位置から離間しているの
は、浮遊ゲート４および制御ゲート６の側面に形成され
た絶縁性サイドウォールによる。

【００７９】図１（ｂ）からわかるように、浮遊ゲート
４は、孤立したパターンを有しており、図示されていな
い他の不揮発性メモリの浮遊ゲートから電気的に分離さ
れている。制御ゲート６は、浮遊ゲート４のように孤立
したパターンを持つ必要はなく、ワード線と一体化した
構成を有していても良い。

【００８０】次に、本実施形態の装置について、データ
の書き込み、読み出しおよび消去のための動作の一例を
簡単に説明する。

【００８１】まず、データ書き込み時には、制御ゲート
６に７Ｖ程度、ソース領域７に０Ｖ、ドレイン領域８に
５Ｖ程度の電圧を印加する。すると、チャネル領域にお
いてホットエレクトロンが発生し、ホットエレクトロン
が浮遊ゲート４に注入される。こうして、データの書き
込みが実行される。

【００８２】データの読み出し時には、制御ゲート６に
３．３Ｖの電圧を印加するとともに、ソース領域７に
１．５Ｖ、ドレイン領域８に０Ｖ程度の電圧を印加す
る。

【００８３】データの消去のためには、制御ゲート６に
−５Ｖの電圧を印加し、ドレイン領域８に６Ｖ程度を印
加する。それによって、浮遊ゲートに蓄積されていた電
子をトンネル酸化膜３を介してドレイン領域８に引き抜
く。電子は、ＦＮ型トンネル現象を利用してトンネル酸
化膜３を通過する。

【００８４】図１（ａ）および（ｂ）に示す不揮発性半
導体記憶装置の持つ主要な特徴は、（１）ソース領域に
隣接する位置におけるチャネル領域の不純物濃度よりも
高い不純物濃度を持つ高濃度不純物領域が段差側面領域
側に形成されていること、（２）低濃度ドレイン領域８
ｂが段差底部のコーナー部分を覆って形成されているこ
と、および（３）極低濃度不純物層８ｃが段差側面領域
１３に形成されていることにある。なお、極低濃度不純
物層８ｃは、以下に説明するように装置の動作時にいお
て空乏化するため、実質的にはチャネル領域の一部とし
て機能している。

【００８５】上述の構造を持つため、データ書き込み時
においてドレイン領域８に５Ｖ程度の電圧を印加し、制
御ゲート６に７Ｖ程度の電圧を印加すると、極低濃度不
純物層８ｃは充分に低い不純物濃度を持つため空乏化す
る。しかし、低濃度ドレイン領域８ｂでは、極低濃度不
純物層８ｃより不純物濃度が高いため、電圧降下が発生
する。この結果、第２表面領域１２と段差側面領域１３
との間のコーナー部分（本願明細書においては「段差底
部コーナー」と略記する場合がある）において、高い電
界が形成されることになる。このとき、ドレイン領域８
に与えられている電圧（ドレイン電圧）と同じ程度の電
圧が浮遊ゲート４にも印加されるが、段差底部コーナー
の形状に対応した形状を浮遊ゲート４が持つため、浮遊
ゲート４がドレイン領域８の電界強度を緩和させる効果
が弱まる。

【００８６】すなわち、ステップがない構造の場合、ド
レイン端近傍（ソース領域側の端部近傍）に形成される
水平方向電界は、ゲート電圧を大きくすることによって
弱められてしまうが、本実施形態のようにステップ構造
を採用した場合、ゲート電圧を大きくしても、（１）段
差側面領域におけるドレイン領域の電位は高いゲート電
圧によって高電位に固定されるため、第２表面領域に形
成されているドレイン領域からソース領域に向かって空
乏層が延びようとするのが防止される。これによって、
段差底部コーナーで高い水平方向電界が得られる。ま
た、（２）ゲート電圧を大きくするほど、第１表面領域
に形成されるチャネル水平方向電界が高められることに
なり、電子の注入効率を大きくすることができる。

【００８７】以上のように、図１（ａ）の構造によれ
ば、低いドレイン電圧で強い電界が形成される。

【００８８】さらに、この構造では、段差底部コーナー
においては電子は回り込んで流れるため、電子を高エネ
ルギーにする条件、すなわち水平方向電界を大きくする
ことと、電子を浮遊ゲート４に注入する条件、すなわち
水平方向電界の方向に浮遊ゲートが存在することが成立
し、それによって段差底部のコーナー部分において電子
注入効率を飛躍的に向上させることができる。段差底部
のコーナー部分が比較的に大きな曲率を有する曲面から
構成されている場合、電子を高エネルギーにする条件と
電子を浮遊ゲートに効率的に注入する条件とがよりよく
一致し、電子注入効率がさらに向上する。

【００８９】極低濃度不純物層８ｃは、高濃度ドレイン
領域８ａと制御ゲート６に電圧が印加された時、段差側
面のコーナー部の電位を高くする役割を果たす。このド
レイン領域領域８ｃは、ドレイン領域８ａに電圧が印加
されたとき、極低濃度であるが故に空乏化して段差側面
領域に反転層を形成する。これによって、ドレイン領域
８ａの電位は段差上部のコーナー部まで拡張することが
できる。

【００９０】また、極低濃度不純物層８ｃは、データ消
去時にトンネル酸化膜３のＦＮ型トンネル現象を利用し
て電子を浮遊ゲート４からドレイン領域８に引き抜く場
合において、浮遊ゲート４に負バイアスを与えても、表
面近傍に強いバンド曲がりと高電界が生じることを防止
する役割をも果たす。その結果、バンド間トンネルで発
生した正孔が酸化膜中に注入される現象が抑制される。

【００９１】本実施形態の装置の他の特徴は、チャネル
領域９の不純物濃度が極低濃度不純物層８ｃに隣接する
位置において高く、ソース領域７に向かうにしたがって
低下するという「非対称チャネル」が形成されているこ
とである。極低濃度不純物層８ｃ近傍に形成された高濃
度チャネル領域９ａにより、チャネル領域９ａと極低濃
度不純物層８ｃに形成される極めて薄い「ドレイン拡張
領域」との境界部でのチャネル水平方向電界の強度を増
加させ、それによって電子を高エネルギーにすることが
できる同時に、極めて薄いドレイン拡張領域内での散乱
によるエネルギ低下を抑制することができる。その結
果、段差側面領域１３から浮遊ゲート４に高い効率で電
子を注入させることができる。言い換えると、このよう
な構造によって、段差底部コーナーだけでなく、段差上
部コーナー部分における電子注入の効率をも向上させ、
全体として電子注入効率を飛躍的に向上させることがで
きる。

【００９２】また、極低濃度不純物層８ｃと低濃度ドレ
イン領域８ｂとが広い範囲にわたって浮遊ゲート４に対
向しているため、浮遊ゲート４からドレイン領域８へ電
子を引き抜くタイプのデータ消去が効率的に実行でき
る。このタイプのデータ消去によれば、データを消去す
るためにドレイン領域８に高いバイアスを印加し、浮遊
ゲート４に負バイアスを与えても、トンネル酸化膜３へ
の正孔注入が抑制されるので、データ消去特性が向上す
る。

【００９３】次に、図２から図５を参照しながら、図１
に示す不揮発性半導体記憶装置の製造方法の一実施例を
説明する。

【００９４】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１の表面に素子分離層２１を形成する。基板１
の表面において、素子分離層２１が形成されていない領
域は、活性領域１０となる。活性領域１０の上に熱酸化
法によって保護酸化膜（不図示）を形成した後、基板１
の表面をレジストマスク２２で覆う。このレジストマス
ク２２は、チャネル領域９のための不純物（ｐ型不純
物）をドープするときのマスクであり、この不純物を注
入すべき領域を覆わないようにパターニングされる。そ
の後、加速エネルギー３０ｋｅＶ、ドーズ量５×１０¹²
ｃｍ^-2の条件でホウ素イオン（ｐ型不純物イオン）を活
性領域１０に注入する。このイオン注入は、閾値電圧制
御を目的として行うものであり、低濃度チャネル領域９
ｂとなるべき部分を含むｐ層９ｂ’が活性領域１０の表
面全体に形成される。

【００９５】次に、図２（ｂ）に示すように、活性領域
１０の一部を露出させる開口部２４を有するレジストマ
スク２３を基板１上に形成する。この開口部２４の位置
と平面形状は、のちに基板１の表面に形成する凹部の位
置と平面形状を実質的に規定する。レジストマスク２３
の開口部２４は、例えば、図３（ａ）に示すような平面
形状を有している。

【００９６】本実施形態では、基板１の表面に凹部を形
成する前に、非対称チャネルを形成するためのドーピン
グを行う。すなわち、レジストマスク２３の開口部２４
を通して、ドーズ量１．５×１０¹⁴ｃｍ^-2のＢＦ₂を低
加速エネルギー４５ｋｅＶで基板１に注入する。このと
き、斜めイオン注入法によって注入角度を２０°にし、
レジストマスク２３の開口部２４からレジストマスク２
３のエッジ下方にもイオンを注入する。このイオン注入
によって、高濃度チャネル領域９ａとなる部分を含むｐ
⁺層９ａ’が基板１の表面に浅く形成される。ｐ⁺層９
ａ’が形成されない領域において、ｐ層９ｂ’はチャネ
ル領域９の低濃度不純物層９ｂとして機能することにな
る。なお、非対称チャネルを形成するためのドーピング
は、基板１の表面に凹部を形成する前に行う代わりに、
凹部を形成した後に実行しても良い。その場合、後述す
る低濃度ドレイン領域８ｂおよび極低濃度不純物層８ｃ
の形成工程前または形成工程後に、上記ＢＦ₂のような
ｐ型不純物イオンを段差側面領域に注入することにな
る。その場合、段差側面領域が露出しているので、ｐ型
不純物をチャネル領域内に確実に注入し、高い精度で高
濃度チャネル領域９ａを形成することが可能である。

【００９７】この後、図２（ｃ）に示すように、レジス
トマスク２３をエッチングマスクとして用いて基板１の
表面を３０ｎｍから７０ｎｍ程度エッチングし、それに
よって基板１の表面に凹部２５を形成する。本実施形態
では、凹部２５を形成することによって段差構造を基板
１の表面に与えている。基板１の活性領域１０に段差を
形成する方法は、活性領域１０に凹部を形成する方法に
限定されるわけではない。

【００９８】活性領域１０に凹部２５を形成するための
エッチングは、基板１に与える損傷が少ない方法で行う
ことが好ましく、例えばケミカルドライエッチング（Ｃ
ＤＥ：Cheｍical Dry Etching）法を用いて行うことが
好ましい。ＣＤＥでは、エッチングガスのラジカルを発
生させて、シリコン基板１の露出表面とラジカルとの化
学反応によってシリコンをエッチングするため、基板１
へ損傷を与えることがない。異方性条件のもとでＣＤＥ
によって形成した凹部の断面を図６に示す。図６は、走
査型電子顕微鏡（ＳＥＭ）写真に基づいて作成した図で
ある。図６からわかるように、ＣＤＥによって凹部（深
さ５０ｎｍ程度）５１がシリコン基板１の表面に形成さ
れている。このＣＤＥは、フォトレジスト５０をマスク
として行っている。凹部５１の底面（第２表面領域５
３）と側面（段差側面領域５４）との間のコーナー部分
５５は、なだらかにカーブを描いた曲面から構成されて
いる。このように湾曲したコーナー部分５５は、前述し
たように、浮遊ゲートへの電子注入効率を向上させる働
きをする。また、凹部５１の側面５４および底面５３を
熱酸化することによって形成したトンネル酸化膜（不図
示）は良好な膜質を有していることが確認されている。

【００９９】再び図３（ａ）を参照する。図３（ａ）に
示すような開口部２４を持つレジストマスク２３を用い
て凹部形成のためのエッチングを行う場合、素子分離層
２１の一部が開口部２４を介して露出しているが、上記
エッチングはシリコンを選択的にエッチングする条件で
実行されるため、素子分離層２１のエッチングは無視で
きる。このエッチング工程に際して、シリコン基板１の
表面は、厳密に言えば、レジストマスク２３と素子分離
層２１とをマスクとしてエッチングされることになる。
図３（ａ）の場合、斜線を施した領域がエッチングさ
れ、活性領域１０の他の領域よりもレベルの低い表面
（凹部底面）が出現する。活性領域１０のうち、エッチ
ングされなかった領域が「第１表面領域１１」となり、
エッチングされた領域（斜線を施した領域）が「第２表
面領域１２」となる。エッチングにより形成された凹部
の内側側面のうち、第１表面領域１１と第２表面領域１
２との間に位置するものが、両表面領域を連結する「段
差側面領域１３」となる。なお、レジストマスク２３の
開口部２４は、図３（ａ）に示すレイアウトを持つもの
に限定されず、例えば、図３（ｂ）や図３（ｃ）に示す
ようなレイアウトを持つものであっても良い。

【０１００】次に、図４（ａ）に示すように、レジスト
マスク２３の開口部２４を介して、砒素と燐の二重イオ
ン注入を行う。具体的には、ドーズ量１．０×１０¹⁴ｃ
ｍ^-2の砒素イオンを６０ｋｅＶという比較的高い加速エ
ネルギーで基板１の凹部に注入する。注入角度は例えば
７°とする。また、比較的に低いドーズ量５．０×１０
¹³ｃｍ^-2の燐イオンを加速エネルギー４０ｋｅＶで基板
１の凹部に注入する。注入角度は０°とする。このよう
な比較的高いエネルギーによる砒素イオン注入と比較的
に低いドーズ量による燐イオン注入によって、低濃度ド
レイン領域８ｂが凹部の底面に形成されるともに、極低
濃度不純物層８ｃが段差側面領域１３に形成される。な
お、極低濃度不純物層８ｃを形成するための不純物ドー
ピングは、低濃度ドレイン領域８ｂを形成する前後の何
れかに行っても良いし、または凹部を形成する前に行っ
ても良い。

【０１０１】低濃度ドレイン領域８ｂの不純物濃度は、
ドレイン領域におけるフェルミ準位がＥｇ／２（Ｅｇ
は、シリコンのバンドギャップ）の９０％以上に到達す
る値を持つように設定することが好ましい。すなわち、
低濃度ドレイン領域８ｂの不純物濃度は、ビルトイン電
位Ｖ_biが０．５５×０．９＝０．４９５（Ｖ）以上とな
るような値であることが好ましい。ビルトイン電位Ｖ_bi
は（１）式で与えられる。

【０１０２】Ｖ_bi＝（ｋＴ／ｑ）・ｌｎ（Ｎｄ／ｎｉ）（１）ここで、ｋはボルツマン定数、Ｔは絶対温度［Ｋ］、ｑ
は電子一個の電荷、Ｎｄは低濃度不純物層８ｂの不純物
濃度、ｎｉは真性半導体のキャリア密度である。

【０１０３】室温（３００Ｋ）では、ｋＴ／ｑ＝０．０
２５９Ｖ、ｎｉ＝１．５×１０¹⁰ｃｍ^-3であるから、
（１）式の値が０．４９５Ｖ以上になるのは、低濃度ド
レイン領域８ｂの不純物濃度Ｎｄが３．０×１０¹⁸ｃｍ
^-3以上の場合である。従って、低濃度ドレイン領域８ｂ
の不純物濃度Ｎｄは３．０×１０¹⁸ｃｍ^-3以上であるこ
とが好ましい。不純物濃度Ｎｄが高すぎると、従来技術
について説明した問題が生じ得るので、不純物濃度Ｎｄ
の上限は５×１０¹⁹ｃｍ^-3以下となるようにすることが
好ましい。

【０１０４】次に、図４（ｂ）に示すように、レジスト
マスク２３を除去したあと、第１表面領域１１、段差側
面領域および第２表面領域１２を熱酸化することによっ
て、厚さ９ｎｍ程度のトンネル酸化膜３を形成する。こ
の時、酸化膜成長の結晶面方位依存性を利用して、段差
側面領域におけるトンネル酸化膜３を他の部分よりも相
対的に厚くすることができる。次に、ＣＶＤ法や熱酸化
法を用いて、厚さ２００ｎｍのポリシリコン膜からなる
浮遊ゲート４と、厚さ２０ｎｍのＯＮＯ膜（酸化膜／窒
化膜／酸化膜の三層構造の膜）からなる容量絶縁膜５
と、厚さ２００ｎｍのポリシリコン膜からなる制御ゲー
ト６とを形成する。公知のリソグラフィ技術およびエッ
チング技術を用いて、浮遊ゲート４、容量絶縁膜５およ
び制御ゲート６のパターニングを行い、図４（ｃ）に示
す構造を形成する。なお、制御ゲート６を複数の不揮発
性メモリセルに接続されたワード線として形成しても良
い。その場合、ワード線方向に隣接するセル間において
各浮遊ゲート４を分離する工程を行った後に、制御ゲー
ト６となる導電性薄膜（例えばポリシリコン薄膜）を堆
積する。その導電性薄膜をワード線状にパターニングす
るに際して、浮遊ゲート４を孤立パターンに加工するこ
とができる。図５（ａ）に示すように、ドレイン領域
８を完全に覆うレジストマスク４１を形成した後、ドー
ズ量５．０×１０¹³ｃｍ^-2の燐イオンを加速エネルギー
４０ｋｅＶで第２表面領域１２に注入し、それによって
低濃度ソース領域７ｂを含むｎ層を形成する。レジスト
マスク４１を除去した後、図５（ｂ）に示すように、浮
遊ゲート４および制御ゲート６の側面に絶縁膜サイドウ
ォールを形成し、高濃度ソース／ドレイン注入工程によ
ってドレイン領域の高濃度不純物層とソース領域の高濃
度不純物層とを同時に形成する。なお、絶縁膜サイドウ
ォールはかならずしも設けなくてもよい。

【０１０５】この後、層間絶縁膜や配線を形成する公知
の製造工程が実行され、本実施形態にかかる不揮発性半
導体記憶装置の製造が完成する。

【０１０６】このような製造方法によれば、所望の不純
物濃度プロファイルを持つドレイン領域８を簡単な工程
で形成することができ、また、第１表面領域１１に非対
称チャネルを形成することができる。このことは、シリ
コン基板１の表面に沿った１次元的な不純物濃度分布を
計算機シミュレーションによって計算した結果で確認さ
れている。図７は、第１表面領域１１、段差側面領域１
３および第２表面領域１２にわたる、基板表面の不純物
濃度分布を示している。図７では、基板１の表面におけ
る不純物濃度が、ソース領域７からドレイン領域８まで
の範囲にわたって、基板表面の位置に応じてプロットさ
れている。図７において、実線は非対称チャネル領域を
形成した場合の不純物濃度を示し、点線は均一チャネル
領域を形成した場合の不純物濃度を示している。縦軸は
不純物濃度値を、横軸は第１表面領域１１の特定の位置
を起点とした場合の起点からの表面に沿った距離を示し
ている。

【０１０７】図７からわかるように、第１表面領域１１
と段差側面領域１３との間のコーナー部分を含む段差側
面領域１３において、不純物濃度が１×１０¹⁹ｃｍ^-3を
下回る極低濃度不純物層が形成されている。また、段差
側面領域１３と第２表面領域１２との間のコーナー部分
を含む第２表面領域１２においては、低濃度不純物層８
ｂが形成されている。さらに、不純物濃度が１×１０²⁰
ｃｍ^-3に達する高濃度不純物層８ａが低濃度不純物層８
ｂの右側に形成されている。

【０１０８】実線が示す計算結果によれば、極低濃度不
純物層８ｃに隣接する領域において相対的に高い不純物
濃度を持つ非対称チャネル領域９ａが形成され、極低濃
度不純物層８ｃの厚さは、わずかに３０ｎｍ程度になっ
ている。これに対して、均一チャネル領域を形成する条
件では、極低濃度不純物層８ｃの厚さは５０ｎｍ程度で
ある。

【０１０９】このような構成を持つ不揮発性半導体装置
のデバイス特性に関しては、今まで十分な研究は行われ
ていない。そのため、まず、段差を有するドレイン構造
におけるドレイン電界強度に関する基本的動作特性をシ
ミュレーション結果に基づきながら説明する。

【０１１０】図８は、本発明による不揮発性半導体記憶
装置のドレイン構造を持つ場合と従来のフラットなドレ
イン構造を持つ場合について、計算機シミュレーション
により求めたドレイン電界強度のゲート電圧依存性を示
している。グラフの縦軸は電界強度、横軸はゲート電圧
を示している。実線が本発明のドレイン構造についての
計算結果を示し、破線が従来のフラットなドレイン構造
についての計算結果を示している。

【０１１１】ドレイン構造がフラットな場合、水平ドレ
イン電界強度はゲート電圧の上昇に伴って弱まることが
がわかる。これは、ゲート電極下のチャネル領域の電位
が上昇し、ドレイン領域とチャネル領域との間の接合の
逆バイアス特性によって発生した高電界が抑制されるか
らである。

【０１１２】一方、本発明のドレイン構造によれば、ゲ
ート電圧を上昇させてもドレイン電界強度はほとんど低
下しない。段差側面領域１３と第１表面領域１１との間
のコーナ部分において、浮遊ゲートが、そのコーナー部
分の形状に応じた凸部形状を持つため、ゲート電圧がド
レイン電界強度を緩和させない。その結果、ゲート電圧
を上昇させても水平ドレイン電界強度は低下しないと考
えられる。ゲート電圧を十分に高くすると、段差側面領
域１３における表面電位は、ドレイン領域８ｂが浮遊ゲ
ートの電位によって固定されるため、第２表面領域に形
成されているドレイン領域の空乏層の水平方向の広がり
を抑制するように働き、結果として、ドレイン電界強度
はむしろ増大する。このように、本発明の採用するドレ
イン構造によれば、ドレイン電界強度のゲート電圧依存
性が従来のそれとは大きく異なることがわかる。

【０１１３】この新たに見出された基本動作特性によれ
ば、データ書き込み時において、浮遊ゲート４にドレイ
ン電圧と同程度の電圧を印加しても、従来よりも低いド
レイン電圧で高電界を形成することができ、しかも、そ
の高電界が形成される位置が段差底部コーナーの近傍に
なる。これは、従来の構造において顕著な、「浮遊ゲー
トがドレイン電界強度を緩和する効果」が、本発明の浮
遊ゲートの形状の特徴によって弱まるためである。

【０１１４】図９から図１１は、本実施形態の不揮発性
半導体装置について、それぞれ、装置内部の電位分布、
電界分布、およびトンネル酸化膜界面におけるゲート電
流密度分布を示している。図９から図１１は、いずれ
も、ドレイン領域に４Ｖの電圧を印加し、浮遊ゲートに
５Ｖの電圧を印加した場合の計算結果を示しており、ソ
ース／ドレイン領域およびチャネル領域における不純物
濃度分布は、図７に示したとおりである。各図におい
て、実線は非対称チャネル領域を形成した場合を示し、
点線は均一チャネル領域を形成した場合を示している。

【０１１５】ドレイン領域に４Ｖの電圧を印加すると、
極低濃度不純物層８ｃは空乏化し、印加電圧よりも低い
電位を示す。低濃度ドレイン領域８ｂは、極低濃度不純
物層８ｃより不純物濃度が高いため、一部空乏化し、図
９からわかるように、段差側面領域１３と第２表面領域
１２との間のコーナー部分（段差底部コーナー）で、急
激な電位変化を示している。高濃度ドレイン領域８ａの
電位は、ほぼ一定に保たれており、印加電圧とシリコン
バンドギャップの半分の０．５５Ｖとを合わせて４．５
５Ｖになっている。非対称チャネル領域を備えている場
合は、均一チャネル領域を備えている場合に比べて、極
低濃度不純物層８ｃ内の電位が段差側面領域１３の上部
で高い。また、非対称チャネル領域内の電位変化は、均
一チャネル領域内の電位変化に比較して急激である。

【０１１６】図１０からわかるように、第１表面領域１
１のうち、段差側面領域１３に近い部分において、電界
強度のピークが存在するが、これとは別に、段差側面領
域１３と第２表面領域１２との間のコーナー部分におい
て高電界が形成されている。これは、低濃度ドレイン領
域８が、そのコーナー部分において空乏化しているため
である。

【０１１７】図１１は、図１０の電界分布のもとで発生
したチャネルホットエレクトロンによるゲート電流密度
分布を示している。図１１からわかるように、ゲート電
流密度は、段差側面領域１３と第２表面領域１２との間
のコーナー部分だけでなく、段差側面領域１３と第１表
面領域１１との間のコーナー部分や段差側面領域１３に
おいても高い値を示している。このことは、段差側面領
域１３と第２表面領域１２の一部において、高い効率で
電子が浮遊ゲートに注入されることを示している。

【０１１８】図１２は、本実施形態の不揮発性半導体記
憶装置について、ゲート電流の浮遊ゲート電圧依存性を
示している。図１２は、ドレイン領域に４Ｖの電圧を印
加した場合の計算結果であり、実線は非対称チャネル領
域を備えた場合を示し、点線は均一チャネル領域を備え
た場合を示している。図１２において、縦軸はゲート電
流値を示し、横軸は浮遊ゲートに印加された固定電圧を
示している。

【０１１９】均一チャネル領域を備えている場合におい
ても、従来構造に比較して高いゲート電流値が得られる
が、非対称チャネル領域を備えている場合は、均一チャ
ネル領域を備えている場合に比べてさらに１０倍程度の
特性改善が図られている。

【０１２０】図１３は、データ消去時におけるドレイン
近傍のポテンシャルの２次元分布の等高線図である。図
１３は、制御ゲート６に−５Ｖの電圧を印加することに
よって浮遊ゲートの電圧を−２．６Ｖとし、ドレイン領
域に５．５Ｖの電圧を印加したときのポテンシャル分布
を計算によって求めたものである。本実施形態では、ト
ンネル酸化膜のＦＮ型トンネル現象を利用して浮遊ゲー
トから電子をドレイン領域に引き抜く。従来の構造によ
れば、データ消去時に表面近傍で強いバンド曲がりと高
電界が生じ、バンド間トンネルによって発生した正孔が
酸化膜中に注入される。しかし、図１３に示すポテンシ
ャルの２次元分布からは、高電界の形成を抑制し、ま
た、段差側面におけるバンド曲がりが抑制されているこ
とがわかる。これは、段差側面領域１３に極低濃度不純
物層８ｃを設けたことの効果である。これによって、消
去特性は飛躍的に向上する。

【０１２１】以上、本願発明の構造によれば、段差側面
領域１３での電子注入効率を向上させるだけではなく、
段差側面領域１３と第２表面領域１２との間のコーナー
部分およびその近傍においても電子の注入を引き起こさ
せ、全体として電子注入効率を飛躍的に向上させること
ができる。また、データの書き込み特性だけではなく、
消去特性も改善される。

【０１２２】図１４（ａ）から（ｄ）ならびに図１５
（ａ）および（ｂ）を参照しながら、本発明による不揮
発性半導体記憶装置における電子注入の態様を簡単に説
明する。

【０１２３】図１４（ａ）は、図１（ａ）の実施形態に
対応する。この場合、浮遊ゲート４への電子注入は、第
１表面領域と段差側面領域との間のコーナー部分だけで
はなく、段差側面領域と第２表面領域との間のコーナー
部分においても、顕著に電子注入が生じる。より正確に
は、前述したように、第２表面領域のうち段差側面領域
に近い部分においても、また、段差側面領域の全体にわ
たっても電子注入が生じている。この図の場合、ドレイ
ン領域の先端部が第１表面領域に達しているが、ドレイ
ン領域の先端部が第１表面領域に達している必要はな
い。図１４（ｂ）に示すように、ドレイン領域の低濃度
不純物層８ｂが段差側面領域１３と第２表面領域１２と
の間のコーナー部分を覆うように形成されていれば、そ
のコーナ部分の近傍に強い電界が形成されるため、コー
ナー部分およびその近傍での電子注入が顕著に生じる。
ただし、図１４（ｃ）に示すように、段差側面領域１３
におけるチャネル領域の不純物濃度をチャネル領域の他
の部分の不純物濃度よりも低下させるために、段差側面
領域に低濃度不純物層（ｐ^-層）を設けてもよい。この
理由は、第２の実施形態を説明する際に詳述する。

【０１２４】また、図１４（ｄ）に示すように、ドレイ
ン領域の低濃度不純物層が段差側面領域と第２表面領域
との間のコーナー部分を完全には覆っていない場合で
も、低濃度不純物層がコーナー部分の近傍にまで延びて
いる場合は、そのコーナ部分の近傍に強い電界が形成さ
れるため、コーナー部分およびその近傍での電子注入が
顕著に生じる。この場合も、段差側面領域におけるチャ
ネル領域の不純物濃度をチャネル領域の他の部分の不純
物濃度よりも低下させるために、段差側面領域に低濃度
不純物層（ｐ^-層）を設けることが好ましい。

【０１２５】図１５（ａ）および（ｂ）は、それぞれ、
段差側面領域１３と第２表面領域との間のコーナー部分
が曲率の比較的に小さな曲面から構成されている場合の
断面と、曲率の比較的に大きな曲面から構成されている
場合の断面を示している。図１５（ｂ）の場合、注入電
子の速度ベクトル方向に浮遊ゲートが位置しているた
め、図１５（ａ）の場合に比較して、より高い効率で電
子注入が行われる。

【０１２６】（第２の実施形態）図１６は、本発明による不揮発性半導体記憶装置の第２
の実施形態の断面を示している。本実施形態の装置は、
チャネル領域７およびドレイン領域８の構造以外の点で
は、第１の実施形態の装置と同じ構造を有している。そ
のため、第１の実施形態と共通する構造についての説明
は省略し、第１の実施形態から異なる点について詳述す
る。

【０１２７】本実施形態におけるドレイン領域８は、第
２表面領域１２に形成された高濃度低濃度不純物層８ａ
と、第２表面領域１２に形成された低濃度不純物層８ｂ
とを有している。本実施形態では、段差側面領域１３に
隣接する極低濃度不純物層８ｃは形成されていない。ド
レイン領域８の低濃度不純物層８ｂの先端部分は、第２
表面領域１２と段差側面領域１３との間のコーナー部分
を覆うように形成されているが、第１表面領域１１には
到達していない。従って、本実施形態の段差側面領域１
３は、その一部がドレイン領域８の低濃度不純物層８ｂ
に接しているが、他の部分はチャネル領域９の一部とし
て機能する。ドレイン領域８とチャネル領域９との間に
形成されるｐｎ接合は、第２表面領域１２と段差側面領
域１３との間のコーナー部分近傍に位置することにな
る。

【０１２８】第１表面領域１１に形成されたソース領域
７は、チャネル領域９として通常の不純物濃度を有する
低濃度不純物層９ｂ”と、その低濃度不純物層９ｂ”の
不純物濃度よりも低い不純物濃度を持ち、動作時に空乏
化しうる極低濃度不純物層９ａ”とを含んでいる。極低
濃度不純物層９ａ”は、低濃度不純物層９ｂ”と段差側
面領域１３との間に設けられており、トンネル酸化膜３
を介して浮遊ゲート４に対向している。

【０１２９】本実施形態の不揮発性半導体記憶装置に特
徴的なことの一つは、段差側面領域１３にチャネル領域
９の極低濃度不純物層９ａ”が形成され、この極低濃度
不純物層９ａ”が段差側面領域１３を覆っていること
と、低濃度ドレイン領域８ｂが第２表面領域１２と段差
側面領域１３との間のコーナー部を覆うように形成され
ていることにある。極低濃度不純物層９ａ”は低濃度ド
レイン領域８ｂに接続され、「ドレイン拡張領域」とし
て機能する。

【０１３０】第１の実施形態と同様に、段差を有するド
レイン構造におけるドレイン電界強度のゲート電圧依存
性に関する基本動作特性が発揮される。また、段差底部
コーナーの近傍にｐｎ接合が形成されているために、段
差底部コーナーにおけるドレイン電界強度は第１の実施
形態に比較して大きい。更に、段差側面領域１３に形成
された極低濃度不純物層９ａ”の導電型がｐ型であるた
め、生成したホットエレクトロンが熱平衡にある電子と
段差側面領域１３で散乱されるおそれがない。このた
め、ホットエレクトロンを段差側面領域１３から浮遊ゲ
ート４に注入する効率が向上する。

【０１３１】本実施形態では、低濃度ドレイン領域８ｂ
が第２表面領域１２と段差側面領域１３との間のコーナ
ー部分を覆っているが、ドレイン領域８の先端部は第１
表面領域１１にまで到達しておらず、ドレイン領域８の
先端部と第１表面領域１１との間には、チャネル領域の
極低濃度不純物層９ａ”が存在している。このため、ド
レイン領域８にドレイン電圧を印加しても、段差側面領
域１３における電位は、ドレイン領域８の低濃度不純物
層８ｂの電位に比較して降下するのはやむを得ない。し
かし、チャネル領域９の不純物濃度が段差側面領域１３
において相対的に低下しているため、チャネル領域内の
電位は段差側面領域１３においてもドレイン領域８の電
位に比較して極端に低下することはなく、チャネル領域
９内にドレイン領域８からの「ドレイン電位拡張領域」
を形成することができる。すなわち、段差側面領域１３
の先端部は低濃度であるために浮遊ゲート電位によって
空乏化し、段差側面領域１３に接する部分には強反転層
が形成される。この反転層内でドレイン電位を大きく低
下させることなく、段差側面領域の先端部にまでドレイ
ン電位を伝達している。この意味で、この先端部は第１
の実施形態における極低濃度不純物層８ｃと同様に機能
し、極低濃度不純物層９ａ”を「ドレイン電位拡張領
域」と呼んでもよい。

【０１３２】第１表面領域１１と段差側面領域１３との
間のコーナー部分において高いチャネル内電位を得るた
めには、本実施形態のように、チャネル領域９の不純物
濃度を段差側面領域１３において相対的に低くするこ
と、および、低濃度ドレイン領域８ｂが第２表面領域１
２と段差側面領域１３との間のコーナー部分を覆ってい
ること、が効果的である。

【０１３３】第１の実施形態に比較して、本実施形態の
不揮発性半導体記憶装置における段差側面領域１３の電
位は低下する。しかし、上述したように、段差側面領域
１３におけるチャネル領域の不純物濃度を低くすること
によって、段差側面領域１３での水平方向電界強度はゲ
ート電圧および基板バイアス効果によって増加させるこ
とができ、更に低濃度不純物層９ａ”のために段差側面
領域の近傍での電子散乱が抑制され、電子注入効率を増
大させることができる。一方、段差側面領域１３と第２
表面領域１２との間のコーナー部分における電子注入効
率は、本実施形態の場合、従来のそれに比較して飛躍的
に増大する。

【０１３４】なお、本実施形態では、第２表面領域１２
と段差側面領域１３との間のコーナー部分が低濃度ドレ
イン領域８ｂによって完全に覆われている。しかし、低
濃度ドレイン領域８ｂは上記コーナー部分を完全に覆っ
ていなくても良い。例えば、低濃度ドレイン領域８ｂの
先端部がコーナー部分の近傍に達するように配置されて
いても、そのコーナー部分で高電界が形成されるため、
従来の不揮発性半導体記憶装置に比較して高い電子注入
効率が得られる。

【０１３５】（第３の実施形態）図１７は本発明による不揮発性半導体記憶装置の第３の
実施形態の断面を示している。本実施形態の装置は、チ
ャネル領域９およびドレイン領域８の構造以外の点で
は、第１の実施形態の装置と同じ構造を有している。そ
のため、第１の実施形態と共通する構造については、そ
の説明を省略し、第１の実施形態から異なる点について
詳述する。

【０１３６】本実施形態におけるドレイン領域８は、第
２表面領域１２に形成された高濃度ドレイン領域８ａ
と、第２表面領域１２および段差側面領域１３に形成さ
れた低濃度ドレイン領域８ｂとを有している。低濃度ド
レイン領域８ｂの先端部は第１表面領域１１に達してい
る。第１表面領域１１に形成されたチャネル領域９は、
低濃度不純物層９ｂと、その低濃度不純物層９ｂの不純
物濃度よりも高い不純物濃度を持つ高濃度濃度不純物層
９ａとを含んでいる。チャネル領域９の高濃度不純物層
９ａは、低濃度ドレイン領域８ｂの先端部に接してい
る。もし、ドレイン領域８のうち段差側面領域１３およ
び第２表面領域１２に沿って形成された部分の不純物濃
度を均一に低下させると、ＦＮ型トンネル現象を利用し
て電子をドレイン領域に消去する回路構成が可能であ
る。しかしながら、ドレイン領域８のうち不純物濃度が
低下した部分では大きな電圧降下が生じるため、第１表
面領域１１と段差側面領域１３との間のコーナー部分に
おけるドレイン電位も低下してしまう。その結果、ドレ
イン領域８とチャンネル領域９との間の水平方向電界強
度が低下し、それによって段差側面領域１３での電子注
入効率が低下する。本実施形態では、非対称チャネルを
設けることによって、段差側面領域１３での電子注入効
率低下を抑制することができる。

【０１３７】以上の各実施形態では、いずれも、活性領
域１０に形成した凹部の位置がドレイン領域８の側に大
きく偏っており、ドレイン領域８の側には第１表面領域
よりもレベルの低い第２表面領域しか形成されていない
が、図１８（ａ）および（ｂ）に示すように、ドレイン
領域８の側に第１表面領域と同じレベルの表面領域（第
３表面領域）が形成されていても良い。図１８（ａ）の
場合、浮遊ゲート４および制御ゲート６が完全に凹部を
覆っており、ドレイン領域８の高濃度不純物層８ａは、
凹部の外側（第３表面領域）に形成されている。図１８
（ｂ）の場合、ドレイン領域８の高濃度不純物層８ａ
は、凹部の内側から外側（第３表面領域）に延びるよう
に形成されている。図１８（ａ）および（ｂ）に示すよ
うな構造を形成するには、図３（ｂ）および（ｃ）に示
す開口部２４の位置よりも更に活性領域１０の中央部に
寄った位置に開口部を有するマスクを用いて半導体基板
１に凹部を形成すれば良い。

【０１３８】なお、平面レイアウト上、段差側面領域１
３は直線的である必要はなく、図１９（ａ）に示すよう
に蛇行していてもよい。また、図１９（ｂ）に示すよう
に、円型のドレイン領域（高濃度不純物層８ａ）を囲む
ように段差側面領域１３を形成し、リング状の浮遊ゲー
ト４を用いても良い。この場合、各セルのドレイン領域
８はリング状のチャネル領域によってソース領域から分
離されるため、複数の不揮発性メモリセルに１つのソー
ス領域を共有させることも可能となり、ソース領域を共
有する複数のメモリセルの間には素子分離層を設ける必
要が無くなる。

【０１３９】以上、不揮発性半導体記憶装置について本
発明を説明してきたが、以下に、図２０を参照しなが
ら、本発明の半導体集積回路装置の実施形態を説明す
る。

【０１４０】本実施形態の半導体集積回路装置９０は、
デジタルシグナルプロセッサ（ＤＳＰ）であり、上記不
揮発性半導体記憶装置を不揮発性メモリセルとして少な
くとも一部に含むメモリセルアレイ部分８０と、そのメ
モリセルアレイ部分８０を駆動する周辺回路部分８１
と、ディジタル信号処理を行うための演算回路部分８２
とを共通の基板（チップ）８５上に備えている。メモリ
セルアレイ部分８０では、多数の不揮発性メモリセルが
行列状に配列されており、各セルは、例えば図１（ａ）
および（ｂ）に示す構成を有しているか、あるいは、他
の実施形態にかかる構成を有していても良い。このメモ
リ部分８０にはプログラムないしはデータが記憶される
が、記憶すべき内容に応じて、不揮発性メモリセル以外
のメモリセルからなる他のメモリブロックを設けても良
い。演算回路部分８２は、更に複数の機能ブロック（不
図示）に分割されるが、これらは公知の演算回路要素
（制御部、演算部、乗算部分、レジスタ等）から構成さ
れるため、その詳細な説明は省略する。これらは、用途
に応じて適宜設計・配列される。

【０１４１】このようなＤＳＰによれば、メモリセルア
レイ部分の少なくとも一部に本発明にかかる不揮発性メ
モリを備えており、しかも、この不揮発性メモリがデー
タ書き込みを高速に実行できるため、ＤＳＰに求められ
る高速処理の要求を充分に満足させることができる。ま
た、本発明によれば、不揮発性メモリへの書き込みの速
度を実用レベルに維持しながら不揮発性メモリの動作に
必要な電源電圧を低減することができるため、演算回路
部分および不揮発性メモリ部分に対する電源を単一にす
ることができる。このようなことは、低電圧で高速デー
タ書き込みが可能な本発明の不揮発性メモリを用いるこ
とによって初めて実現する。

【０１４２】なお、本発明の半導体集積回路装置はＤＳ
Ｐに限定されず、メモリ内蔵ロジックＶＬＳＩ等に広く
適用できる。

【０１４３】

【発明の効果】本発明の不揮発性半導体記憶装置によれ
ば、第１レベルにある第１表面領域、第１レベルよりも
低い第２レベルにある第２表面領域、および、第１表面
領域と第２表面領域とを連結する段差側面領域を含む表
面を有する半導体基板を用い、ドレイン領域が、第２表
面領域に形成され、その一端が前記段差側面に向かって
延びている低濃度不純物層を有し、浮遊ゲートが第１絶
縁膜を介して段差側面領域、および低濃度不純物層の少
なくとも一部を覆っているため、段差側面領域と第２表
面領域との間のコーナー部分およびその近傍において強
い電界が形成される結果、浮遊ゲートへの電子注入の効
率が大幅に向上する。このことは、データの書き込み速
度を向上させ、また、動作に必要な電源電圧を低下させ
ることを可能にする。

【０１４４】ドレイン領域の低濃度不純物層が第２表面
領域と段差側面領域との間のコーナー部を覆っている場
合、そのコーナー部分およびその近傍における電子注入
効率は更に向上する。

【０１４５】不純物濃度が低く、動作時に空乏化する極
低濃度不純物層が段差側面領域に形成されている場合、
その極低濃度不純物層がドレイン拡張領域として機能す
るため、段差側面領域の上部においても強い電界が形成
される結果、浮遊ゲートへの電子注入の効率が更に向上
する。特に、極低濃度不純物層に隣接する位置における
チャネル領域の不純物濃度がソース領域に隣接する位置
におけるチャネル領域の不純物濃度よりも高い（非対称
チャネルが形成されている）場合は、極低濃度不純物層
とチャネル領域との間に形成される電界の強度が更に高
まり、また、チャネル領域の不純物のために極低濃度不
純物層の厚さが実質的に薄くなるため、極低濃度不純物
層による電子散乱が少なくなり、電子の注入効率が一層
増加する。

【０１４６】チャネル領域が第１表面領域から段差側面
領域に沿って、第２表面領域と段差側面領域との間のコ
ーナー部に向かって拡がっている場合、ドレイン領域と
チャネル領域との間に形成される接合が第２表面領域と
段差側面領域との間のコーナー部に近くなるため、その
コーナー部分に形成される電界の強度は更に高まり、そ
のコーナー部分および近傍から浮遊ゲートへの電子注入
効率は高くなる。その場合において、チャネル領域のう
ち段差側面に隣接する部分の不純物濃度がソース領域に
隣接する部分の不純物濃度よりも低いと、ドレイン領域
から段差側面上部にかけての電位低下が緩和され、電子
の加速に好ましい影響を与える。

【０１４７】ドレイン領域の低濃度不純物層が、段差側
面領域に沿って、第１表面領域にまで実質的に到達して
いる場合、ドレイン電位が段差側面領域の上部、すなわ
ち、第１表面領域と段差側面領域との間のコーナー部分
においても低下せず、ドレイン領域とチャネル領域との
間の接合部分に強い電界がが形成される。このことによ
って、段差側面からの電子注入効率が向上する。この場
合において、特に、チャネル領域のうち段差側面に隣接
する部分の不純物濃度がソース領域に隣接する部分の不
純物濃度よりも高く設定されていると、低濃度不純物層
とチャネル領域との間に形成される電界の強度が更に高
まり、また、チャネル領域の不純物のために低濃度不純
物層の厚さが実質的に薄くなるため、低濃度不純物層に
よる電子散乱が少なくなり、電子の注入効率が一層増加
する。

【０１４８】第２表面領域と段差側面領域との間のコー
ナー部が曲面から構成されていると、電子の速度ベクト
ル方向（注入方向）の正面に浮遊ゲートの凸部が位置し
ているため、注入電子が的確に浮遊ゲートへ蓄積される
割合が向上する。

【０１４９】また、段差側面領域上における第１絶縁膜
の厚さが、他の領域上における第１絶縁膜の厚さよりも
厚い場合、浮遊ゲートによるドレイン電界強度低減の効
果が抑制される結果、第２表面領域と段差側面領域との
間のコーナー部およびその近傍に形成される電界の強度
が浮遊ゲートの電位によって低下することがない。

【０１５０】本発明の不揮発性半導体記憶装置の製造方
法によれば、半導体基板の表面のうち、ソース領域とな
る部分、チャネル領域となる部分およびドレイン領域と
なる部分を含む活性領域にチャネル領域のための不純物
をドープする工程と、ドレイン領域となる部分の少なく
とも一部を露出させる開口部を有するマスクで半導体基
板の前記表面を覆う工程と、マスクの開口部を通して、
活性領域の一部をエッチングし、それによって、活性領
域に凹部を形成する工程と、マスクの開口部を通して、
活性領域の凹部内にドレイン領域のための不純物をドー
プし、それによって、ドレイン領域の一部として機能す
る低濃度不純物層を凹部の底部に形成する工程とを備え
ているため、前述したドレイン領域の低濃度不純物層を
容易に形成できる。その結果、段差側面領域と第２表面
領域との間のコーナー部分およびその近傍において強い
電界を形成することが可能になり、浮遊ゲートへの電子
注入の効率が大幅に向上させるドレイン領域を設けられ
る。その結果、データの書き込み速度が向上し、また、
動作に必要な電源電圧が低下した不揮発性半導体記憶装
置を提供することを可能にする。

【０１５１】低濃度不純物層を凹部の底部に形成する前
に、前記マスクの前記開口部を通して、ドレイン領域の
ための不純物と同一導電型の不純物を凹部にドープし、
それによって、ドレイン領域の一部として機能する極低
濃度不純物層を凹部の側面に形成する工程を更に包含し
ている場合、凹部を基板に形成するためのマスクをその
まま有効に利用して、適切な位置に極低濃度不純物層を
形成することができる。

【０１５２】低濃度不純物層を凹部の底部に形成した後
に、極低濃度不純物層を凹部の側面に形成する場合も同
様である。

【０１５３】活性領域に凹部を形成する前において、前
記マスクの前記開口部を通して、活性領域の一部に対
し、チャネル領域のための不純物と同一導電型の不純物
をドープし、それによって、チャネル領域となる部分の
不純物濃度を部分的に増加させる工程を更に包含してい
る場合、凹部を基板に形成するためのマスクをそのまま
有効に利用して、電子注入効率向上に役立つ非対称チャ
ネル領域を形成することが可能になる。

【０１５４】活性領域に凹部を形成した後において、前
記マスクの前記開口部を通して、活性領域の一部に対
し、チャネル領域のための不純物と同一導電型の不純物
をドープし、それによって、チャネル領域となる部分の
不純物濃度を部分的に増加させる工程を更に包含してい
る場合、電子注入効率向上に役立つ非対称チャネル領域
を高い精度で形成することが可能になる。

【０１５５】活性領域に凹部を形成する工程をケミカル
ドライエッチング法を用いて行う場合、段差側面領域お
よび第２表面領域が損傷を受けず、その上に形成する絶
縁膜（トンネル絶縁膜）の質が優れる利点がある。

【０１５６】以上説明してきたように、本発明の不揮発
性半導体装置によれば、段差側面のみならず段差底部の
コーナー部分において電子の効率的な注入を可能とす
る。また、非対称なチャンネル領域を設けることによっ
て段差側面での電子注入効率を向上させることができ
る。さらに、浮遊ゲートからドレイン領域へ電子を引き
抜きデータ消去を行う回路構成を可能とし、消去時にお
いて、ドレイン層に高バイアスを印加し、浮遊ゲートが
負バイアスに印加されても正孔が酸化膜中に注入するこ
とを抑制し、消去特性を向上させることが可能となる。

【０１５７】また、読み出し時に、読み出しディスター
ブマージンの劣化を抑制するために、ソースバイアスと
ドレインバイアスを交換した回路構成において、読み出
し低濃度ドレイン領域の側部で高濃度不純物分布を有
し、ソース側部で低濃度不純物分布を有した非対称なチ
ャンネルを形成することによって、読み出し電流を増大
させることができる。

【０１５８】従って、本発明は、低電圧で高効率注入を
実現し、高速読み出しおよび書き込み動作を実現すると
共に、データ消去時及び読み出し時のリテンション時間
の劣化を抑制した不揮発性半導体記憶装置を実現するた
めには必要不可欠な技術であり、その工業的価値は極め
て大きい。

【図面の簡単な説明】

【図１】（ａ）は本発明による不揮発性半導体記憶装置
の第１の実施形態の断面図、（ｂ）はその平面レイアウ
ト図。

【図２】（ａ）から（ｃ）は図１の装置の製造方法を示
す工程断面図。

【図３】（ａ）から（ｃ）は凹部を形成するためのマス
クの開口部の平面レイアウト図。

【図４】（ａ）から（ｃ）は図１の装置の製造方法を示
す工程断面図。

【図５】（ａ）および（ｂ）は図１の装置の製造方法を
示す工程断面図。

【図６】ケミカルドライエッチング法によりシリコン基
板表面に形成した凹部の走査型電子顕微鏡写真に基づい
て作成した図

【図７】本発明の不揮発性半導体記憶装置について、計
算機シミュレーションにより求めた不純物濃度プロファ
イルを示すグラフ。

【図８】本発明の不揮発性半導体記憶装置とフラットな
ドレイン構造を有する従来の不揮発性半導体記憶装置に
ついて、計算機シミュレーションにより求めた電界強度
のゲート電圧依存性を示すグラフ。

【図９】本発明の不揮発性半導体記憶装置について、計
算機シミュレーションにより求めた電位プロファイルを
示すグラフ。

【図１０】本発明の不揮発性半導体記憶装置について、
計算機シミュレーションにより求めた電界強度プロファ
イルを示すグラフ。

【図１１】本発明の不揮発性半導体記憶装置について、
計算機シミュレーションにより求めたゲート電流密度プ
ロファイルを示すグラフ。

【図１２】本発明の不揮発性半導体記憶装置について、
計算機シミュレーションにより求めたゲート電流の浮遊
ゲート電圧依存性を示すグラフ。

【図１３】本発明の不揮発性半導体記憶装置について、
計算機シミュレーションにより求めた、データ消去時の
ドレイン近傍におけるポテンシャルの等高線図。

【図１４】（ａ）から（ｄ）は、本発明の不揮発性半導
体記憶装置について、電子注入の様子を示す模式図。

【図１５】（ａ）および（ｂ）は本発明の不揮発性半導
体記憶装置について、段差形状と電子注入の関係を示す
模式図。

【図１６】本発明による不揮発性半導体記憶装置の第２
の実施形態を示す断面図。

【図１７】本発明による不揮発性半導体記憶装置の第３
の実施形態を示す断面図。

【図１８】（ａ）および（ｂ）は、本発明の不揮発性半
導体記憶装置の他の改良例を示す断面図。

【図１９】（ａ）および（ｂ）は、本発明の不揮発性半
導体記憶装置の更に他の改良例を示す平面レイアウト
図。従来の半導体装置の断面構造図。

【図２０】本発明の半導体集積回路装置の構成を示す
図。

【図２１】不揮発性半導体記憶装置の従来例の断面図。

【図２２】不揮発性半導体記憶装置の他の従来例の断面
図。

【図２３】不揮発性半導体記憶装置の更に他の従来例の
断面図。

【図２４】（ａ）から（ｅ）は図２２の装置の製造方法
を示す工程断面図。

【符号の説明】

１半導体基板３トンネル酸化膜４浮遊ゲート５容量絶縁膜６制御ゲート７ソース領域７ａソース領域の高濃度不純物層７ｂソース領域の低濃度不純物層８ａドレイン領域の高濃度不純物層８ｂドレイン領域の低濃度不純物層８ｃ極低濃度不純物層９チャネル領域９ａチャネル領域の高濃度不純物層９ｂチャネル領域の低濃度不純物層１０活性領域１１第１表面領域１２第２表面領域１３段差側面領域２１素子分離層２２レジストマスク２３レジストマスク２４レジストマスクの開口部２５シリコン基板の凹部４１レジストマスク５０レジストマスク５１凹部５２第１表面領域５３第２表面領域５４段差側面領域５５コーナー部分

───────────────────────────────────────────────────── フロントページの続き (72)発明者赤松かおり大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者堀敦大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者加藤淳一大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者小椋正気アメリカ合衆国，ニューヨーク州 12590，ワッピンジャーズフォールス, オールドホープウェルロード 140, ヘイローエルエスアイデザインアンドデバイステクノロジーインコーポレイテッド内 (56)参考文献特開平10−65160（ＪＰ，Ａ) 特開平８−227944（ＪＰ，Ａ) 特開昭60−38881（ＪＰ，Ａ) 特開昭56−90564（ＪＰ，Ａ) 特開昭53−53983（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】第１レベルにある第１表面領域、前記第
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、前記基板の前記第１表面領域に形成されたチャネル領域
と、前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、前記基板の前記表面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上を介して前記浮遊ゲートに容量結合さ
れる制御ゲートと、を備えた不揮発性半導体記憶装置であって、前記ドレイン領域は、前記第２表面領域に形成され、前記第２表面領域と前記
段差側面領域との間のコーナー部を覆っている低濃度不
純物層と、前記低濃度不純物層に接続され、前記チャネル領域から
離れた位置に形成された高濃度不純物層と、を含み、前記低濃度不純物層の不純物濃度は前記高濃度
不純物層の不純物濃度よりも低く、前記段差側面領域には、前記低濃度不純物層に接続され
た極低濃度不純物層が形成されており、前記極低濃度不純物層に隣接する位置における前記チャ
ネル領域の不純物濃度は、前記ソース領域に隣接する位
置における前記チャネル領域の不純物濃度よりも高く、前記浮遊ゲートは、前記第１絶縁膜を介して、前記段差
側面領域、および前記低濃度不純物層の少なくとも一部
を覆っていることを特徴とする不揮発性半導体記憶装
置。
【請求項２】前記極低濃度不純物層の不純物濃度は、
前記極低濃度不純物層が動作時に空乏化するレベルにあ
ることを特徴とする請求項１に記載の不揮発性半導体記
憶装置。
【請求項３】第１レベルにある第１表面領域、前記第
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、前記基板の前記第１表面領域に形成されたチャネル領域
と、前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、前記基板の前記表面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上を介して前記浮遊ゲートに容量結合さ
れる制御ゲートと、を備えた不揮発性半導体記憶装置であって、前記ドレイ
ン領域は、前記第２表面領域に形成され、その一端が前記段差側面
に向かって延びている低濃度不純物層と、前記低濃度不純物層に接続され、前記チャネル領域から
離れた位置に形成された高濃度不純物層と、を含み、前記低濃度不純物層の不純物濃度は前記高濃度
不純物層の不純物濃度よりも低く、前記浮遊ゲートは、前記第１絶縁膜を介して、前記段差
側面領域、および前記低濃度不純物層の少なくとも一部
を覆っており、前記チャネル領域のうち、前記段差側面に隣接する部分
の不純物濃度は、前記ソース領域に隣接する部分の不純
物濃度よりも低いことを特徴とする不揮発性半導体記憶
装置。
【請求項４】第１レベルにある第１表面領域、前記第
１レベルよりも低い第２レベルにある第２表面領域、お
よび、前記第１表面領域と前記第２表面領域とを連結す
る段差側面領域を含む表面を有する基板と、前記基板の前記第１表面領域に形成されたチャネル領域
と、前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、前記基板の前記表面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２絶縁膜と、前記第２絶縁膜上を介して前記浮遊ゲートに容量結合さ
れる制御ゲートと、を備えた不揮発性半導体記憶装置で
あって、前記ドレイン領域は、前記第２表面領域に形成され、その一端が前記段差側面
領域に沿って、前記第１表面領域にまで到達している低
濃度不純物層と、前記低濃度不純物層に接続され、前記チャネル領域から
離れた位置に形成された高濃度不純物層と、を含み、前記低濃度不純物層の不純物濃度は前記高濃度
不純物層の不純物濃度よりも低く、前記浮遊ゲートは、前記第１絶縁膜を介し
て、前記段差側面領域、および前記低濃度不純物層の少
なくとも一部を覆っており、前記チャネル領域のうち、前記低濃度不純物層に隣接す
る部分の不純物濃度は、前記ソース領域に隣接する部分
の不純物濃度よりも高いことを特徴とする不揮発性半導
体記憶装置。
【請求項５】前記チャネル領域のうち、前記ドレイン
領域に隣接する部分の不純物濃度は、前記ソース領域に
隣接する部分の不純物濃度よりも高いことを特徴とする
請求項１または２に記載の不揮発性半導体記憶装置。
【請求項６】前記第２表面領域と前記段差側面領域と
の間の前記コーナー部は、曲面から構成されていること
特徴とする請求項１から５の何れか一つに記載の不揮発
性半導体記憶装置。
【請求項７】前記段差側面領域上における前記第１絶
縁膜の厚さは、他の領域上における前記第１絶縁膜の厚
さよりも厚いことを特徴とする請求項１から５の何れか
一つに記載の不揮発性半導体記憶装置。
【請求項８】前記ソース領域は、前記チャネル領域か
ら離れた位置に形成された高濃度不純物層と、前記高濃
度不純物層と前記チャネル領域との間に形成された低濃
度不純物層とを含んでおり、前記低濃度不純物層の不純
物濃度は前記高濃度不純物層の不純物濃度よりも低いこ
とを特徴とする請求項１から５の何れか一つに記載の不
揮発性半導体記憶装置。
【請求項９】前記基板の前記表面の前記第２表面領域
は、前記基板に形成された凹部の底面であることを特徴
とする請求項１から４の何れか一つに記載の不揮発性半
導体記憶装置。
【請求項１０】前記ドレイン領域の低濃度不純物層の
不純物濃度は、３×１０¹⁸ｃｍ^-3以上であって、５×１
０¹⁹ｃｍ^-3以下であることを特徴とする請求項１から５
の何れか一つに記載の不揮発性半導体記憶装置。
【請求項１１】表面に凹部が形成された半導体基板
と、前記凹部の底部と前記凹部の側面との間のコーナー
部に対向する面を有する浮遊ゲートとを備えた不揮発性
半導体装置であって、前記浮遊ゲートが形成されている凹部側面の上部に形成
された極低濃度の第１の不純物層と、前記第１の不純物層に隣接し、かつ前記凹部が形成され
ていない表面に形成され、前記第１の不純物層よりも高
い濃度の第２の不純物層とを備えており、データ書き込みに際して、前記半導体基板の内部でホッ
トエレクトロンを生成し、前記ホットエレクトロンの少
なくとも一部を前記凹部の前記コーナー部から前記浮遊
ゲートに注入することを特徴とする不揮発性半導体装
置。
【請求項１２】前記凹部側面と凹部底面との間のコー
ナー部分をドレイン領域が覆っていることを特徴とする
請求項１１に記載の不揮発性半導体装置。
【請求項１３】基板の表面のうち、ソース領域となる
部分、チャネル領域となる部分およびドレイン領域とな
る部分を含む活性領域に前記チャネル領域のための不純
物をドープする工程と、前記ドレイン領域となる部分の少なくとも一部を露出さ
せる開口部を有するマスクで前記基板の前記表面を覆う
工程と、前記マスクの前記開口部を通して、前記活性領域の一部
をエッチングし、それによって、前記活性領域に凹部を
形成する工程と、前記マスクの前記開口部を通して、前記活性領域の前記
凹部内に前記ドレイン領域のための不純物をドープし、
それによって、前記ドレイン領域の一部として機能する
低濃度不純物層を形成する工程と、前記マスクを除去する工程と、前記活性領域の表面に第１絶縁膜を形成する工程と、前記チャネル領域となる部分、前記凹部の側面、および
前記凹部の底面の少なくとも一部を覆う浮遊ゲートを前
記第１絶縁膜上に形成する工程と、前記浮遊ゲート上に第２絶縁膜を形成する工程と、前記第２絶縁膜を介して前記浮遊ゲートに容量結合され
る制御ゲートを形成する工程と、前記浮遊ゲートおよび前記制御ゲートをマスクとして、
前記活性領域の一部に不純物をドープし、それによっ
て、前記ドレイン領域の一部として機能する、前記低濃
度不純物層の不純物濃度よりも高い不純物濃度を有する
高濃度不純物層、および前記ソース領域として機能する
高濃度不純物層を形成する工程と、を包含し、更に、前記凹部を形成した後、前記マスクの前記開口部を通し
て、前記ドレイン領域のための不純物と同一導電型の不
純物を前記凹部にドープし、それによって極低濃度不純
物層を前記凹部の側面に形成する工程を包含することを
特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】前記極低濃度不純物層は、動作時に空
乏化する不純物濃度を有することを特徴とする請求項１
３に記載の製造方法。
【請求項１５】前記極低濃度不純物層の形成は、前記
低濃度不純物層を前記凹部の底部に形成する前に行うこ
とを特徴とする請求項１３または１４に記載の製造方
法。
【請求項１６】前記極低濃度不純物層の形成を前記凹
部の形成後に行うことを特徴とする請求項１５に記載の
製造方法。
【請求項１７】前記極低濃度不純物層の形成は、前記
低濃度不純物層を前記凹部の底部に形成した後に行うこ
とを特徴とする請求項１３または１４に記載の製造方
法。
【請求項１８】前記マスクの前記開口部を通して、前
記活性領域の一部に対し、前記チャネル領域のための不
純物と同一導電型の不純物をドープし、それによって前
記チャネル領域となる部分の不純物濃度を部分的に増加
させる工程を更に包含することを特徴とする請求項１３
から１７の何れかに記載の製造方法。
【請求項１９】複数の不揮発性メモリセルを備えた半
導体集積回路装置であって、第１レベルにある第１表面
領域、前記第１レベルよりも低い第２レベルにある第２
表面領域、および、前記第１表面領域と前記第２表面領
域とを連結する段差側面領域を含む表面を有する基板
と、前記基板に形成され、前記複数の不揮発性メモリセ
ルを駆動するための駆動回路とを備えており、各不揮発
性メモリセルは、請求項１から１１の何れかに記載の不
揮発性半導体記憶装置であることを特徴とする半導体集
積回路装置。
【請求項２０】第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、前記基板の前記第１表面領域に形成されたチャネル領域
と、前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、前記基板の前記表面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲートとを備えた不
揮発性半導体記憶装置であって、前記ドレイン領域は、前記第２表面領域に形成され、その一端が前記段差側面
領域に向かって延びている低濃度不純物層と、前記低濃度不純物層に接続され、前記チャネル領域から
離れた位置に形成された高濃度不純物層と、を含み、前記低濃度不純物層の不純物濃度は前記高濃度
不純物層の不純物濃度よりも低く、前記チャネル領域は、前記ソース領域に隣接する位置に
おける前記チャネル領域の不純物濃度よりも高い不純物
濃度を持つ高濃度不純物領域を段差側面領域側に含んで
おり、前記浮遊ゲートは、前記第１絶縁膜を介して、前記段差
側面領域、および前記低濃度不純物層の少なくとも一部
を覆っていることを特徴とする不揮発性半導体記憶装
置。
【請求項２１】前記チャネル領域の不純物濃度は、前
記ソース領域に隣接する位置から前記高濃度不純物領域
内において最も不純物濃度が高い位置に向かって増加し
ていることを特徴とする請求項２０に記載の不揮発性半
導体記憶装置。
【請求項２２】前記ドレイン領域の低濃度不純物層
は、前記第２表面領域と前記段差側面領域との間のコー
ナー部を覆っていることを特徴とする請求項１または２
１に記載の不揮発性半導体記憶装置。
【請求項２３】前記ドレイン領域の低濃度不純物層が
前記第１表面領域にまで達していないことを特徴とする
請求項２２に記載の不揮発性半導体記憶装置。
【請求項２４】前記ドレイン領域の低濃度不純物層が
前記第１表面領域にまで達していることを特徴とする請
求項２２に記載の不揮発性半導体記憶装置。
【請求項２５】前記段差側面領域と前記チャネル領域
の前記高濃度不純物領域との間に極低濃度不純物層が設
けられていることを特徴とする請求項２０から２３の何
れかに記載の不揮発性半導体記憶装置。
【請求項２６】前記極低濃度不純物層の不純物濃度
は、動作時に前記極低濃度不純物層が空乏化するレベル
にあることを特徴とする請求項２５に記載の不揮発性半
導体記憶装置。
【請求項２７】前記極低濃度不純物層の導電型は、前
記チャネル領域の導電型と同一であることを特徴とする
請求項２５または２６に記載の不揮発性半導体記憶装
置。
【請求項２８】前記極低濃度不純物層の導電型は、前
記チャネル領域の導電型と反対であることを特徴とする
請求項２５または２６に記載の不揮発性半導体記憶装
置。
【請求項２９】第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、前記基板の前記第１表面領域に形成されたチャネル領域
と、前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、前記基板の前記表面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲートとを備えた不
揮発性半導体記憶装置であって、前記ドレイン領域は、前記第２表面領域に形成され、その一端が前記段差側面
領域に向かって延びている低濃度不純物層と、前記低濃度不純物層に接続され、前記チャネル領域から
離れた位置に形成された高濃度不純物層と、を含み、前記低濃度不純物層の不純物濃度は前記高濃度
不純物層の不純物濃度よりも低く、前記第１表面領域のうち前記段差側面領域に隣接する位
置に前記チャネル領域の他の部分に比較して不純物濃度
が低い領域が形成され、前記浮遊ゲートは、前記第１絶縁膜を介して、前記段差
側面領域、および前記低濃度不純物層の少なくとも一部
を覆っていることを特徴とする不揮発性半導体記憶装
置。
【請求項３０】前記チャネル領域の他の部分に比較し
て不純物濃度が低い前記領域の導電型は、前記チャネル
領域の導電型と同一であることを特徴とする請求項２９
に記載の不揮発性半導体記憶装置。
【請求項３１】前記チャネル領域の他の部分に比較し
て不純物濃度が低い前記領域の導電型は、前記チャネル
領域の導電型と反対であることを特徴とする請求項２９
に記載の不揮発性半導体記憶装置。
【請求項３２】前記チャネル領域の他の部分に比較し
て不純物濃度が低い前記領域は、動作時に空乏化するこ
とを特徴とする請求項２９から３１の何れかに記載の不
揮発性半導体記憶装置。
【請求項３３】基板の表面のうち、ソース領域となる
部分、チャネル領域となる部分およびドレイン領域とな
る部分を含む活性領域に前記チャネル領域のための不純
物をドープする工程と、前記ドレイン領域となる部分の少なくとも一部を露出さ
せる開口部を有するマスクで前記基板の前記表面を覆う
工程と、前記マスクの前記開口部を通して、前記活性領域の一部
をエッチングし、それによって、前記活性領域に凹部を
形成する工程と、前記マスクの前記開口部を通して、前記活性領域の前記
凹部内に前記ドレイン領域のための不純物をドープし、
それによって、前記ドレイン領域の一部として機能する
低濃度不純物層を形成する工程と、前記マスクを除去する工程と、前記活性領域の表面に第１絶縁膜を形成する工程と、前記チャネル領域となる部分、前記凹部の側面、および
前記凹部の底面の少なくとも一部を覆う浮遊ゲートを前
記第１絶縁膜上に形成する工程と、前記浮遊ゲート上に第２絶縁膜を形成する工程と、前記第２絶縁膜を介して前記浮遊ゲートに容量結合され
る制御ゲートを形成する工程と、前記浮遊ゲートおよび前記制御ゲートをマスクとして、
前記活性領域の一部に不純物をドープし、それによっ
て、前記ドレイン領域の一部として機能する、前記低濃
度不純物層の不純物濃度よりも高い不純物濃度を有する
高濃度不純物層、および前記ソース領域として機能する
高濃度不純物層を形成する工程と、を包含し、更に、前記チャネル領域のための前記不純物と同一導電型の不
純物を前記活性領域のうち前記ソース領域となる部分に
隣接する領域以外の領域内にドープし、それによって前
記チャネル領域となる部分の不純物濃度を部分的に増加
させる非対称チャネル形成工程を包含することを特徴と
する不揮発性半導体記憶装置の製造方法。
【請求項３４】前記非対称チャネル形成工程における
前記不純物のドープは、前記マスクを形成した後、前記
マスクを除去する前に、前記マスクの前記開口部を通し
て行うことを特徴とする請求項３３に記載の製造方法。
【請求項３５】前記非対称チャネル形成工程における
前記不純物のドープは、前記凹部の形成前に行うことを
特徴とする請求項３３または３４に記載の製造方法。
【請求項３６】前記非対称チャネル形成工程における
前記不純物のドープは、前記凹部の形成後に行うことを
特徴とする請求項３３または３３に記載の製造方法。
【請求項３７】前記低濃度不純物層を形成する前に、
前記マスクの前記開口部を通して、前記ドレイン領域の
ための不純物と同一導電型の前記不純物を前記チャネル
領域となる部分のドレイン側端部にドープする工程を更
に包含することを特徴とする請求項３４から３６の何れ
かに記載の製造方法。
【請求項３８】前記低濃度不純物層を形成した後に、
前記マスクの前記開口部を通して、前記ドレイン領域の
ための不純物と同一導電型の不純物を前記凹部の前記底
部および側面にドープする工程を更に包含することを特
徴とする請求項３４から３６の何れかに記載の製造方
法。
【請求項３９】前記低濃度不純物層を形成する工程に
おいて、前記ドレイン領域のための前記不純物と同一導
電型の前記不純物を前記凹部の前記底部および側面にド
ープし、前記低濃度不純物層を形成するとともに、前記
段差側面領域に極低濃度不純物層を形成することを特徴
とする請求項３４から３６の何れかに記載の製造方法。
【請求項４０】複数の不揮発性メモリセルを備えた半
導体集積回路装置であって、第１レベルにある第１表面
領域、前記第１レベルよりも低い第２レベルにある第２
表面領域、および、前記第１表面領域と前記第２表面領
域とを連結する段差側面領域を含む表面を有する基板
と、前記基板に形成され、前記複数の不揮発性メモリセ
ルを駆動するための駆動回路とを備えており、各不揮発
性メモリセルは、請求項２０から３２の何れかに記載の
不揮発性半導体記憶装置であることを特徴とする半導体
集積回路装置。
【請求項４１】第１レベルにある第１表面領域、前記
第１レベルよりも低い第２レベルにある第２表面領域、
および、前記第１表面領域と前記第２表面領域とを連結
する段差側面領域を含む表面を有する基板と、前記基板の前記第１表面領域に形成されたチャネル領域
と、前記チャネル領域を間にはさんで形成されたソース領域
およびドレイン領域と、前記基板の前記表面上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲートとを備えた不
揮発性半導体記憶装置であって、前記ドレイン領域は、前記第２表面領域に形成され、その一端が前記段差側面
領域に向かって延びている低濃度不純物層と、前記低濃度不純物層に接続され、前記チャネル領域から
離れた位置に形成された高濃度不純物層と、を含み、前記低濃度不純物層の不純物濃度は前記高濃度
不純物層の不純物濃度よりも低く、前記低濃度不純物層は、前記第２表面領域と前記段差側
面領域とのコーナー部を覆っているが、前記第１表面領
域には達しておらず、前記浮遊ゲートは、前記第１絶縁膜を介して、前記段差
側面領域、および前記低濃度不純物層の少なくとも一部
を覆っていることを特徴とする不揮発性半導体記憶装
置。