JP3020198B2 - 超高周波半導体装置の製造方法 - Google Patents
超高周波半導体装置の製造方法Info
- Publication number
- JP3020198B2 JP3020198B2 JP9178943A JP17894397A JP3020198B2 JP 3020198 B2 JP3020198 B2 JP 3020198B2 JP 9178943 A JP9178943 A JP 9178943A JP 17894397 A JP17894397 A JP 17894397A JP 3020198 B2 JP3020198 B2 JP 3020198B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- layer
- substrate
- mask pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P10/00—Bonding of wafers, substrates or parts of devices
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法にかかり、特に微細線幅のＴ型ゲートを有する超高周
波半導体装置の製造方法に関する。
法にかかり、特に微細線幅のＴ型ゲートを有する超高周
波半導体装置の製造方法に関する。
【０００２】
【従来の技術】通信技術の発達に伴って、１ＧＨｚから
１００ＧＨｚの周波数帯域の超高周波領域は現在の通信
システムにおいて、だんだんその重要性が大きくなりつ
つある。
１００ＧＨｚの周波数帯域の超高周波領域は現在の通信
システムにおいて、だんだんその重要性が大きくなりつ
つある。
【０００３】一般的な超高周波用半導体素子としてはＧ
ａＡｓを基礎とする金属−半導体ＦＥＴ(Metal-Semicon
ductor Field Effect Transistor；以下、「ＭＥＳＦＥ
Ｔ」という) が用いられる。このＧａＡｓは電子移動度
がＳｉより高いだけでなく、遷移時間が短いので、高周
波能力が大きく、且つ高い温度でも高性能に保たれる。
ＧａＡｓはエネルギーキャップが大きいので、常温で動
作する低電力ＧａＡｓ増幅素子は熱生成量が非常に少な
く且つ漏洩電流も低い。このため、雑音に強い特性を有
する。
ａＡｓを基礎とする金属−半導体ＦＥＴ(Metal-Semicon
ductor Field Effect Transistor；以下、「ＭＥＳＦＥ
Ｔ」という) が用いられる。このＧａＡｓは電子移動度
がＳｉより高いだけでなく、遷移時間が短いので、高周
波能力が大きく、且つ高い温度でも高性能に保たれる。
ＧａＡｓはエネルギーキャップが大きいので、常温で動
作する低電力ＧａＡｓ増幅素子は熱生成量が非常に少な
く且つ漏洩電流も低い。このため、雑音に強い特性を有
する。
【０００４】また、前記ＭＥＳＦＥＴを改善した、変調
ドーピングされたＦＥＴ(Modulation Doped ＦＥＴ；Ｍ
ＯＤＦＥＴ) ともいう異種接合を利用したＨＥＭＴ(Hig
h Electron Mobility Transistor) はドーピングされて
いないＧａＡｓをチャネル領域として用いて、不純物の
散乱を除き、移動度を増加させることにより、前記ＭＥ
ＳＦＥＴと共に超高周波集積回路装置の製造に用いられ
る。
ドーピングされたＦＥＴ(Modulation Doped ＦＥＴ；Ｍ
ＯＤＦＥＴ) ともいう異種接合を利用したＨＥＭＴ(Hig
h Electron Mobility Transistor) はドーピングされて
いないＧａＡｓをチャネル領域として用いて、不純物の
散乱を除き、移動度を増加させることにより、前記ＭＥ
ＳＦＥＴと共に超高周波集積回路装置の製造に用いられ
る。
【０００５】一方、前記ＧａＡｓ−ＭＥＳＦＥＴとＨＥ
ＭＴにとって高周波特性を改善するためにＦＥＴのゲー
ト長さを縮めることが重要な要素として提示されてい
る。
ＭＴにとって高周波特性を改善するためにＦＥＴのゲー
ト長さを縮めることが重要な要素として提示されてい
る。
【０００６】
【発明が解決しようとする課題】しかし、一般的な１μ
ｍ以上のマスクパターンを形成するＩ−ラインフォトリ
ソグラフィを利用して０．２５μｍ以下のゲートパター
ンを形成することは非常に難しい。このため、０．２５
μｍ以下のゲートパターンを形成するためには電子ビー
ムリソグラフィ方法を利用するが、これは工程費用を増
加させるだけでなく、工程時間が長いので生産性を低下
させる。
ｍ以上のマスクパターンを形成するＩ−ラインフォトリ
ソグラフィを利用して０．２５μｍ以下のゲートパター
ンを形成することは非常に難しい。このため、０．２５
μｍ以下のゲートパターンを形成するためには電子ビー
ムリソグラフィ方法を利用するが、これは工程費用を増
加させるだけでなく、工程時間が長いので生産性を低下
させる。
【０００７】従って、本発明の目的は、一般的なフォト
リソグラフィ技術を利用して０．２５μｍ以下の長さを
持つＴ型ゲートを形成することにより、生産性を向上さ
せることのできる超高周波半導体装置の製造方法を提供
することにある。
リソグラフィ技術を利用して０．２５μｍ以下の長さを
持つＴ型ゲートを形成することにより、生産性を向上さ
せることのできる超高周波半導体装置の製造方法を提供
することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、半導体基板上に第１膜、前記
第１膜と後記第２膜との間に前記第１膜と第２膜に対し
てエッチング速度が大きく、大なるエッチング選択比を
持つ絶縁膜および前記第１膜と同じ膜で構成された前記
第２膜を順次形成する工程と、前記第２膜上にゲート用
マスクパターンを形成する工程と、前記マスクパターン
をエッチングマスクとして前記第２膜及び絶縁膜をエッ
チングする工程と、前記マスクパターンをエッチングマ
スクとして前記エッチングされた絶縁膜を側面エッチン
グして前記絶縁膜の長さを所定長さに調整する工程と、
前記マスクパターンを除去する工程と、前記第２膜の表
面のみが露出されるように前記基板全面に前記第２膜の
高さまで感光膜を形成する工程と、前記感光膜をエッチ
ングマスクとして前記第２膜、絶縁膜、第１膜を除去し
て前記基板の所定部分を露出させる工程と、前記露出さ
れた基板を所定厚さだけエッチングしてＴ型の型を形成
する工程と、前記Ｔ型の型に埋め込まれるように前記感
光膜上にゲート物質膜を形成する工程と、前記ゲート物
質膜上にゲート用マスクパターンを形成する工程と、前
記ゲート用マスクパターンをエッチングマスクとして前
記ゲート物質膜をエッチングしてＴ型ゲートをパターニ
ングする工程と、前記マスクパターン、感光膜、及び第
１膜を除去する工程とを含む。
に本発明の半導体装置は、半導体基板上に第１膜、前記
第１膜と後記第２膜との間に前記第１膜と第２膜に対し
てエッチング速度が大きく、大なるエッチング選択比を
持つ絶縁膜および前記第１膜と同じ膜で構成された前記
第２膜を順次形成する工程と、前記第２膜上にゲート用
マスクパターンを形成する工程と、前記マスクパターン
をエッチングマスクとして前記第２膜及び絶縁膜をエッ
チングする工程と、前記マスクパターンをエッチングマ
スクとして前記エッチングされた絶縁膜を側面エッチン
グして前記絶縁膜の長さを所定長さに調整する工程と、
前記マスクパターンを除去する工程と、前記第２膜の表
面のみが露出されるように前記基板全面に前記第２膜の
高さまで感光膜を形成する工程と、前記感光膜をエッチ
ングマスクとして前記第２膜、絶縁膜、第１膜を除去し
て前記基板の所定部分を露出させる工程と、前記露出さ
れた基板を所定厚さだけエッチングしてＴ型の型を形成
する工程と、前記Ｔ型の型に埋め込まれるように前記感
光膜上にゲート物質膜を形成する工程と、前記ゲート物
質膜上にゲート用マスクパターンを形成する工程と、前
記ゲート用マスクパターンをエッチングマスクとして前
記ゲート物質膜をエッチングしてＴ型ゲートをパターニ
ングする工程と、前記マスクパターン、感光膜、及び第
１膜を除去する工程とを含む。
【０００９】また、半導体基板は化合物半導体基板であ
る。
る。
【００１０】また、第１及び第２膜は同一の膜であり、
絶縁膜は前記第１及び第２膜に対してエッチング速度が
大きく、大なるエッチング選択比を持つ膜である。
絶縁膜は前記第１及び第２膜に対してエッチング速度が
大きく、大なるエッチング選択比を持つ膜である。
【００１１】前記本発明によればゲート用マスクパター
ンによって絶縁膜が側面エッチングされ、この側面エッ
チングされた絶縁膜の長さが以後Ｔ型ゲートの長さとな
る。これにより、０．２５μｍ以下の長さを持つＴ型ゲ
ートを形成することができる。
ンによって絶縁膜が側面エッチングされ、この側面エッ
チングされた絶縁膜の長さが以後Ｔ型ゲートの長さとな
る。これにより、０．２５μｍ以下の長さを持つＴ型ゲ
ートを形成することができる。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施例を説明する。
の実施例を説明する。
【００１３】図１乃至図１０は本発明の実施例による超
高周波半導体装置の製造方法を説明するための断面図で
あり、図１１及び図１２は図１の基板構造を示す断面図
である。
高周波半導体装置の製造方法を説明するための断面図で
あり、図１１及び図１２は図１の基板構造を示す断面図
である。
【００１４】図１に示すように、化合物半導体基板１０
０上に第１膜２、絶縁膜３、及び第２膜４が順次積層さ
れる。
０上に第１膜２、絶縁膜３、及び第２膜４が順次積層さ
れる。
【００１５】この際、化合物半導体基板１００はＰ−Ｈ
ＥＭＴ基板やＭＥＳＦＥＴ基板である。Ｐ−ＨＥＭＴ基
板の場合、図１１に示すように、化合物半導体基板１０
０は半絶縁性ＧａＡｓ基板１１１上にＧａＡｓバッファ
層１１２、絶縁性ＩｎＧａＡｓ活性層１１３、絶縁性Ａ
ｌＧａＡｓスペーサ層１１４、ｎ−ＡｌＧａＡｓキャリ
ア供給層１１５、及びｎ−ＧａＡｓオーム層１１６が順
次積層された構造を有する。また、ＭＥＳＦＥＴ基板の
場合、図１２に示すように、化合物半導体基板１００は
半絶縁性ＧａＡｓ基板１２１上に絶縁性ＧａＡｓバッフ
ァ層１２２、ｎ−ＧａＡｓ活性層１２３、及びｎ+ −Ｇ
ａＡｓオーム層１２４が順次積層された構造を有する。
ＥＭＴ基板やＭＥＳＦＥＴ基板である。Ｐ−ＨＥＭＴ基
板の場合、図１１に示すように、化合物半導体基板１０
０は半絶縁性ＧａＡｓ基板１１１上にＧａＡｓバッファ
層１１２、絶縁性ＩｎＧａＡｓ活性層１１３、絶縁性Ａ
ｌＧａＡｓスペーサ層１１４、ｎ−ＡｌＧａＡｓキャリ
ア供給層１１５、及びｎ−ＧａＡｓオーム層１１６が順
次積層された構造を有する。また、ＭＥＳＦＥＴ基板の
場合、図１２に示すように、化合物半導体基板１００は
半絶縁性ＧａＡｓ基板１２１上に絶縁性ＧａＡｓバッフ
ァ層１２２、ｎ−ＧａＡｓ活性層１２３、及びｎ+ −Ｇ
ａＡｓオーム層１２４が順次積層された構造を有する。
【００１６】そして、絶縁膜３は第１膜２及び第２膜４
に対してエッチング速度が大きく、大なるエッチング選
択比を持つ膜であって、好ましくはＳｉＮ膜或いはＳｉ
Ｏ２が膜が用いられ、第１膜２及び第２膜４はＮｉ膜が
用いられる。
に対してエッチング速度が大きく、大なるエッチング選
択比を持つ膜であって、好ましくはＳｉＮ膜或いはＳｉ
Ｏ２が膜が用いられ、第１膜２及び第２膜４はＮｉ膜が
用いられる。
【００１７】図２に示すように、フォトリソグラフィに
よって第２膜４上にゲート用マスクパターン５が形成さ
れる。この際、マスクパターン５の幅の長さは約１μｍ
程度に形成される。そして、マスクパターン５を利用し
たエッチング工程によって下部の第２膜４及び絶縁膜３
がマスクパターン５の形態のようにエッチングされる。
よって第２膜４上にゲート用マスクパターン５が形成さ
れる。この際、マスクパターン５の幅の長さは約１μｍ
程度に形成される。そして、マスクパターン５を利用し
たエッチング工程によって下部の第２膜４及び絶縁膜３
がマスクパターン５の形態のようにエッチングされる。
【００１８】図３に示すように、マスクパターン５を利
用したエッチング工程、好ましくは反応性イオンエッチ
ング（ＲＩＥ）によって絶縁膜３の側面(side)がエッチ
ングされる。この側面エッチングは絶縁膜３の長さ
（Ｌ）が０．２５μｍ以下になるように進行し、この絶
縁膜３の長さ（Ｌ）は側面エッチングの程度によって調
節することができる。即ち、側面エッチング後の絶縁膜
３の長さ（Ｌ）が以後形成されるＴ型ゲートの長さとな
り、第２膜４は前記Ｔ型ゲートの上部幅を決定する。ま
た、第１膜２はＲＩＥによる絶縁膜３のエッチング時に
基板１００の損傷を防止する。
用したエッチング工程、好ましくは反応性イオンエッチ
ング（ＲＩＥ）によって絶縁膜３の側面(side)がエッチ
ングされる。この側面エッチングは絶縁膜３の長さ
（Ｌ）が０．２５μｍ以下になるように進行し、この絶
縁膜３の長さ（Ｌ）は側面エッチングの程度によって調
節することができる。即ち、側面エッチング後の絶縁膜
３の長さ（Ｌ）が以後形成されるＴ型ゲートの長さとな
り、第２膜４は前記Ｔ型ゲートの上部幅を決定する。ま
た、第１膜２はＲＩＥによる絶縁膜３のエッチング時に
基板１００の損傷を防止する。
【００１９】図４に示すように、マスクパターン５が除
去されて基板１００上にＴ型の構造物Ｔ1 が残る。
去されて基板１００上にＴ型の構造物Ｔ1 が残る。
【００２０】図５に示すように、Ｔ型の構造物Ｔ1 が埋
め込まれるように図４の構造上に感光膜７が塗布され
る。
め込まれるように図４の構造上に感光膜７が塗布され
る。
【００２１】図６に示すように、ＲＩＥによって第２膜
４の表面が露出されるまで感光膜７がエッチングされ
る。
４の表面が露出されるまで感光膜７がエッチングされ
る。
【００２２】図７に示すように、露出された第２膜４、
下部の絶縁膜３、及び第１膜２がエッチングされて基板
１００が露出される。露出された基板１００が所定厚さ
にエッチングされてリセス(recess)される。これによ
り、基板１００上に０．２５μｍ以下の長さ（Ｌ）を持
つＴ型構造の型Ｔ2 が形成される。
下部の絶縁膜３、及び第１膜２がエッチングされて基板
１００が露出される。露出された基板１００が所定厚さ
にエッチングされてリセス(recess)される。これによ
り、基板１００上に０．２５μｍ以下の長さ（Ｌ）を持
つＴ型構造の型Ｔ2 が形成される。
【００２３】図８に示すように、Ｔ型構造の型Ｔ2 が充
填されるように図７の構造上にゲート物質膜８が蒸着さ
れる。そして、ゲート物質８上にゲート用マスクパター
ン９が形成される。
填されるように図７の構造上にゲート物質膜８が蒸着さ
れる。そして、ゲート物質８上にゲート用マスクパター
ン９が形成される。
【００２４】図９に示すように、マスクパターン９を利
用したエッチング工程によって下部のゲート物質８が感
光膜７が露出されるようにエッチングされる。その後、
マスクパターン９が除去される。
用したエッチング工程によって下部のゲート物質８が感
光膜７が露出されるようにエッチングされる。その後、
マスクパターン９が除去される。
【００２５】図１０に示すように、感光膜７と第１膜２
が順次除去されて０．２５μｍ以下の長さ（Ｌ）を持つ
Ｔ型ゲート８’が形成される。
が順次除去されて０．２５μｍ以下の長さ（Ｌ）を持つ
Ｔ型ゲート８’が形成される。
【００２６】
【発明の効果】上述した実施例によれば、一般的なフォ
トリソグラフィを利用したゲート用マスクパターンによ
って絶縁膜３が側面エッチングされ、この側面エッチン
グされた絶縁膜３の長さが以後Ｔ型ゲートの長さとな
る。これにより、０．２５μｍ以下の長さを持つＴ型ゲ
ートが形成することができる。従って、一般的なフォト
リソグラフィによってゲートの幅(width) が広がると共
に、ゲートの長さ(length)が短くなった微細線幅のゲー
トパターンが形成することにより、向上した高周波特性
を得ることができ、且つ半導体装置の生産性が増大する
のみならず、工程費用が節減される。
トリソグラフィを利用したゲート用マスクパターンによ
って絶縁膜３が側面エッチングされ、この側面エッチン
グされた絶縁膜３の長さが以後Ｔ型ゲートの長さとな
る。これにより、０．２５μｍ以下の長さを持つＴ型ゲ
ートが形成することができる。従って、一般的なフォト
リソグラフィによってゲートの幅(width) が広がると共
に、ゲートの長さ(length)が短くなった微細線幅のゲー
トパターンが形成することにより、向上した高周波特性
を得ることができ、且つ半導体装置の生産性が増大する
のみならず、工程費用が節減される。
【００２７】尚、本発明は前記実施例に限らず、本発明
の技術的な要旨から外れない範囲内で多様に変形させて
実施することができる。
の技術的な要旨から外れない範囲内で多様に変形させて
実施することができる。
【図１】本発明の実施例による超高周波半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図２】本発明の実施例による超高周波半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図３】本発明の実施例による超高周波半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図４】本発明の実施例による超高周波半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図５】本発明の実施例による超高周波半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図６】本発明の実施例による超高周波半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図７】本発明の実施例による超高周波半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図８】本発明の実施例による超高周波半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図９】本発明の実施例による超高周波半導体装置の製
造方法を説明するための工程断面図である。
造方法を説明するための工程断面図である。
【図１０】本発明の実施例による超高周波半導体装置の
製造方法を説明するための工程断面図である。
製造方法を説明するための工程断面図である。
【図１１】Ｐ−ＨＥＭＴ基板の構造を示す断面図であ
る。
る。
【図１２】ＭＥＳＦＥＴ基板の構造を示す断面図であ
る。
る。
１００ 化合物半導体基板 １１１、１２１ 半絶縁性ＧａＡｓ基板 １１２ ＧａＡｓバッファ層 １１３ 絶縁性ＩｎＧａＡｓ活性層 １１４ 絶縁性ＡｌＧａＡｓスペーサ層 １１５ ｎ−ＡｌＧａＡｓキャリア供給層 １１６ ｎ−ＧａＡｓオーム層 １２２ 絶縁性ＧａＡｓバッファ層 １２３ ｎ−ＧａＡｓ活性層 １２４ ｎ+ −ＧａＡｓオーム層 ２ 第１膜 ３ 絶縁膜 ４ 第２膜 ５ ゲート用マスクパターン ７ 感光膜 ８ ゲート物質 ９ ゲート用マスクパターン ８’ Ｔ型ゲート Ｔ１ Ｔ型の構造物 Ｔ２ Ｔ型構造の型
───────────────────────────────────────────────────── フロントページの続き (72)発明者 任 承 務 大韓民国 京畿道 利川市 長湖院邑 珍岩里 山28−10 東洋 アパート 708 (72)発明者 李 徳 炯 大韓民国 京畿道 利川市 夫鉢邑 牙 美里 山136−１ (56)参考文献 特開 平６−132317（ＪＰ，Ａ) 特開 平３−147337（ＪＰ，Ａ) 特開 平３−19241（ＪＰ，Ａ) 特開 平４−340231（ＪＰ，Ａ) 特開 平７−74100（ＪＰ，Ａ) 特開 平６−216209（ＪＰ，Ａ) 特開 平６−333956（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812
Claims (7)
- 【請求項１】 半導体基板上に第１膜、前記第１膜と後
記第２膜との間に前記第１膜と第２膜に対してエッチン
グ速度が大きく、大なるエッチング選択比を持つ絶縁膜
および前記第１膜と同じ膜で構成された前記第２膜を順
次形成する工程と、前記第２膜上にゲート用マスクパタ
ーンを形成する工程と、 前記マスクパターンをエッチングマスクとして前記第２
膜及び絶縁膜をエッチングする工程と、 前記マスクパターンをエッチングマスクとして前記エッ
チングされた絶縁膜を側面エッチングして前記絶縁膜の
長さを所定長さに調整する工程と、 前記マスクパターンを除去する工程と、 前記第２膜の表面のみが露出されるように前記基板全面
に前記第２膜の高さまで感光膜を形成する工程と、 前記感光膜をエッチングマスクとして前記第２膜、絶縁
膜、第１膜を除去して前記基板の所定部分を露出させる
工程と、 前記露出された基板を所定厚さだけエッチングしてＴ型
の型を形成する工程と、 前記Ｔ型の型に埋め込まれるように前記感光膜上にゲー
ト物質膜を形成する工程と、 前記ゲート物質膜上にゲート用マスクパターンを形成す
る工程と、 前記ゲート用マスクパターンをエッチングマスクとして
前記ゲート物質膜をエッチングしてＴ型ゲートをパター
ニングする工程と、 前記マスクパターン、感光膜、及び第１膜を除去する工
程とを含むことを特徴とする超高周波半導体装置の製造
方法。 - 【請求項２】 前記半導体基板はＧａＡｓ基板上にＧａ
Ａｓバッファ層、ＩｎＧａＡｓ活性層、ＡｌＧａＡｓス
ペーサ層、ｎ−ＡｌＧａＡｓキャリア供給層、及びｎ−
ＧａＡｓオーム層が順次積層された構造であることを特
徴とする請求項１記載の超高周波半導体装置の製造方
法。 - 【請求項３】 前記半導体基板はＧａＡｓ基板上にＧａ
Ａｓバッファ層ｎ−ＧａＡｓ活性層、及びｎ＋−ＧａＡ
ｓオーム層が順次積層された構造であることを特徴とす
る請求項２記載の超高周波半導体装置の製造方法。 - 【請求項４】 前記絶縁膜はＳｉＮ膜或いはＳｉＯ２膜
のいずれかが選択された膜であることを特徴とする請求
項１記載の超高周波半導体装置の製造方法。 - 【請求項５】 前記第１及び第２膜はＮｉ膜であること
を特徴とする請求項１記載の超高周波半導体装置の製造
方法。 - 【請求項６】 前記側面エッチングは反応性イオンエッ
チングで実施することを特徴とする請求項１記載の超高
周波半導体装置の製造方法。 - 【請求項７】 前記感光膜を形成する工程は、 前記絶縁膜及び第２膜が埋め込まれるように前記基板全
面に感光膜を塗布する工程と、 前記第２膜の表面が露出されるまで前記感光膜を除去す
る工程とを含むことを特徴とする請求項１記載の超高周
波半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P26304 | 1996-06-29 | ||
| KR1019960026304A KR100230744B1 (ko) | 1996-06-29 | 1996-06-29 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098058A JPH1098058A (ja) | 1998-04-14 |
| JP3020198B2 true JP3020198B2 (ja) | 2000-03-15 |
Family
ID=19465057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9178943A Expired - Lifetime JP3020198B2 (ja) | 1996-06-29 | 1997-06-19 | 超高周波半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6051506A (ja) |
| JP (1) | JP3020198B2 (ja) |
| KR (1) | KR100230744B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050269644A1 (en) * | 2004-06-08 | 2005-12-08 | Brask Justin K | Forming integrated circuits with replacement metal gate electrodes |
| US7749911B2 (en) * | 2004-11-30 | 2010-07-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming an improved T-shaped gate structure |
| CN102054674B (zh) * | 2009-10-29 | 2012-09-26 | 中芯国际集成电路制造(上海)有限公司 | 金属栅电极和金属栅电极的制作方法 |
| KR101900976B1 (ko) * | 2010-12-27 | 2018-09-20 | 브레우어 사이언스 인코포레이션 | 개선된 패터닝 요구를 위해 작은 특징 부분(feature)을 패터닝하는 방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55163860A (en) * | 1979-06-06 | 1980-12-20 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6112080A (ja) * | 1984-06-27 | 1986-01-20 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US4959326A (en) * | 1988-12-22 | 1990-09-25 | Siemens Aktiengesellschaft | Fabricating T-gate MESFETS employing double exposure, double develop techniques |
| JPH0319241A (ja) * | 1989-06-15 | 1991-01-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH03147337A (ja) * | 1989-11-02 | 1991-06-24 | New Japan Radio Co Ltd | ショットキーバリアゲート型ｆｅｔの製造方法 |
| US5648294A (en) * | 1989-11-29 | 1997-07-15 | Texas Instruments Incorp. | Integrated circuit and method |
| US5160408A (en) * | 1990-04-27 | 1992-11-03 | Micron Technology, Inc. | Method of isotropically dry etching a polysilicon containing runner with pulsed power |
| JPH04340231A (ja) * | 1991-01-10 | 1992-11-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH0677205A (ja) * | 1992-08-26 | 1994-03-18 | Matsushita Electric Ind Co Ltd | 化合物半導体の微細構造形成方法 |
| JPH06333956A (ja) * | 1992-08-26 | 1994-12-02 | Sanyo Electric Co Ltd | 電界効果型半導体装置 |
| JPH06132317A (ja) * | 1992-10-14 | 1994-05-13 | Murata Mfg Co Ltd | 半導体装置の製造方法 |
| JPH06216209A (ja) * | 1993-01-14 | 1994-08-05 | Toshiba Corp | エピタキシャルウエハの検査方法 |
| JPH0774100A (ja) * | 1993-08-31 | 1995-03-17 | Nec Corp | 半導体装置の製造方法 |
| KR0137581B1 (ko) * | 1994-11-30 | 1998-06-01 | 양승택 | 갈륨비소 hemt 소자의 티(t)형 게이트 형성방법 |
-
1996
- 1996-06-29 KR KR1019960026304A patent/KR100230744B1/ko not_active Expired - Fee Related
-
1997
- 1997-06-19 JP JP9178943A patent/JP3020198B2/ja not_active Expired - Lifetime
- 1997-06-26 US US08/883,201 patent/US6051506A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1098058A (ja) | 1998-04-14 |
| KR100230744B1 (ko) | 1999-11-15 |
| US6051506A (en) | 2000-04-18 |
| KR980006522A (ko) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5155053A (en) | Method of forming t-gate structure on microelectronic device substrate | |
| KR100620393B1 (ko) | 전계효과 트랜지스터 및 그의 제조 방법 | |
| US6372594B2 (en) | Fabrication method of submicron gate using anisotropic etching | |
| EP0439114B1 (en) | Method of manufacturing semiconductor device having gate electrode self-aligned to source and drain electrodes | |
| KR100631051B1 (ko) | 부정형 고 전자 이동도 트랜지스터의 제조 방법 | |
| JPH07273317A (ja) | 電界効果トランジスタの製造方法 | |
| JP3020198B2 (ja) | 超高周波半導体装置の製造方法 | |
| JP2790104B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2000223504A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JP3084820B2 (ja) | 化合物半導体装置 | |
| KR100342443B1 (ko) | 전계효과 트랜지스터의 서브미크론 티이형 게이트형성방법 | |
| JP3200917B2 (ja) | 半導体装置及びその製造方法 | |
| KR100849926B1 (ko) | 부정형 고 전자 이동도 트랜지스터 제조방법 | |
| US6232159B1 (en) | Method for fabricating compound semiconductor device | |
| JP3106747B2 (ja) | 化合物半導体ｆｅｔの製造方法 | |
| JPH01194475A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2002270821A (ja) | 電界効果型半導体装置の製造方法 | |
| JP2591436B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3123445B2 (ja) | 半導体装置の製造方法 | |
| KR100488475B1 (ko) | 초고주파반도체소자의제조방법 | |
| JP2001308110A (ja) | 半導体装置 | |
| Sugiura et al. | Novel low-cost process for 0.1-/spl mu/m T-shaped gate of InGaP/InGaAs pseudomorphic HEMT | |
| JP2607310B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH04321236A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH0595004A (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313114 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 10 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 10 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130114 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |