JP3021973B2 - Malfunction detection circuit - Google Patents
Malfunction detection circuitInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】本発明はＣＰＵの誤動作を検出す
る誤動作検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a malfunction detecting circuit for detecting a malfunction of a CPU.
【０００２】[0002]
【従来の技術】ＣＰＵの誤動作によるメモリ内容の破壊
等を防止するために、ＣＰＵの誤動作を検出し、ＣＰＵ
のＲＥＳＥＴ端子，ＮＭＩ端子，ＨＯＬＤ端子等に信号
を加えるということは従来から行なわれている。2. Description of the Related Art In order to prevent destruction of memory contents due to a malfunction of a CPU, a malfunction of the CPU is detected, and
It is conventional to apply a signal to the RESET terminal, NMI terminal, HOLD terminal, and the like.
【０００３】図２はＣＰＵの誤動作を検出する従来の誤
動作検出回路の一例を示すブロック図であり、ＣＰＵ２
１と、タイマ２２と、モノステータブルマルチバイブレ
ータ２３と、ラッチ回路２４と、デコーダ２５とから構
成されている。FIG. 2 is a block diagram showing an example of a conventional malfunction detection circuit for detecting a malfunction of a CPU.
1, a timer 22, a monostable multivibrator 23, a latch circuit 24, and a decoder 25.
【０００４】タイマ２２は定期的にＣＰＵ２１のＩＮＴ
端子にパルスを出力し、ＣＰＵ２１はＩＮＴ端子にパル
スが加えられる毎にＩ／Ｏ端子からパルスを出力する。[0006] The timer 22 periodically updates the INT of the CPU 21.
A pulse is output to the terminal, and the CPU 21 outputs a pulse from the I / O terminal every time a pulse is applied to the INT terminal.
【０００５】モノステータブルマルチバイブレータ２３
はＣＰＵ２１から出力されたパルスによりトリガされ、
予め設定されている時間、その出力信号を“１”にす
る。尚、モノステータブルマルチバイブレータ２３が出
力信号を“１”にする時間は、タイマ２２がパルスを出
力する間隔よりも長く設定されている。[0005] Monostable multivibrator 23
Is triggered by a pulse output from the CPU 21,
The output signal is set to "1" for a preset time. The time during which the monostable multivibrator 23 sets the output signal to "1" is set longer than the interval at which the timer 22 outputs pulses.
【０００６】従って、ＣＰＵ２１が正常に動作している
間は、タイマ２２からパルスが出力される毎にＣＰＵ２
１のＩ／Ｏ端子からパルスが出力されるので、モノステ
ータブルマルチバイブレータ２３の出力信号は連続して
“１”になり、ＣＰＵ２１が誤動作し、Ｉ／Ｏ端子から
パルスが出力されなくなると、モノステータブルマルチ
バイブレータ２３の出力信号は“０”になる。Therefore, while the CPU 21 is operating normally, every time a pulse is output from the timer 22, the CPU 2
Since a pulse is output from the I / O terminal 1, the output signal of the monostable multivibrator 23 becomes “1” continuously. If the CPU 21 malfunctions and no pulse is output from the I / O terminal, The output signal of the monostable multivibrator 23 becomes "0".
【０００７】ラッチ回路２４はモノステータブルマルチ
バイブレータ２３の出力信号の“１”から“０”への変
化をラッチし、エラー発生を表示器等に通知する。The latch circuit 24 latches the change of the output signal of the monostable multivibrator 23 from "1" to "0", and notifies an error display to a display or the like.
【０００８】また、デコーダ２５はモノステータブルマ
ルチバイブレータ２３の出力信号が“０”となることに
より、ＣＰＵ２１のＲＥＳＥＴ端子，ＮＭＩ端子，ＨＯ
ＬＤ端子等に信号を加える。尚、モノステータブルマル
チバイブレータ２３の出力信号が“１”になった場合、
どの端子に信号を出力するのかはシステムの特徴を考慮
して予め決めておくものであり、また、デコーダ２５も
それに合わせて構成しておくものである。When the output signal of the monostable multivibrator 23 becomes "0", the decoder 25 outputs the RESET terminal, the NMI terminal, and the HO terminal of the CPU 21.
Apply a signal to the LD terminal or the like. Incidentally, when the output signal of the monostable multivibrator 23 becomes "1",
The terminal to which a signal is to be output is determined in advance in consideration of the characteristics of the system, and the decoder 25 is also configured in accordance therewith.
【０００９】[0009]
【発明が解決しようとする課題】上述した従来の誤動作
検出回路はモノステータブルマルチバイブレータの出力
信号が“１”から“０”に変化したことを検出すること
により、ＣＰＵの誤動作を検出するようにしているた
め、モノステータブルマルチバイブレータがトリガされ
てからモノステータブルマルチバイブレータの設定時間
が経過するまでの間に発生した誤動作を検出できないと
いう問題がある。従って、従来の誤動作検出回路では上
記した期間にメモリの内容破壊やシステムの誤動作が発
生することがあるという問題がある。The above-described conventional malfunction detection circuit detects a malfunction of the CPU by detecting that the output signal of the monostable multivibrator has changed from "1" to "0". Therefore, there is a problem that it is not possible to detect a malfunction that has occurred between the time when the monostable multivibrator is triggered and the time when the set time of the monostable multivibrator elapses. Therefore, the conventional malfunction detection circuit has a problem that the contents of the memory may be destroyed or the system may malfunction during the above-mentioned period.
【００１０】また、モノステータブルマルチバイブレー
タの設定時間及びタイマによる割り込み時間を短くする
ことにより、上記した問題はある程度解決することがで
きるが、ＣＰＵはタイマ割り込みを短い間隔で受けるこ
とになり、プログラムの実行時間が少なくなるという問
題点が生じる。The above-mentioned problem can be solved to some extent by shortening the set time of the monostable multivibrator and the interrupt time by the timer. The problem is that the execution time of the program is reduced.
【００１１】本発明の目的はＣＰＵの誤動作を瞬時に検
出することができる誤動作検出回路を提供することにあ
る。An object of the present invention is to provide a malfunction detection circuit capable of instantaneously detecting a malfunction of a CPU.
【００１２】[0012]
【課題を解決するための手段】本発明は上記目的を達成
するため、プログラムのロケート時に得られるプログラ
ム領域，データ領域，スタック領域，Ｉ／Ｏ領域のアド
レス情報が格納される記憶手段と、ＣＰＵの前記プログ
ラムの実行時にアドレスバス及びコントロールバスの内
容を前記記憶手段の内容に従ってデコードし、アクセス
対象とアクセス種別とを求めるアドレスデコーダと、前
記ＣＰＵのステータス信号をデコードし、アクセス対象
とアクセス種別とを求めるステータスデコーダと、前記
アドレスデコーダのデコード結果と前記ステータスデコ
ーダのデコード結果とを比較し、比較不一致の場合、エ
ラー信号を出力する比較手段とを設けたものである。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a program obtained when locating a program.
Storage means for storing address information of a memory area, a data area, a stack area, and an I / O area; and the contents of an address bus and a control bus when the CPU executes the program, according to the contents of the storage means. An address decoder for decoding and obtaining an access target and an access type; a status decoder for decoding a status signal of the CPU to obtain an access target and an access type; a decoding result of the address decoder and a decoding result of the status decoder; And comparing means for outputting an error signal when the comparison is not made.
【００１３】[0013]
【作用】記憶手段にはプログラムのロケート時に得られ
るプログラム領域，データ領域，スタック領域，Ｉ／Ｏ
領域のアドレス情報が格納されている。[Function] The memory means is obtained when locating a program.
Help program area, a data area, stack area, I / O
The address information of the area is stored.
【００１４】アドレスデコーダはアドレスバス及びコン
トロールバスの内容を前記記憶手段の内容に従ってデコ
ードし、アクセス対象とアクセス種別とを求め、ステー
タスデコーダはＣＰＵのステータス信号をデコードし、
アクセス対象とアクセス種別とを求める。The address decoder decodes the contents of the address bus and the control bus in accordance with the contents of the storage means to determine an access target and an access type. The status decoder decodes a status signal of the CPU.
Find the access target and access type.
【００１５】比較手段はアドレスデコーダのデコード結
果とステータスデコーダのデコード結果とを比較し、不
一致の場合、エラー信号を出力する。The comparing means compares the decoding result of the address decoder with the decoding result of the status decoder, and outputs an error signal if they do not match.
【００１６】[0016]
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００１７】図１は本発明の実施例のブロック図であ
り、ＣＰＵ１と、ラッチ回路２，４，９−１〜９−７，
１０と、アドレスバス３−１，３−２と、コントロール
バス５−１，５−２と、Ｅ2 ＰＲＯＭ６と、アドレスデ
コーダ７と、ステータスデコーダ１１と、デコーダ１２
とから構成されている。FIG. 1 is a block diagram of an embodiment of the present invention, in which a CPU 1 and latch circuits 2, 4, 9-1 to 9-7,
10, address buses 3-1 and 3-2, control buses 5-1 and 5-2, an E 2 PROM 6, an address decoder 7, a status decoder 11, and a decoder 12.
It is composed of
【００１８】ＣＰＵ１のアドレスバス３−１はラッチ回
路２を介して装置のアドレスバス３−２に接続され、Ｃ
ＰＵ１のコントロールバス５−１はラッチ回路４を介し
て装置のコントロールバス５−２に接続される。The address bus 3-1 of the CPU 1 is connected to the address bus 3-2 of the device via the latch circuit 2.
The control bus 5-1 of PU1 is connected to the control bus 5-2 of the device via the latch circuit 4.
【００１９】Ｅ2 ＰＲＯＭ６にはプログラムを作成し、
ロケートを行なった時に得られる使用目的が異なる各領
域のアドレス情報、例えばプログラム（コード）に割り
当てられたプログラム（コード）領域，データに割り当
てられたデータ領域，スタックに割り当てられたスタッ
ク領域，Ｉ／Ｏ装置に割り当てられたＩ／Ｏ領域等のア
ドレス情報が書き込まれている。A program is created in the E 2 PROM 6,
Address information of each area having a different use purpose obtained at the time of locating, for example, a program (code) area allocated to a program (code), a data area allocated to data, a stack area allocated to a stack, an I / O Address information such as an I / O area assigned to the O device is written.
【００２０】アドレスデコーダ７はアドレスバス３−
２，コントロールバス５−２の内容をデコードし、比較
器８−１〜８−７に対する信号の内の１つを“１”にす
る。The address decoder 7 has an address bus 3-
2. Decode the contents of the control bus 5-2 and set one of the signals to the comparators 8-1 to 8-7 to "1".
【００２１】アドレスバス３−２上のアドレスがプログ
ラム領域のアドレスである場合は、コントロールバス５
−２がリードを示していれば、アドレスデコーダ７は比
較器８−１に対する信号を“１”にする。また、アドレ
スバス３−２上のアドレスがスタック領域，データ領
域，Ｉ／Ｏ領域のアドレスである場合は、コントロール
バス５−２がライトを示していれば比較器８−２，８−
４，８−６に対する信号を“１”にし、リードを示して
いれば比較器８−３，８−５，８−７に対する信号を
“１”にする。尚、アドレスバス３−２上のアドレスが
どの領域のアドレスかはＥ2 ＰＲＯＭの内容に基づいて
デコードする。If the address on the address bus 3-2 is a program area address, the control bus 5
If -2 indicates a read, the address decoder 7 sets the signal to the comparator 8-1 to "1". When the address on the address bus 3-2 is an address in the stack area, the data area, and the I / O area, if the control bus 5-2 indicates a write, the comparators 8-2 and 8-
The signal to the comparators 4 and 8-6 is set to "1", and the signal to the comparators 8-3, 8-5 and 8-7 is set to "1" if it indicates a read. Note that if the address of which region the address on the address bus 3-2 is decoded based on the contents of the E 2 PROM.
【００２２】ラッチ回路１０はＣＰＵ１からのステータ
ス信号をラッチし、ステータスデコーダ１１に出力す
る。The latch circuit 10 latches the status signal from the CPU 1 and outputs it to the status decoder 11.
【００２３】ステータスデコーダ１１はステータス信号
をデコードし、ＣＰＵ１がプログラムフェッチを行なっ
ている場合は比較器８−１に対する信号を“１”にす
る。また、スタック領域，データ領域，Ｉ／Ｏ領域に対
するライトを行なっている場合は比較器８−２，８−
４，８−６に対する信号を“１”にし、リードを行なっ
ている場合は比較器８−３，８−５，８−７に対する信
号を“１”にする。The status decoder 11 decodes the status signal, and sets the signal to the comparator 8-1 to "1" when the CPU 1 is performing the program fetch. When writing to the stack area, data area, and I / O area is performed, the comparators 8-2, 8-
The signals to the comparators 4 and 8-6 are set to "1", and when reading is performed, the signals to the comparators 8-3, 8-5 and 8-7 are set to "1".
【００２４】比較器８−１〜８−７はアドレスデコーダ
７から加えられる信号と、ステータスデコーダ１１から
加えられる信号とを比較し、両者に不一致があった場
合、プログラムフェッチエラー信号，スタックライトエ
ラー信号，スタックリードエラー信号，メモリライトエ
ラー信号，メモリリードエラー信号，Ｉ／Ｏライトエラ
ー信号，Ｉ／Ｏリードエラー信号を出力する。即ち、比
較器８−１〜８−７はアドレスデコーダ７によってデコ
ードされたＣＰＵ１のアクセス対象，アクセス種別（リ
ード，ライト）とステータスデコーダ１１によってデコ
ードされたＣＰＵ１のアクセス対象，アクセス種別とが
不一致の場合、つまり誤動作により不正なアドレスがア
クセスされた場合及びアクセス種別に誤りがある場合、
エラー信号を出力する。The comparators 8-1 to 8-7 compare the signal applied from the address decoder 7 with the signal applied from the status decoder 11. If there is a mismatch between the two, a program fetch error signal and a stack write error A signal, a stack read error signal, a memory write error signal, a memory read error signal, an I / O write error signal, and an I / O read error signal are output. That is, the comparators 8-1 to 8-7 do not match the access target and access type (read and write) of the CPU 1 decoded by the address decoder 7 with the access target and access type of the CPU 1 decoded by the status decoder 11. In other words, when an illegal address is accessed due to malfunction and when the access type is incorrect,
Outputs an error signal.
【００２５】このエラー信号はラッチ回路９−１〜９−
７及びデコーダ１２に加えられる。This error signal is sent to latch circuits 9-1 to 9-
7 and the decoder 12.
【００２６】ラッチ回路９−１〜９−７はエラー信号を
ラッチして表示器に出力したり、他の装置にエラー発生
を通知したりする。The latch circuits 9-1 to 9-7 latch the error signal and output it to the display, or notify other devices of the occurrence of the error.
【００２７】また、デコーダ１２は比較器８−１〜８−
７からのエラー信号をデコードしてＣＰＵ１のＲＥＳＥ
Ｔ端子，ＮＭＩ端子，ＨＯＬＤ端子等に信号を加え、Ｃ
ＰＵ１に動作停止，状態保存等の動作を行なわせる。こ
こで、どの比較器８−１〜８−７からエラー信号が加え
られた場合、どの端子に信号を出力するかはシステムの
特徴に合わせて予め決めておくものであり、デコーダ１
２もそれに合わせて構成しておくものである。The decoder 12 has comparators 8-1 to 8-
7 and decodes the error signal from the
Apply a signal to the T terminal, NMI terminal, HOLD terminal, etc.
Causes PU1 to perform operations such as operation stop and state saving. Here, when an error signal is added from any of the comparators 8-1 to 8-7, to which terminal the signal is output is determined in advance according to the characteristics of the system.
2 is also configured accordingly.
【００２８】尚、上述した実施例に於いては、Ｅ2 ＰＲ
ＯＭ６にプログラム領域，データ領域等のアドレス情報
を格納するようにしたが、ＲＯＭ等の他の記憶装置にそ
れらの情報を格納するようにしても良い。しかし、ＣＰ
Ｕ１で実行されるプログラムが１種類でない場合、ＲＯ
Ｍを用いたとすると、異なるプログラムを実行する毎に
ＲＯＭを取り替えなければならないが、Ｅ2 ＰＲＯＭ６
を用いれば、取り替えを行なうことなく、実行するプロ
グラムに合わせて容易にアドレス情報を変更することが
できるので、Ｅ2 ＰＲＯＭ６を使用する方が望ましい。In the above-described embodiment, E 2 PR
Although the address information of the program area and the data area is stored in the OM 6, the information may be stored in another storage device such as a ROM. However, CP
If there is not one type of program executed in U1, RO
When using M, must be replaced ROM for each executing different programs, E 2 PROM6
Is used, it is possible to easily change the address information according to the program to be executed without performing replacement. Therefore, it is preferable to use the E 2 PROM 6.
【００２９】[0029]
【発明の効果】以上説明したように、本発明は、アドレ
スバス，コントロールバスの内容をデコードしてアクセ
ス対象及びアクセス種別を求めるアドレスデコーダと、
ＣＰＵのステータス信号をデコードしてアクセス対象及
びアクセス種別を求めるステータスデコーダと、両者の
デコード結果が不一致の場合、エラー信号を発生する比
較手段とを備えているので、誤動作により不正なアドレ
スがアクセスされたり、アクセス種別に誤りがある場
合、直ちにエラーを検出することができる効果がある。
従って、本発明によれば、ＣＰＵの誤動作によるメモリ
の内容破壊や、装置の誤動作を防止することが可能にな
る効果がある。As described above, the present invention provides an address decoder for decoding the contents of an address bus and a control bus to obtain an access target and an access type.
A status decoder that decodes a status signal of the CPU to obtain an access target and an access type and a comparing unit that generates an error signal when the decoding results do not match each other are provided. If the access type has an error, the error can be detected immediately.
Therefore, according to the present invention, it is possible to prevent the contents of the memory from being destroyed due to the malfunction of the CPU and the malfunction of the device.
【図１】本発明の実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
【図２】従来例のブロック図である。FIG. 2 is a block diagram of a conventional example.
１，２１…ＣＰＵ ２，４，９−１〜９−７，１０，２４…ラッチ回路 ３−１，３−２…アドレスバス ５−１，５−２…コントロールバス ６…Ｅ2 ＰＲＯＭ ７…アドレスデコーダ ８−１〜８−７…比較器 １１…ステータスデコーダ １２，２５…デコーダ ２２…タイマ ２３…モノステータブルマルチバイブレータ1,21 CPU CPU 2,4,9-1 to 9-7,10,24 Latch circuit 3-1, 3-2 Address bus 5-1, 5-2 Control bus 6 E 2 PROM 7 Address decoders 8-1 to 8-7 Comparator 11 Status decoder 12, 25 Decoder 22 Timer 23 Monostable multivibrator
Claims (1)
グラム領域，データ領域，スタック領域，Ｉ／Ｏ領域の
アドレス情報が格納される記憶手段と、 ＣＰＵの前記プログラムの実行時にアドレスバス及びコ
ントロールバスの内容を前記記憶手段の内容に従ってデ
コードし、アクセス対象とアクセス種別とを求めるアド
レスデコーダと、 前記ＣＰＵのステータス信号をデコードし、アクセス対
象とアクセス種別とを求めるステータスデコーダと、 前記アドレスデコーダのデコード結果と前記ステータス
デコーダのデコード結果とを比較し、比較不一致の場
合、エラー信号を出力する比較手段とを備えたことを特
徴とする誤動作検出回路。[Claim 1] professional obtained at the locate of the program
Storage means for storing address information of a program area, a data area, a stack area, and an I / O area ; when the CPU executes the program, decodes the contents of an address bus and a control bus in accordance with the contents of the storage means; An address decoder for determining the access type and an access type; a status decoder for decoding the status signal of the CPU to determine an access target and an access type; and comparing the decoding result of the address decoder with the decoding result of the status decoder. A malfunction detection circuit comprising: a comparison unit that outputs an error signal when there is a mismatch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158530A JP3021973B2 (en) | 1992-05-26 | 1992-05-26 | Malfunction detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158530A JP3021973B2 (en) | 1992-05-26 | 1992-05-26 | Malfunction detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05324369A JPH05324369A (en) | 1993-12-07 |
| JP3021973B2 true JP3021973B2 (en) | 2000-03-15 |
Family
ID=15673748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4158530A Expired - Lifetime JP3021973B2 (en) | 1992-05-26 | 1992-05-26 | Malfunction detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021973B2 (en) |
-
1992
- 1992-05-26 JP JP4158530A patent/JP3021973B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05324369A (en) | 1993-12-07 |
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