JP3033346B2 - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
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- JP3033346B2 JP3033346B2 JP4175355A JP17535592A JP3033346B2 JP 3033346 B2 JP3033346 B2 JP 3033346B2 JP 4175355 A JP4175355 A JP 4175355A JP 17535592 A JP17535592 A JP 17535592A JP 3033346 B2 JP3033346 B2 JP 3033346B2
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- 238000005070 sampling Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は、サンプルホールド回路
に関する。
に関する。
【０００２】
【従来の技術】従来の技術として図５に示すように、ス
イッチ４をオンにして入力電圧Ｖinをコンデンサ６に充
電した後に、前記スイッチ４をオフにして前記コンデン
サ６に充電された電圧を保持するものである。
イッチ４をオンにして入力電圧Ｖinをコンデンサ６に充
電した後に、前記スイッチ４をオフにして前記コンデン
サ６に充電された電圧を保持するものである。
【０００３】
【発明が解決しようとする課題】従来の技術では、スイ
ッチを構成するトランジスタの寄生容量を通じて、制御
信号の一部が前記スイッチの出力端子側へ漏洩するため
に入力電圧と出力電圧との間に誤差が発生し、入力電圧
と等しい出力電圧を保持することが難しいという問題点
を有する。
ッチを構成するトランジスタの寄生容量を通じて、制御
信号の一部が前記スイッチの出力端子側へ漏洩するため
に入力電圧と出力電圧との間に誤差が発生し、入力電圧
と等しい出力電圧を保持することが難しいという問題点
を有する。
【０００４】本発明は、この様な問題を解決するもの
で、図４に示すような、電圧の差を出力する手段と、同
一の制御信号により制御され、入力の異なる少なくとも
２つの同等のスイッチを持ち、入力電圧と出力電圧の誤
差が十分小さいサンプルホールド回路を提供することを
目的とする。
で、図４に示すような、電圧の差を出力する手段と、同
一の制御信号により制御され、入力の異なる少なくとも
２つの同等のスイッチを持ち、入力電圧と出力電圧の誤
差が十分小さいサンプルホールド回路を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明のサンプルホール
ド回路は、制御信号に基づき信号電位をサンプリング
し、一定時間ホールドして出力するサンプルホールド回
路において、第１の信号電位を入力し、前記制御信号に
より制御される第１のスイッチと、第２の信号電位を入
力し、前記制御信号により制御される第２のスイッチ
と、前記第２のスイッチの出力電位を保持する第２の電
荷保持手段と、前記第１のスイッチの出力電位を保持
し、前記第２の電荷保持手段の実質的に２倍の電荷容量
を有する第１の電荷保持手段と、第１の電荷保持手段の
出力電位を入力とする第１のオペアンプと、第２の電荷
保持手段の出力電位を入力とする第２のオペアンプと、
相互に実質的に等価な抵抗である抵抗４２とを備え、前
記第１および第２の電荷保持手段の出力電位の差を出力
する手段と、を有することを特徴とする。また、前記第
２の信号電位は基準電位であることを特徴とする。
ド回路は、制御信号に基づき信号電位をサンプリング
し、一定時間ホールドして出力するサンプルホールド回
路において、第１の信号電位を入力し、前記制御信号に
より制御される第１のスイッチと、第２の信号電位を入
力し、前記制御信号により制御される第２のスイッチ
と、前記第２のスイッチの出力電位を保持する第２の電
荷保持手段と、前記第１のスイッチの出力電位を保持
し、前記第２の電荷保持手段の実質的に２倍の電荷容量
を有する第１の電荷保持手段と、第１の電荷保持手段の
出力電位を入力とする第１のオペアンプと、第２の電荷
保持手段の出力電位を入力とする第２のオペアンプと、
相互に実質的に等価な抵抗である抵抗４２とを備え、前
記第１および第２の電荷保持手段の出力電位の差を出力
する手段と、を有することを特徴とする。また、前記第
２の信号電位は基準電位であることを特徴とする。
【０００６】
【作用】上記のように構成されたサンプルホールド回路
においては、同一の制御信号により制御され、入力の異
なる少なくとも２つの同等のスイッチからの出力電圧を
保持する各電荷保持手段の出力電圧の差を出力する。
においては、同一の制御信号により制御され、入力の異
なる少なくとも２つの同等のスイッチからの出力電圧を
保持する各電荷保持手段の出力電圧の差を出力する。
【０００７】
【実施例】以下、本発明について実施例に基づいて詳細
に説明する。図１は本発明のサンプルホールド回路の実
施例のブロック図である。１は入力端子で、２は制御信
号で、３、４はトランジスタで構成された、互いに同等
のスイッチであり前記制御信号２によりコントロールさ
れる。前記スイッチ３の入力には外部からの信号が与え
られ、スイッチ４の入力はＧＮＤに接地されている。
５、６はそれぞれ前記各スイッチ３、４の出力電圧を保
持するコンデンサで、前記コンデンサ５、６の容量比２
Ｃh：Ｃhは２：１である。７は前記コンデンサ５、６の
出力電圧の差を出力する手段で、８は出力端子である。
に説明する。図１は本発明のサンプルホールド回路の実
施例のブロック図である。１は入力端子で、２は制御信
号で、３、４はトランジスタで構成された、互いに同等
のスイッチであり前記制御信号２によりコントロールさ
れる。前記スイッチ３の入力には外部からの信号が与え
られ、スイッチ４の入力はＧＮＤに接地されている。
５、６はそれぞれ前記各スイッチ３、４の出力電圧を保
持するコンデンサで、前記コンデンサ５、６の容量比２
Ｃh：Ｃhは２：１である。７は前記コンデンサ５、６の
出力電圧の差を出力する手段で、８は出力端子である。
【０００８】図２は図１中のスイッチ３、４をあらわし
たものである。２はスイッチをオン、オフする制御信
号、２１、２２はそれぞれＰ形、Ｎ形ＭＯＳトランジス
タで、２３、２４はそれぞれ前記Ｐ形、Ｎ形ＭＯＳトラ
ンジスタのゲート・ドレイン間、またはソース・ドレイ
ン間の寄生容量Ｃｐ、Ｃｎで、この寄生容量２３、２４
を通じて前記制御信号２の一部が出力端子側へ漏洩して
しまう。
たものである。２はスイッチをオン、オフする制御信
号、２１、２２はそれぞれＰ形、Ｎ形ＭＯＳトランジス
タで、２３、２４はそれぞれ前記Ｐ形、Ｎ形ＭＯＳトラ
ンジスタのゲート・ドレイン間、またはソース・ドレイ
ン間の寄生容量Ｃｐ、Ｃｎで、この寄生容量２３、２４
を通じて前記制御信号２の一部が出力端子側へ漏洩して
しまう。
【０００９】図３は図２に示されているスイッチの入出
力の関係をあらわした一例で、３０は前記入力端子１へ
の入力波形、３３は前記寄生容量Ｃｐ及びＣｎを通じ
て、前記制御信号２の一部が出力端子側へ漏洩した波
形、３４は前記入力波形３０に対する出力波形で、波形
３３が加算されている。３１は前記制御信号２の波形、
３２は前記入力信号３０に対して本来、出力されるべき
波形である。
力の関係をあらわした一例で、３０は前記入力端子１へ
の入力波形、３３は前記寄生容量Ｃｐ及びＣｎを通じ
て、前記制御信号２の一部が出力端子側へ漏洩した波
形、３４は前記入力波形３０に対する出力波形で、波形
３３が加算されている。３１は前記制御信号２の波形、
３２は前記入力信号３０に対して本来、出力されるべき
波形である。
【００１０】図４は図１中の各コンデンサの出力電圧の
差を出力する手段７の一例の引算器である。４０、４１
はオペアンプで、４２は抵抗で抵抗値はどれも等しい。
差を出力する手段７の一例の引算器である。４０、４１
はオペアンプで、４２は抵抗で抵抗値はどれも等しい。
【００１１】前記オペアンプ４０、４１の入力電圧をそ
れぞれＶi1、Ｖi2として、前記制御信号２の一部が前記
寄生容量２３、２４を通じて出力端子側へ漏洩したとき
の電荷をＱとすると、図１より、 Ｖi1＝Ｑ／２Ｃh＋Ｖin (1) Ｖi2＝Ｑ／Ｃh (2) となり、それぞれ(1),(2)式におけるＱ／２Ｃh、Ｑ／Ｃ
h は前記スイッチ２、３による誤差電圧をあらわしてい
る。
れぞれＶi1、Ｖi2として、前記制御信号２の一部が前記
寄生容量２３、２４を通じて出力端子側へ漏洩したとき
の電荷をＱとすると、図１より、 Ｖi1＝Ｑ／２Ｃh＋Ｖin (1) Ｖi2＝Ｑ／Ｃh (2) となり、それぞれ(1),(2)式におけるＱ／２Ｃh、Ｑ／Ｃ
h は前記スイッチ２、３による誤差電圧をあらわしてい
る。
【００１２】また、前記オペアンプ４０の閉ループ利得
Ｇ1は、 Ｇ1＝１＋Ｒ／Ｒ＝２ (3) ４１の閉ループ利得Ｇ2は、 Ｇ2＝−Ｒ／Ｒ＝−１ (4) で与えられる。
Ｇ1は、 Ｇ1＝１＋Ｒ／Ｒ＝２ (3) ４１の閉ループ利得Ｇ2は、 Ｇ2＝−Ｒ／Ｒ＝−１ (4) で与えられる。
【００１３】よって、オペアンプ４０,４１の出力電圧
をそれぞれＶo1、Ｖo2とすると、 Ｖo1＝Ｖi1×Ｇ1＋Ｖo2 (5) Ｖo2＝Ｖi2×Ｇ2 (6) であらわされるから、引算器の出力電圧をＶoutとする
と、 Ｖout ＝（Ｒ／２Ｒ）×Ｖo1 ＝Ｒ／２Ｒ｛（Ｑ／２Ｃh＋Ｖin） ×（１＋Ｒ／Ｒ）−Ｑ／Ｃh×１｝ ＝１／２（Ｑ／Ｃh＋２Ｖin−Ｑ／Ｃh） ＝Ｖin (7) となり、それぞれ(1)、(2)式におけるＱ／２Ｃh、Ｑ／
Ｃh は打ち消され、出力端子には入力電圧に等しい出力
電圧があらわれ、入力電圧と出力電圧との誤差は発生し
ない。
をそれぞれＶo1、Ｖo2とすると、 Ｖo1＝Ｖi1×Ｇ1＋Ｖo2 (5) Ｖo2＝Ｖi2×Ｇ2 (6) であらわされるから、引算器の出力電圧をＶoutとする
と、 Ｖout ＝（Ｒ／２Ｒ）×Ｖo1 ＝Ｒ／２Ｒ｛（Ｑ／２Ｃh＋Ｖin） ×（１＋Ｒ／Ｒ）−Ｑ／Ｃh×１｝ ＝１／２（Ｑ／Ｃh＋２Ｖin−Ｑ／Ｃh） ＝Ｖin (7) となり、それぞれ(1)、(2)式におけるＱ／２Ｃh、Ｑ／
Ｃh は打ち消され、出力端子には入力電圧に等しい出力
電圧があらわれ、入力電圧と出力電圧との誤差は発生し
ない。
【００１４】
【発明の効果】以上述べたように、本発明のサンプルホ
ールド回路は、スイッチを構成するトランジスタの寄生
容量を通じて、制御信号の一部が出力端子側へ漏洩する
ことによる誤差電圧を打ち消す。
ールド回路は、スイッチを構成するトランジスタの寄生
容量を通じて、制御信号の一部が出力端子側へ漏洩する
ことによる誤差電圧を打ち消す。
【００１５】このことから、入力電圧と出力電圧との誤
差は発生しなく、入力電圧と等しい出力電圧を保持する
ことができ、特に誤差電圧の影響を受けやすい微小電圧
が入力される時には有効である。
差は発生しなく、入力電圧と等しい出力電圧を保持する
ことができ、特に誤差電圧の影響を受けやすい微小電圧
が入力される時には有効である。
【００１６】また、スイッチの寄生容量が、電源電圧変
動や周囲温度、プロセスのばらつき等の影響で変動して
も、これらの影響を受けにくいという効果も有する。
動や周囲温度、プロセスのばらつき等の影響で変動して
も、これらの影響を受けにくいという効果も有する。
【図１】本発明のサンプルホールド回路のブロック図。
【図２】図１中のスイッチ部の詳細図。
【図３】図２のスイッチに対する入出力例を示す図。
【図４】本発明の実施例の出力電圧の差を出力する手段
の図。
の図。
【図５】従来の技術でのサンプルホールド回路のブロッ
ク図。
ク図。
【符号の説明】 １ 入力端子 ２ 制御信号 ３、４ スイッチ ５、６ コンデンサ ７ ５、６の出力電圧の差を出力する手段 ８ 出力端子 ２１ Ｐ形ＭＯＳトランジスタ ２２ Ｎ形ＭＯＳトランジスタ ２３ 寄生容量（Ｐ形ＭＯＳトランジスタ） ２４ 寄生容量（Ｎ形ＭＯＳトランジスタ） ３０ 入力波形例 ３１ 制御信号例 ３２ 出力されるべき波形例 ３３ 誤差波形例 ３４ ３０に対する出力波形 ４０、４１ オペアンプ ４２ 抵抗
Claims (2)
- 【請求項１】 制御信号に基づき信号電位をサンプリン
グし、一定時間ホールドして出力するサンプルホールド
回路において、 第１の信号電位を入力し、前記制御信号により制御され
る第１のスイッチと、 第２の信号電位を入力し、前記制御信号により制御され
る第２のスイッチと、 前記第２のスイッチの出力電位を保持する第２の電荷保
持手段と、 前記第１のスイッチの出力電位を保持し、前記第２の電
荷保持手段の実質的に２倍の電荷容量を有する第１の電
荷保持手段と、 第１の電荷保持手段の出力電位を入力とする第１のオペ
アンプと、第２の電荷保持手段の出力電位を入力とする
第２のオペアンプと、相互に実質的に等価な抵抗である
抵抗４２とを備え、前記第１および第２の電荷保持手段
の出力電位の差を出力する手段と、 を有することを特徴とするサンプルホールド回路。 - 【請求項２】 前記第２の信号電位は基準電位であるこ
とを特徴とする請求項１記載のサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175355A JP3033346B2 (ja) | 1992-07-02 | 1992-07-02 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175355A JP3033346B2 (ja) | 1992-07-02 | 1992-07-02 | サンプルホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0620490A JPH0620490A (ja) | 1994-01-28 |
| JP3033346B2 true JP3033346B2 (ja) | 2000-04-17 |
Family
ID=15994627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175355A Expired - Fee Related JP3033346B2 (ja) | 1992-07-02 | 1992-07-02 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033346B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898885B2 (en) * | 2007-07-19 | 2011-03-01 | Micron Technology, Inc. | Analog sensing of memory cells in a solid state memory device |
-
1992
- 1992-07-02 JP JP4175355A patent/JP3033346B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620490A (ja) | 1994-01-28 |
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