JP3039963B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばパケット
交換等のパケット記憶に利用して有効な技術に関するも
のである。

〔従来の技術〕

パケット交換は蓄積交換の一種であり、端末相互で直
接情報の送受を行うのではなく、発信端末からのデータ
をデータ交換機でメモリにいったん蓄積し、パケットと
呼ばれる256バイト単位の長さのブロックに区切り、宛
先情報を含むヘッダが付加され、宛先の異なるパケット
を同一の伝送路を使って多重伝送する方式である。受信
側の交換機でこれと逆の操作により通信分を組み立て、
着信端末へ情報を伝送する。

このようなパケット交換に関しては、例えば（株）オ
ーム社昭和60年12月25日発行『マイクロコンピュータハ
ンドブック』頁362、頁771、頁957がある。また、上記
のようなパケット交換に用いられるタイムスイッチとし
て、1988年、シンポジュウム オン ブイエルエスアイ
サーキッツ（1988 Simposium on VLSICircuits）があ
る。

〔発明が解決しようとする課題〕

従来のタイムスイッチは、１チップ中のメモリを大き
く２つに分割し、交互に書き込み部分、読み出し部分に
することによって、読み出しと書き込みを同時に行える
ようにしている。しかしながら、２分割になっているた
め、きめ細かなアドレスの入出力に対応することができ
ない。すなわち、パケット交換のようなデータ通信にお
いてシリアルに入力されてくるデータについても逐次ア
ドレスを発生させる必要があるためメモリアクセスが複
雑になる。また、パケット長が短く、入力が連続してい
る場合には入力が終了したものに対しても読み出しを行
うことができない。

この発明の目的は、同時入出力に対する自由度を高く
した新規な半導体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
複数のデータ入出力ポート又はデータ入力ポートとデー
タ出力ポートからなる全ポートの数より多い数の同時ア
クセスが可能にされたメモリアレイ部、及び同じアドレ
スヘのアクセスを検出する競合検出回路を設て同一アド
レスに対するアクセスの調整を行う。

〔作用〕

上記した手段によれば、メモリアレイ部のアドレス割
り付けの多分割化により、データの入出力をより細かく
制御できるから、同時入出力に対する制約を小さくする
ことができる。

〔実施例〕

第１図には、この発明に係る半導体記憶装置の一実施
例のブロック図が示されている。同図において、半導体
集積回路装置LSIを構成する各回路ブロックは、公知の
半導体集積回路の製造技術によって、単結晶シリコンの
ような１個の半導体基板上において形成される。

この実施例では、ポートＡとポートＢのような２つの
入出力ポートが設けられる。このような２つの入出力ポ
ートＡとＢに対して、メモリアレイ部はその数より多い
数の同時アクセスが可能にされる。上記のような同時ア
クセスを実現するために、メモリアレイ部はマット１な
いしマットｎのようにｎ個のメモリマットから構成され
る。このようなマット分割により、ｎ個（２個より多い
数である）のメモリマットを同時にアクセスすることが
可能になる。

ポートＡとＢのデータ入出力端子I/Oにそれぞれ対応
して入出力回路ＡとＢが設けられる。入出力回路ＡとＢ
は、入力バッフア回路と出力バッファ回路及びバス入出
力回路が含まれる。ポートＡとポートＢのアクセス入力
信号RQとアクセスの可否を示すビジー信号BSYとにそれ
ぞれ対応して制御回路ＡとＢが設けられる。制御回路Ａ
とＢは、アドレス発生回路とマット部を制御するタイミ
ング発生回路、入出力を制御するための入出力制御回路
を含む。上記のアドレス発生回路やタイミング発生回路
及び入出力制御回路は、競合検出回路からの判定結果に
より、アセクスが許可されたときに動作状態にされ、ア
クセスが許可されないときにはビジー信号BSYを出力す
る。このようにビジー信号BSYが出力されたときには、
上記アクセス入力信号RQに対応したデータ入力回路又は
データ出力回路は待ち状態になる。

入出力回路ＡとＢは、それぞれに割り当てられたデー
タバスを介してマット１ないしマットｎと共通に接続さ
れる。同様に、制御回路ＡとＢは、それぞれに割り当て
られた制御バスを介してマット１ないしマットｎと共通
に接続される。

このようなバス構成とすることにより、１つの入出力
ポートＡ又はＢは、競合しないことを条件にしてマット
１ないしマットｎの中のいずれか任意の１つのマットと
同時アクセスすることが可能になる。

マット１ないしマットｎは、互いに同じ構成にされ
る。マット１を例にして説明すると、メモリマットには
メモリセルがワード線とデータ線（ビット線又はディジ
ット線）との交差点にマトリックス配置される。また、
メモリマット部には上記メモリアレイの他に上記ワード
線やデータ線を選択するアドレス選択回路も含まれる。
このメモリマットの中から上記アドレス選択回路により
指定されたメモリセルからの微小信号を増幅するセンス
系回路が設られる。このセンス系回路には、書き込み回
路も含まれるものと理解されたい。

特に制限されないが、メモリマットは、前記のような
パケット交換に用いられるときには、１つのパケットに
対応した記憶容量を持つようにされる。例えば、前記の
ように１つのパケットが256バイトのデータからなると
きには、256バイトの記憶容量を持つようにされる。

複数のパケットを連続して入力するとには、複数のパ
ケットに対応して順次マット部が指定され、指定された
マットに書き込みが行われる構成となる。例えばポート
Ａを使ってｎ個のパケットを連続して入力するとき、ｎ
個のパッケトは上記マット１ないしｎのメモリマットに
それぞれ書き込まれるものとなる。したがって、上記複
数パケットを連続して入力するときにおいては、現に入
力中のパケットを除いて既に入力を終了したパケットは
いつでもポートＢを用いて出力させることができる。逆
に、ポートＡを使ってｎ個のパケットを連続して出力す
るとき、ｎ個のパッケトは上記マット１ないしｎのメモ
リマットからそれぞれ読み出されるものとなる。したが
って、上記複数パケットを連続して出力するときにおい
ては、現に出力中のパケットを除いて既に出力を終了し
たパケットに対しては、ポートＢを用いて何時でも入力
させることができる。

このように２個の入出力ポートに対して、それより数
の多いｎ個のようなマットを設けることにより、データ
の入出力の自由度を高くすることができ、効率のよいデ
ータ転送が可能になる。

競合検出回路は、各ポートＡ又はＢからのアクセス入
力信号RQに含まれるマット指定信号を記憶し、そのアク
セス中に他のポートＢ又はＡからのアクセス入力信号RQ
に含まれるマット指定信号とを比較し、一致したならア
クセス不可信号を、不一致ならアクセス許可信号を他の
ポートＢ又はＡに対して返す。上記のようなアクセスが
不可とされたときには、そのポートに対応したデータ入
力装置は、他のマットを指定するか又はビジー信号BSY
を監視して空き状態になるまで待つこととなる。この
他、アクセス許可信号を受けて特定のマットに対してア
クセスを行っている制御回路Ａ又はＢは、現在使用中の
マットを競合検出回路に宣言し、アクセスが終了すると
それを解除する構成としてもよい。この場合には、他の
制御回路はこれからアクセスを行うマットを競合検出回
路に伝えアクセス可否を受けることになる。それ故、競
合検出回路は、アクセスの可否に対する問い合わせに対
して、マット一致／不一致判定動作を行えばよい。

第２図には、上記半導体記憶装置の他の一実施例の要
部ブロック図が示されている。

同図には、１つのポートとそれと接続される２つのマ
ット１と２が代表として例示的に示されている。この実
施例では、入出力回路は入力バッファDIBと出力バッフ
ァDOBから構成される。入力バッファDIBの出力端子と出
力バッファDOBの入力端子は内部のデータバスに接続さ
れる。入力バッファDIBの入力端子と出力バッファDOBの
出力端子はデータ入力出力端子に接続される。上記デー
タバスは、マット１、２・・・・の増幅回路の出力端子
と書込回路の入力端子に接続される。

制御回路に含まれるアドレスカウンタは、前記のよう
な256バイトのデータを連続して読み出し又は書き込み
ためのアドレスを発生させる。この他、アドレスカウン
タに代えてアドレスバッファを配置するものとしてもよ
い。この場合には、複数のデータを連続して読み出し又
は書き込むときには逐一アドレスを入力する必要があ
る。このアドレスの上位ビットからマット選択信号を形
成する構成としてもよい。また、タイミング発生回路
は、メモリマットがスタティック型メモリセルからなる
ときには、書き込み／読み出しモードの判定を行って増
幅回路に含まれるセンスアンプ活性化タイミング信号、
内部データバスに対する出力回路又は入力出力の動作タ
イミング信号等を発生する。メモリマットがダイナミッ
ク型メモリセルからなるときには、ワード線選択タイミ
ング信号、センスアンプ活性化タイミング信号、データ
線選択タイミング信号、メインアンプ動作タイミング信
号等の一連の時系列的なタイミングパルスを発生させ
る。この他、上記のようなダイナミック型メモリセルを
用いた場合には、タイマー回路を内蔵し、一定の周期毎
にメモリセルの選択して読み出し信号を増幅してものと
メモリセルに書き込むというセルフリフレッシュ動作も
行うようにするものである。この実施例では、制御バス
が上記のようなタイミング信号をもの、アドレス信号を
伝えるもの及びマットイネーブル信号を伝えるものから
構成される。

第３図には、上記第１図に示した半導体記憶装置の動
作の一例を説明するためのタイミング図が示されてい
る。

ポートＡがアクセス入力信号RQをロウレベルにしてマ
ット１に対応したアドレス（A1）を入力してアクセスの
要求を行う。上記マット１に対応したアドレスは競合検
出回路に送くられる。競合検出回路からマット１に対す
るアクス許可がなされると、ポートＡに対応した制御回
路はビジー信号BSYをロウレベルに固定し、アクセスが
許可されたことデータの入力を行うとするデータ送信装
置に伝える。

例えば、マット１に対してシリアルアクセスが行われ
るものとすると、そのアドレスがシリアルクロックに同
期して内部のアドレスカウンタにより発生され、上記制
御バスを通してマット１に伝えられる。これと同期して
データ入力のときにはデータがシリアルに入力される。
このとき、マット１のメモリマットの記憶容量がパケッ
ト等のような一連のデータ群と一致するときには、アド
レスカウンタがリセットされて０番地からアクセスが行
われるようにされる。

このようなポートＡを用いたマット１に対するシリア
ルアクセス中に、ポートＢがアクセス入力信号RQをロウ
レベルにしてマット１以外（≠A1）に対応したアドレス
を入力してアクセスの要求を行う。上記マット１以外に
対応したアドレスは競合検出回路に送くられる。競合検
出回路は現在使用中のマット１以外に対するアクセスで
あることから、ポートＢに対してアクス許可を行う。こ
れにより、ポートＢに対応した制御回路はビジー信号BS
Yをロウレベルに固定し、アクセスが許可されたことデ
ータの読み出しを行うデータ受信装置に伝え、シリアル
クロックに同期して上記のようなアドレス選択動作によ
りデータの読み出しを行う。

第４図には、上記第１図に示した半導体記憶装置の動
作の他の一例を説明するためのタイミング図が示されて
いる。

ポートＡがアクセス入力信号RQをロウレベルにしてマ
ット１に対応したアドレス（A1）を入力してアクセスの
要求を行う。上記マット１に対応したアドレスは競合検
出回路に送くられる。前記同様に競合検出回路からマッ
ト１に対するアクス許可がなされると、ポートＡに対応
した制御回路はビジー信号BSYをロウレベルに固定し、
アクセスが許可されたことデータの入力を行うとするデ
ータ送信装置に伝える。

このようなポートＡを用いたマット１に対するシリア
ルアクセス中に、ポートＢがアクセス入力信号RQをロウ
レベルにしてマット１（＝A1）に対応したアドレスを入
力してアクセスの要求を行う。上記マット１に対応した
アドレスは競合検出回路に送くられ、現在使用中のマッ
ト１に対するアクセスであることから、ポートＢに対し
てアクスの不可を伝える。ポートＢに対応した制御回路
はビジー信号BSYをハイレベルにし、アクセスが許可さ
れないことを外部のデータ送信又は受信装置に伝える。
この場合には、データ送信又は受信装置は待ち状態とな
り、データバスに結合される出力回路はハイインピーダ
ンス（Hi―Ｚ）状態にされる。

第５図には、この発明に係る半導体記憶装置の更に他
の一実施例のブロック図が示されている。

この実施例では、２つのポートは入力ポートと出カポ
ートから構成される。すなわち、入力ポートはデータ入
力専用に用いられ、出力ポートはデータ出力専用に用い
られる。例えば、パケット交換機に用いられる場合に
は、この実施例のように２つのポートを入力専用と出力
専用とに分けても何等差支えなく充分機能を発揮するこ
とができるものである。すなわち、パケット交換機にお
いてはメモリヘの入力パスと、メモリからの出力パスが
一義的に決められており、時間的な要因によってそれが
変化することがないからである。

このように入力専用と出力専用ポートに分けた場合に
は、入力ポートには、入力回路とそれに対応した書込制
御回路が設けられる。出力ポートには、出力回路とそれ
に対応した読出制御回路が設けられる。それ故、入出力
回路と制御回路の簡素化が可能になり、チップサイズの
小型化が可能になる。

特に制限されないが、この実施例においては、アドレ
ス信号ADも外部から入力される。このアドレス信号AD
は、マット指定のためのアドレス信号であると理解され
たい。この他、各メモリマットをランダム・アクセスす
る場合には、メモリマット用のアドレス信号も含まれ
る。

上記データバスとしてライトバスとリードバスがそれ
ぞれ設けられ、制御バスとしてはライトコントロールバ
ス、リードコントロールバスが設けられる。上記入力ポ
ートと出力ポートからマット１ないしマットｎのいずれ
にもアクセス可能にするため、マット１ないしマットｎ
は上記各バスに対してそれぞれ共通に接続される。すな
わち、ライトバスとライトコントロールバスは、マット
１ないしマットｎのライト回路WAに接続される。リード
バスとリードコントロールバスは、マット１ないしマッ
トｎのリード回路RAに接続される。なお、上記ライトバ
スとリードバスには、制御回路に含まれるアドレスカウ
ンタ回路等により形成されるアドレス信号又は外部から
ランダムアクセスを行う方式では、外部から入力された
アドレス信号を伝えるアドレスバスも含まれる。

前記第１図、第２図又は第５図の半導体記憶装置にお
いて、各マットに対するアクセス制御は、各マット毎に
有効／無効を示すレジスタ（ラッチ）を付加するように
してもよい。例えば、第６図のタイミング図に示すよう
に、ライトが行われれば有効をセットし、リードが終了
した時点でリセットする。この有効／無効のフラグはリ
ードアクセスの際にリードとなっているポートから出力
される。すなわち、第６図の示すように、ポートＡを用
いてマット１にライトを行うとき、そのレジスタに有効
のフラグをセットする。そして、ポートＢからマット１
のデータをリードするとき有効の有効（Validがハイレ
ベル）が外部に出力されてそのデータの取り出し（リー
ド）が行われる。このようなデータの取り出しが終了す
ると、マット１のフラグは無効（Validがロウレベル）
にされる。したがって、ポートＡを用いてマット１のデ
ータをリードするとき、フラグが無効（Validがロウレ
ベル）にされているから、マット１のデータは転送が終
了していることが判り、場合によってはリードが省略さ
れる。

逆に、ポートＢを用いてマット２にライトを行うと
き、そのレジスタに有効のフラグがセットされる。そし
て、ポートＡからマット２のデータをリードするとき有
効の有効（Validがハイレベル）が外部に出力されてそ
のデータの取り出し（リード）が行われる。このような
データの取り出しが終了すると、マット２のフラグは無
効（Validがロウレベル）にされる。このようなフクグ
を利用することによって、ポートＡとＢとの間で双方向
にデータの転送を行うことができる。

この場合において、この実施例ではマットがポートの
数より多く設けられている。したがって、連続して複数
のパケットからなるデータを入力するときには、上記フ
ラグが無効になっいるマットを選択し、複数のマットに
連続して複数のパケットからなるデータの入力が可能に
なる。そして、データの取り出しも、上記フラグが有効
になっているマットを選択し、複数のマットから連続し
て複数のパケットからなるデータを取り出すことが可能
になる。このような連続データの入出力のときに、上記
のようにパケット毎にメモリマットが配置され、しかも
その数がポートの数より多く配置されているから、同じ
マットに対する同時アクセスを行う確率が低くなって、
ポートと同じ数のメモリマットを用いる場合に比べて待
ち時間が大幅に短縮される。これにより、効率のよいデ
ータ転送が可能になる。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）複数のデータ入出力ポート又はデータ入力ポート
とデータ出カポートからなる全ポートの数より多い数の
同時アクセスが可能にされたメモリアレイ部を設け、同
じアドレスヘのアクセスを検出する競合検出回路を設て
同一アドレスに対するアクセスの調整を行うことによ
り、同時入出力に対する制約を小さくすることができ、
効率のよいデータ転送が実現できるという効果が得られ
る。

（２）各マットの記憶容量を１つのデータ転送の単位で
あるパケットに対応させ、アドレスを内部で発生させて
シリアル入出力動作を行わせることにより、外部からの
メモリアクセスが簡単にできるという効果が得られる。

（３）ポートとして入力専用と出力専用に分けることに
より回路の簡素化が可能になり、チップサイズの小型化
が可能になるという効果が得られる。

以上本発明者によりなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、競合検出回路
は単に１つのマットに対する同時アクセスの監視を行う
もの他、マットの使用状況を監視し、外部からアクセス
があると空状態のマットの選択を指示するようにしても
よい。例えばパケット交換機のように転送データ中に宛
先情報が含まれる場合には、前記フラグが無効にないる
マットに対してライトを行い、フラグが有効になってい
るマットからリードを行うようにすればよい。

前記の実施例においては、いずれもポートの数を２つ
したが、３個以上設けるものとしてもよい。前記実施例
では、メモリアレイの同時アクセスをメモリマットに分
割することにより可能にしたが、必ずしも幾何学的な意
味でメモリアレイが分割されいてることは必要でない。
例えば、幾何学的には１つのメモリアレイであってもワ
ード線のアドレス割り付けをｎ等分に分割し、データ線
もカラム選択回路及び共通データ線の部分でｎ等分に
し、実質的にｎ個のメモリマットが存在すると同様にア
クセスするものであってもよい。

この発明は、上記のようなパケット交換機に用いられ
るタイムスイッチの他、先入れ／先だし（FiFo）メモリ
のような各種バッファメモリに広く利用することができ
る。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、複数のデータ入出力ポート又はデータ入
力ポートとデータ出力ポートからなる全ポートの数より
多い数の同時アクセスが可能にされたメモリアレイ部を
設け、同じアドレスヘのアクセスを検出する競合検出回
路を設て同一アドレスに対するアクセスの調整を行うこ
とにより、同時入出力に対する制約を小さくすることに
伴い効率のよいデータ転送が実現できる。

【図面の簡単な説明】

第１図は、この発明に係る半導体記憶装置の一実施例を
示すブロック図、 第２図は、この発明に係る半導体記憶装置の他の一実施
例を示す要部ブロック図、 第３図は、この発明に係る半導体記憶装置の動作の一例
を説明するたのタイミング図、 第４図は、この発明に係る半導体記憶装置の動作の他の
一例を説明するたのタイミング図、 第５図は、この発明に係る半導体記憶装置の更に他の一
実施例を示すブロック図、 第６図は、この発明に係る半導体記憶装置の動作の更に
他の一例を説明するためのタイミング図である。 LSI……半導体集積回路装置、DIB……入力回路、DOB…
…出力回路。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】データを入力、出力又は入出力をするため
   の第１及び第２ポートと、 上記第１ポートと接続可能な第１読み出し又は書き込み
   ノードと上記第２ポートと接続可能な第２読み出し又は
   書き込みノードとを含む第１マットと、 上記第１ポートと接続可能な第３読み出し又は書き込み
   ノードと上記第２ポートと接続可能な第４読み出し又は
   書き込みノードとを含む第２マットと、 上記第１ポートと接続可能な第５読み出し又は書き込み
   ノードと上記第２ポートと接続可能な第６読み出し又は
   書き込みノードとを含む第３マットと、 上記第１及び第２ポートが同じマットにアクセスするこ
   とを回避するための競合検出回路と、を具備することを
   特徴とした半導体記憶装置。
2. 【請求項２】請求項１において、 上記第１ポートは、第１データバスを介して上記第１、
   第３及び第５読み出し又は書き込みノードと接続され、 上記第２ポートは、第２データバスを介して上記第２、
   第４及び第６読み出し又は書き込みノードと接続される
   ことを特徴とする半導体記憶装置。
3. 【請求項３】請求項１又は２において、 アドレス信号は、上記ポートに一対一に対応して設けら
   れる制御回路に含まれるアドレスカウンタ回路により形
   成されるものであることを特徴とする半導体記憶装置。
4. 【請求項４】請求項１から３のいずれかにおいて、 上記第１、第２及び第３マットのそれぞれは、データ線
   とワード線の交点にマトリクス状に配置された、ダイナ
   ミック型メモリセル又はスタティック型メモリセルを含
   むことを特徴とした半導体記憶装置。