JP3048495B2 - クロック回路 - Google Patents
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- JP3048495B2 JP3048495B2 JP6000517A JP51794A JP3048495B2 JP 3048495 B2 JP3048495 B2 JP 3048495B2 JP 6000517 A JP6000517 A JP 6000517A JP 51794 A JP51794 A JP 51794A JP 3048495 B2 JP3048495 B2 JP 3048495B2
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- H03L7/08—Details of the phase-locked loop
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- G—PHYSICS
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- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Power Sources (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】 この発明はクロック回路に関
し、特にフェーズ・ロックド・ループ（以下ＰＬＬとい
う）を用いたクロック回路に関するものである。
し、特にフェーズ・ロックド・ループ（以下ＰＬＬとい
う）を用いたクロック回路に関するものである。
【０００２】
【従来の技術】従来、大きな負荷容量を有する回路に高
い周波数のクロックを供給することの必要な大規模で高
速な半導体集積回路などの論理回路に於ては、外部クロ
ック等の基本クロックと該論理回路内のローカル・クロ
ックとのスキュウの低減及び該論理回路内ノ各ローカル
・クロック間のクロック・スキュウの低減のために、Ｐ
ＬＬ回路を含むクロック回路の利用が提案されている。
い周波数のクロックを供給することの必要な大規模で高
速な半導体集積回路などの論理回路に於ては、外部クロ
ック等の基本クロックと該論理回路内のローカル・クロ
ックとのスキュウの低減及び該論理回路内ノ各ローカル
・クロック間のクロック・スキュウの低減のために、Ｐ
ＬＬ回路を含むクロック回路の利用が提案されている。
【０００３】このようなＰＬＬ回路を含むクロック回路
は例えば、日経マイクロデバイセズ、１９９３年２月号
８１〜８５ページ「０．５μｍＡＳＩＣにＰＬＬを採
用、インターフェース設計が高速化の要に」に記載され
ている。
は例えば、日経マイクロデバイセズ、１９９３年２月号
８１〜８５ページ「０．５μｍＡＳＩＣにＰＬＬを採
用、インターフェース設計が高速化の要に」に記載され
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
クロック回路おいては次のような問題が存在する。 1. クロック回路がアクティブ時において、定常的に動
作しているローカル・クロック出力端子に直接大きな負
荷容量がついているため、消費電力が大きくなる。
クロック回路おいては次のような問題が存在する。 1. クロック回路がアクティブ時において、定常的に動
作しているローカル・クロック出力端子に直接大きな負
荷容量がついているため、消費電力が大きくなる。
【０００５】２．クロック回路の待機時において、ＰＬ
Ｌ回路を含むクロック回路の動作を禁止して消費電力を
低減すると、クロック回路が待機状態からアクティブ状
態に復旧するためにＰＬＬ回路の引込時間による待ち時
間を必要とする。この引込時間は、クロックの周期に対
して極めて長い時間であり（例えば１００ＭＨｚのクロ
ックに対して数百マイクロ秒程度の引込時間）、クロッ
ク回路を含むシステムの高速動作を妨げてしまう。一
方、待機状態からアクティブ状態に速やかに復旧させる
ために、待機時にもＰＬＬ回路を含むクロック回路の動
作をそのまま継続させると、アクティブ時と同様に大き
な消費電力を必要とする。
Ｌ回路を含むクロック回路の動作を禁止して消費電力を
低減すると、クロック回路が待機状態からアクティブ状
態に復旧するためにＰＬＬ回路の引込時間による待ち時
間を必要とする。この引込時間は、クロックの周期に対
して極めて長い時間であり（例えば１００ＭＨｚのクロ
ックに対して数百マイクロ秒程度の引込時間）、クロッ
ク回路を含むシステムの高速動作を妨げてしまう。一
方、待機状態からアクティブ状態に速やかに復旧させる
ために、待機時にもＰＬＬ回路を含むクロック回路の動
作をそのまま継続させると、アクティブ時と同様に大き
な消費電力を必要とする。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
めこの発明のクロック回路では、基本クロック信号と帰
還クロック信号を受け取る位相差電圧変換回路と、この
位相差電圧変換回路の出力電圧により制御され、共通ク
ロック信号を出力する電圧制御発振回路または電圧制御
遅延回路と、この電圧制御発振回路または電圧制御遅延
回路の出力が接続される共通クロック線と、この共通ク
ロック線に接続され、論理回路に第１のクロック信号を
供給するクロック供給手段と、共通クロック線に接続さ
れ、第２のクロック信号を出力するダミークロック回路
と、クロック供給手段、ダミークロック回路および位相
差電圧変換回路に接続され、制御信号に応答してクロッ
ク供給手段と位相差電圧変換回路またはダミークロック
回路と位相差電圧変換回路とを選択的に接続することに
より、第１または第２のクロック信号を帰還クロック信
号として出力する選択手段とを設けた。
めこの発明のクロック回路では、基本クロック信号と帰
還クロック信号を受け取る位相差電圧変換回路と、この
位相差電圧変換回路の出力電圧により制御され、共通ク
ロック信号を出力する電圧制御発振回路または電圧制御
遅延回路と、この電圧制御発振回路または電圧制御遅延
回路の出力が接続される共通クロック線と、この共通ク
ロック線に接続され、論理回路に第１のクロック信号を
供給するクロック供給手段と、共通クロック線に接続さ
れ、第２のクロック信号を出力するダミークロック回路
と、クロック供給手段、ダミークロック回路および位相
差電圧変換回路に接続され、制御信号に応答してクロッ
ク供給手段と位相差電圧変換回路またはダミークロック
回路と位相差電圧変換回路とを選択的に接続することに
より、第１または第２のクロック信号を帰還クロック信
号として出力する選択手段とを設けた。
【０００７】
【作用】クロック回路がアクティブ時には 位相差電圧
変換回路、電圧制御発振回路または電圧制御遅延回路、
クロック供給手段および選択手段でＰＬＬを構成する。
また、クロック回路が待機時には 位相差電圧変換回
路、電圧制御発振回路または電圧制御遅延回路、ダミー
クロック回路および選択手段でＰＬＬを構成する。
変換回路、電圧制御発振回路または電圧制御遅延回路、
クロック供給手段および選択手段でＰＬＬを構成する。
また、クロック回路が待機時には 位相差電圧変換回
路、電圧制御発振回路または電圧制御遅延回路、ダミー
クロック回路および選択手段でＰＬＬを構成する。
【０００８】
【実施例】図１はこの発明の第１の実施例のクロック回
路の回路図である。なお、図１において、クロック回路
１００は論理回路に接続されているのであるが、論理回
路を等価的に負荷回路ＬＤとして表している。
路の回路図である。なお、図１において、クロック回路
１００は論理回路に接続されているのであるが、論理回
路を等価的に負荷回路ＬＤとして表している。
【０００９】第１の実施例のクロック回路１００は、基
本クロックと帰還クロックが各々入力される位相差電圧
換回路ＰＶＣと、この位相差電圧変換回路ＰＶＣの出力
電圧により制御される電圧制御発振回路ＶＣＯと、クロ
ック供給手段ＣＳと、ダミークロックを発生させるダミ
ークロック回路ＤＣＳと、選択手段ＳＥＬとを備えてい
る。位相差電圧変換回路ＰＶＣの第一の入力端子ＣＫ１
には外部クロック等の基本クロックＣＬＫが入力され、
位相差電圧変換回路ＰＶＣの出力電圧端子ＶＯが電圧制
御発振回路ＶＣＯの制御電圧入力端子ＶＣに接続され、
電圧制御発振回路ＶＣＯの出力端子Ｏがクロック供給手
段ＣＳの第１入力端子Ｉ１とダミークロック回路ＤＣＳ
の入力端子に接続されている。
本クロックと帰還クロックが各々入力される位相差電圧
換回路ＰＶＣと、この位相差電圧変換回路ＰＶＣの出力
電圧により制御される電圧制御発振回路ＶＣＯと、クロ
ック供給手段ＣＳと、ダミークロックを発生させるダミ
ークロック回路ＤＣＳと、選択手段ＳＥＬとを備えてい
る。位相差電圧変換回路ＰＶＣの第一の入力端子ＣＫ１
には外部クロック等の基本クロックＣＬＫが入力され、
位相差電圧変換回路ＰＶＣの出力電圧端子ＶＯが電圧制
御発振回路ＶＣＯの制御電圧入力端子ＶＣに接続され、
電圧制御発振回路ＶＣＯの出力端子Ｏがクロック供給手
段ＣＳの第１入力端子Ｉ１とダミークロック回路ＤＣＳ
の入力端子に接続されている。
【００１０】また、上記クロック供給手段ＣＳの出力端
子Ｏが、負荷回路ＬＤにローカル・クロックを供給する
ローカル・クロック出力端子ＬＣＫと、選択手段ＳＥＬ
の第一の入力端子１とに接続され、上記ダミークロック
回路ＤＣＳの出力端子がダミークロック線ＤＣＬを介し
て選択手段ＳＥＬの第二の入力端子２に接続され、選択
手段ＳＥＬの出力端子Ｏが帰還クロック線ＦＣＫに接続
され、この帰還クロック線ＦＣＫが上記位相差電圧変換
回路ＰＶＣの帰還クロックを入力する第二のクロック入
力端子ＣＫ２に接続されている。
子Ｏが、負荷回路ＬＤにローカル・クロックを供給する
ローカル・クロック出力端子ＬＣＫと、選択手段ＳＥＬ
の第一の入力端子１とに接続され、上記ダミークロック
回路ＤＣＳの出力端子がダミークロック線ＤＣＬを介し
て選択手段ＳＥＬの第二の入力端子２に接続され、選択
手段ＳＥＬの出力端子Ｏが帰還クロック線ＦＣＫに接続
され、この帰還クロック線ＦＣＫが上記位相差電圧変換
回路ＰＶＣの帰還クロックを入力する第二のクロック入
力端子ＣＫ２に接続されている。
【００１１】位相差電圧変換回路ＰＶＣは、従来のもの
と同様に位相デコーダＰＤとチャージ・ポンプ回路ＰＭ
Ｐとローパス・フィルタＬＰＦとで構成され、２つの入
力クロックＣＫ１及びＣＫ２の位相差を電圧に変換し出
力電圧端子ＶＯより出力する。
と同様に位相デコーダＰＤとチャージ・ポンプ回路ＰＭ
Ｐとローパス・フィルタＬＰＦとで構成され、２つの入
力クロックＣＫ１及びＣＫ２の位相差を電圧に変換し出
力電圧端子ＶＯより出力する。
【００１２】クロック供給手段ＣＳは、例えば第一の入
力端子がクロック供給手段ＣＳの第１の入力端子Ｉ１に
接続され第二の入力端子がクロック供給手段ＣＳの第２
の入力端子Ｉ２に接続されたＮＡＮＤゲートＮＡと、入
力端子がＮＡＮＤゲートＮＡの出力端子に接続され出力
端子がクロック供給手段ＣＳの出力端子Ｏに接続された
奇数段のインバータＩＮＶｓとで構成されている。
力端子がクロック供給手段ＣＳの第１の入力端子Ｉ１に
接続され第二の入力端子がクロック供給手段ＣＳの第２
の入力端子Ｉ２に接続されたＮＡＮＤゲートＮＡと、入
力端子がＮＡＮＤゲートＮＡの出力端子に接続され出力
端子がクロック供給手段ＣＳの出力端子Ｏに接続された
奇数段のインバータＩＮＶｓとで構成されている。
【００１３】ダミークロック回路ＤＣＳは、バッファ手
段ＢＦＦを備え、このバッファ手段ＢＦＦの入力端子は
ダミークロック回路ＤＣＳの入力手段に、その出力端子
はダミー容量手段ＤＣＬおよびダミークロック回路ＤＣ
Ｓの出力端子に接続されている。このダミー容量手段Ｄ
ＣＬの容量は、負荷回路ＬＤの等価容量ＣＬに対して小
さいものに設計されている。また上記ダミー容量手段Ｄ
ＣＬの容量と負荷回路ＬＤの等価容量ＣＬとの大きさの
比と、バッファ手段ＢＦＦとクロック供給手段ＣＳとの
電流駆動能力の比とがほぼ等しいように設計されてい
る。選択手段ＳＥＬは例えば、その制御端子ｇがＨレベ
ルであるときローカル・クロック出力端子ＬＣＫと帰還
クロック線ＦＣＫとを接続し、Ｌレベルであるときダミ
ークロック回路ＤＣＳの出力端子と帰還クロック線ＦＣ
Ｋとを接続するように構成されている。
段ＢＦＦを備え、このバッファ手段ＢＦＦの入力端子は
ダミークロック回路ＤＣＳの入力手段に、その出力端子
はダミー容量手段ＤＣＬおよびダミークロック回路ＤＣ
Ｓの出力端子に接続されている。このダミー容量手段Ｄ
ＣＬの容量は、負荷回路ＬＤの等価容量ＣＬに対して小
さいものに設計されている。また上記ダミー容量手段Ｄ
ＣＬの容量と負荷回路ＬＤの等価容量ＣＬとの大きさの
比と、バッファ手段ＢＦＦとクロック供給手段ＣＳとの
電流駆動能力の比とがほぼ等しいように設計されてい
る。選択手段ＳＥＬは例えば、その制御端子ｇがＨレベ
ルであるときローカル・クロック出力端子ＬＣＫと帰還
クロック線ＦＣＫとを接続し、Ｌレベルであるときダミ
ークロック回路ＤＣＳの出力端子と帰還クロック線ＦＣ
Ｋとを接続するように構成されている。
【００１４】さらに、第１の実施例のクロック回路１０
０には、動作モード制御信号ＭＯＤＥが入力される制御
手段ＣＮＴが設けられ、その出力がクロック供給手段Ｃ
Ｓの第２の入力端子Ｉ２と選択手段ＳＥＬの制御端子ｇ
（ノードＲ）とに接続されている。
０には、動作モード制御信号ＭＯＤＥが入力される制御
手段ＣＮＴが設けられ、その出力がクロック供給手段Ｃ
Ｓの第２の入力端子Ｉ２と選択手段ＳＥＬの制御端子ｇ
（ノードＲ）とに接続されている。
【００１５】図２は、第１の実施例のクロック回路１０
０の動作を示すタイムチャートである。以下、図２のタ
イムチャートおよび図１を参照しつつ第１の実施例のク
ロック回路１００の動作を説明する。動作モード制御信
号ＭＯＤＥがアクティブ（Ｈレベル）であると、制御手
段ＣＮＴによりクロック供給手段ＣＳの第２の入力端子
Ｉ２がＨレベルになる。この後クロック供給手段ＣＳが
活性化され、ローカル・クロック出力端子ＬＣＫを介し
て負荷回路ＬＤに内部クロックが供給される。ここで、
ローカル・クロックは基本クロックＣＬＫよりわずかに
進んだ位相となっている。またローカル・クロック出力
端子ＬＣＫ上のローカル・クロックが選択手段ＳＥＬを
介して位相差電圧変換回路ＰＶＣに帰還されＰＬＬ回路
として動作する。
０の動作を示すタイムチャートである。以下、図２のタ
イムチャートおよび図１を参照しつつ第１の実施例のク
ロック回路１００の動作を説明する。動作モード制御信
号ＭＯＤＥがアクティブ（Ｈレベル）であると、制御手
段ＣＮＴによりクロック供給手段ＣＳの第２の入力端子
Ｉ２がＨレベルになる。この後クロック供給手段ＣＳが
活性化され、ローカル・クロック出力端子ＬＣＫを介し
て負荷回路ＬＤに内部クロックが供給される。ここで、
ローカル・クロックは基本クロックＣＬＫよりわずかに
進んだ位相となっている。またローカル・クロック出力
端子ＬＣＫ上のローカル・クロックが選択手段ＳＥＬを
介して位相差電圧変換回路ＰＶＣに帰還されＰＬＬ回路
として動作する。
【００１６】この時、ローカル・クロックは選択手段Ｓ
ＥＬによってわずかに遅延し、基本クロックＣＬＫの位
相とほぼ等しくなる。この結果、電源投入後ＰＬＬの引
込時間が経過するとクロック回路１００においてＰＬＬ
のロック・オン状態となって、ローカル・クロック出力
端子ＬＣＫ上にその負荷容量ＣＬの大小にかかわらず基
本クロックＣＬＫとの位相差の極めて小さいクロック信
号が得られる。なお、ＰＬＬの引込の過程についてはこ
の発明とは特に関係ないため図２では省略している。
ＥＬによってわずかに遅延し、基本クロックＣＬＫの位
相とほぼ等しくなる。この結果、電源投入後ＰＬＬの引
込時間が経過するとクロック回路１００においてＰＬＬ
のロック・オン状態となって、ローカル・クロック出力
端子ＬＣＫ上にその負荷容量ＣＬの大小にかかわらず基
本クロックＣＬＫとの位相差の極めて小さいクロック信
号が得られる。なお、ＰＬＬの引込の過程についてはこ
の発明とは特に関係ないため図２では省略している。
【００１７】次に、動作モード制御信号ＭＯＤＥがアク
ティブ（Ｈレベル）から待機（Ｌレベル）に変化する
と、制御手段ＣＮＴによりクロック供給手段ＣＳの第２
の入力端子Ｉ２がＬレベルにされる。すると、クロック
供給手段ＣＳが非活性化され、負荷回路ＬＤへの内部ク
ロックの供給が停止される。また、ダミークロック回路
ＤＣＳの出力即ちダミークロックが選択手段ＳＥＬを介
して位相差電圧変換回路ＰＶＣに帰還される。
ティブ（Ｈレベル）から待機（Ｌレベル）に変化する
と、制御手段ＣＮＴによりクロック供給手段ＣＳの第２
の入力端子Ｉ２がＬレベルにされる。すると、クロック
供給手段ＣＳが非活性化され、負荷回路ＬＤへの内部ク
ロックの供給が停止される。また、ダミークロック回路
ＤＣＳの出力即ちダミークロックが選択手段ＳＥＬを介
して位相差電圧変換回路ＰＶＣに帰還される。
【００１８】ここで、ダミークロックはローカル・クロ
ックと同じ位相になるようにダミークロック回路ＤＣＳ
が設計されている。また、ローカル・クロックと同様に
ダミークロックは選択手段ＳＥＬによってわずかに遅延
し、基本クロックＣＬＫの位相とほぼ等しくなる。よっ
て、図２に示すように帰還クロック線ＦＣＫへは同一位
相のクロックの供給が継続される。更に、ダミークロッ
ク回路ＤＣＳのダミー容量手段ＤＣＬの大きさとバッフ
ァ手段ＢＦＦの電流駆動能力とを先に述べたように設計
したので、ダミークロックとローカル・クロック出力端
子ＬＣＫ上のクロックとの位相差は小さくできる。従っ
て、位相差電圧変換回路ＰＶＣに帰還される信号がダミ
ークロック回路ＤＣＳの出力に切り替わっても、ＰＬＬ
のロック・オン状態が継続される。
ックと同じ位相になるようにダミークロック回路ＤＣＳ
が設計されている。また、ローカル・クロックと同様に
ダミークロックは選択手段ＳＥＬによってわずかに遅延
し、基本クロックＣＬＫの位相とほぼ等しくなる。よっ
て、図２に示すように帰還クロック線ＦＣＫへは同一位
相のクロックの供給が継続される。更に、ダミークロッ
ク回路ＤＣＳのダミー容量手段ＤＣＬの大きさとバッフ
ァ手段ＢＦＦの電流駆動能力とを先に述べたように設計
したので、ダミークロックとローカル・クロック出力端
子ＬＣＫ上のクロックとの位相差は小さくできる。従っ
て、位相差電圧変換回路ＰＶＣに帰還される信号がダミ
ークロック回路ＤＣＳの出力に切り替わっても、ＰＬＬ
のロック・オン状態が継続される。
【００１９】この後、動作モード制御信号ＭＯＤＥが待
機（Ｌレベル）からアクティブ（Ｈレベル）に復旧する
と、クロック供給手段ＣＳによる内部クロックの供給が
再開され、この内部クロックが帰還されるようになる。
この時も、ＰＬＬのロック・オン状態は同様に継続され
る。
機（Ｌレベル）からアクティブ（Ｈレベル）に復旧する
と、クロック供給手段ＣＳによる内部クロックの供給が
再開され、この内部クロックが帰還されるようになる。
この時も、ＰＬＬのロック・オン状態は同様に継続され
る。
【００２０】以上説明した第１の実施例においては、次
に述べる効果がある。動作モード制御信号ＭＯＤＥがア
クティブと待機との間で切り替わっても、ＰＬＬのロッ
ク・オン状態が継続される。その結果、電源投入直後に
おいてのみ待ち時間を必要とするだけで、一度ＰＬＬが
ロック・オンすると、待機状態からアクティブ状態に復
旧する場合でも該ＰＬＬ回路の引込時間による待ち時間
を必要としない。従って、クロック回路を含むシステム
の高速な動作が可能となる。
に述べる効果がある。動作モード制御信号ＭＯＤＥがア
クティブと待機との間で切り替わっても、ＰＬＬのロッ
ク・オン状態が継続される。その結果、電源投入直後に
おいてのみ待ち時間を必要とするだけで、一度ＰＬＬが
ロック・オンすると、待機状態からアクティブ状態に復
旧する場合でも該ＰＬＬ回路の引込時間による待ち時間
を必要としない。従って、クロック回路を含むシステム
の高速な動作が可能となる。
【００２１】一方、待機時には、大きな容量ＣＬを有す
る負荷回路ＬＤへの内部クロックの供給が停止され、ダ
ミークロック回路ＤＣＳのみが動作している。ダミーク
ロック回路ＤＣＳのダミー容量手段ＤＣＬは、上記のご
とく負荷回路ＬＤの等価容量ＣＬに対して小さく設計さ
れている。従って、待機時の消費電力を極めて小さくで
きる。
る負荷回路ＬＤへの内部クロックの供給が停止され、ダ
ミークロック回路ＤＣＳのみが動作している。ダミーク
ロック回路ＤＣＳのダミー容量手段ＤＣＬは、上記のご
とく負荷回路ＬＤの等価容量ＣＬに対して小さく設計さ
れている。従って、待機時の消費電力を極めて小さくで
きる。
【００２２】このように第１の実施例では、待機状態と
アクティブ状態との間での速やかな切り替えと、待機時
の低消費電力化とが共に達成され、かつクロック・スキ
ュウの低減の可能クロックな回路が得られる。
アクティブ状態との間での速やかな切り替えと、待機時
の低消費電力化とが共に達成され、かつクロック・スキ
ュウの低減の可能クロックな回路が得られる。
【００２３】図３は、第１の実施例におけるクロック回
路１００の制御手段ＣＮＴの一実施例の回路図である。
制御手段ＣＮＴは、基本クロックＣＬＫが入力される遅
延手段ＤＬと、Ｄ型フリップ・フロップＦＦとから構成
される同期化手段ＳＹＮ１を有する。遅延手段ＤＬの入
力には基本クロックＣＬＫが入力され、その出力はノー
ドＰに接続される。ノードＰはＤ型フリップ・フロップ
ＦＦのクロック入力端子Ｃに接続される。Ｄ型フリップ
・フロップＦＦのデータ入力端子Ｄには動作モード制御
信号ＭＯＤＥが入力される。また、同期化手段ＳＹＮ１
の出力（ノードＱ）が適宜ゲート手段等を介して該制御
手段ＣＮＴの出力端子（ノードＲ）に接続される。
路１００の制御手段ＣＮＴの一実施例の回路図である。
制御手段ＣＮＴは、基本クロックＣＬＫが入力される遅
延手段ＤＬと、Ｄ型フリップ・フロップＦＦとから構成
される同期化手段ＳＹＮ１を有する。遅延手段ＤＬの入
力には基本クロックＣＬＫが入力され、その出力はノー
ドＰに接続される。ノードＰはＤ型フリップ・フロップ
ＦＦのクロック入力端子Ｃに接続される。Ｄ型フリップ
・フロップＦＦのデータ入力端子Ｄには動作モード制御
信号ＭＯＤＥが入力される。また、同期化手段ＳＹＮ１
の出力（ノードＱ）が適宜ゲート手段等を介して該制御
手段ＣＮＴの出力端子（ノードＲ）に接続される。
【００２４】図４は、上述の制御手段ＣＮＴの動作を示
すタイムチャートである。図４からわかるように、ノー
ドＰにおいて基本クロックから所定の時間遅延したクロ
ック信号が得られる。ここで、動作モード制御信号ＭＯ
ＤＥが変化すると、その変化はノードＰの信号の立ち上
がりエッジでＤ型フリップ・フロップＦＦに取り込ま
れ、制御手段ＣＮＴの出力端子のレベルが変化する。こ
の結果、制御手段ＣＮＴによるクロック回路のノードＲ
の制御は、基本クロックＣＬＫの各エッジから所定の時
間遅延した時点でなされる。従って、動作モード制御信
号ＭＯＤＥの切り替えの際の、上記選択手段ＳＥＬの切
り替えのタイミングと帰還クロック線ＦＣＫ上のクロッ
クエッジとの衝突が防止される。こうして、誤動作のな
い安定なクロック回路が得られる。
すタイムチャートである。図４からわかるように、ノー
ドＰにおいて基本クロックから所定の時間遅延したクロ
ック信号が得られる。ここで、動作モード制御信号ＭＯ
ＤＥが変化すると、その変化はノードＰの信号の立ち上
がりエッジでＤ型フリップ・フロップＦＦに取り込ま
れ、制御手段ＣＮＴの出力端子のレベルが変化する。こ
の結果、制御手段ＣＮＴによるクロック回路のノードＲ
の制御は、基本クロックＣＬＫの各エッジから所定の時
間遅延した時点でなされる。従って、動作モード制御信
号ＭＯＤＥの切り替えの際の、上記選択手段ＳＥＬの切
り替えのタイミングと帰還クロック線ＦＣＫ上のクロッ
クエッジとの衝突が防止される。こうして、誤動作のな
い安定なクロック回路が得られる。
【００２５】図５はこの発明の第２の実施例であるクロ
ック回路５００の回路図である。第２の実施例のクロッ
ク回路５００はブロック・アドレスにより選択される複
数のブロックＢＫ１，ＢＫ２，…ＢＫｎにクロック信号
を供給する。クロック回路５００は、第１の実施例のク
ロック回路１００と同様に基本クロックＣＬＫと帰還ク
ロックＦＣＫが各々入力される位相差電圧換回路ＰＶＣ
と、この位相差電圧変換回路ＰＶＣの出力電圧により制
御される電圧制御発振回路ＶＣＯとを有している。電圧
制御発振回路ＶＣＯの出力端子Ｏは共通クロック線ＣＣ
Ｋに接続されている
ック回路５００の回路図である。第２の実施例のクロッ
ク回路５００はブロック・アドレスにより選択される複
数のブロックＢＫ１，ＢＫ２，…ＢＫｎにクロック信号
を供給する。クロック回路５００は、第１の実施例のク
ロック回路１００と同様に基本クロックＣＬＫと帰還ク
ロックＦＣＫが各々入力される位相差電圧換回路ＰＶＣ
と、この位相差電圧変換回路ＰＶＣの出力電圧により制
御される電圧制御発振回路ＶＣＯとを有している。電圧
制御発振回路ＶＣＯの出力端子Ｏは共通クロック線ＣＣ
Ｋに接続されている
【００２６】さらにクロック回路５００はブロック・ア
ドレスＢＡが入力されるデコード手段ＤＥＣと、このデ
コード手段ＤＥＣの出力端子に接続される複数のブロッ
ク選択線Ｂ１，Ｂ２，…Ｂｎと、各ブロックごとに設け
られ上記複数のブロック選択線により制御されるブロッ
ク・クロック供給手段ＢＣＳ１，ＢＣＳ２，…ＢＣＳｎ
及びスイッチ手段ＳＷ１，ＳＷ２，…ＳＷｎとを有して
いる。共通クロック線ＣＣＫと所定のブロック選択線Ｂ
１，Ｂ２，…Ｂｎとが各ブロック・クロック供給手段Ｂ
ＣＳ１，ＢＣＳ２，…ＢＣＳｎの第一及び第二の入力端
子Ｉ１，Ｉ２に接続される。ブロック・クロック供給手
段の出力端子Ｏは各ブロックＢＫ１，ＢＫ２，…ＢＫｎ
にクロックを供給するブロック・クロック出力端子ＢＣ
Ｋ１，ＢＣＫ２，…ＢＣＫｎと各スイッチ手段ＳＷ１，
ＳＷ２，…ＳＷｎの第一の端子１とに各々接続されてい
る。各スイッチ手段ＳＷ１，ＳＷ２，…ＳＷｎの制御端
子ｇはそれぞれブロック選択線Ｂ１，Ｂ２，…Ｂｎに接
続され、各第二の端子２が帰還クロック線ＦＣＫに共通
に接続されている。帰還クロック線ＦＣＫが位相差電圧
変換回路ＰＶＣの帰還クロックを入力する第二のクロッ
ク入力端子ＣＫ２に接続されている。
ドレスＢＡが入力されるデコード手段ＤＥＣと、このデ
コード手段ＤＥＣの出力端子に接続される複数のブロッ
ク選択線Ｂ１，Ｂ２，…Ｂｎと、各ブロックごとに設け
られ上記複数のブロック選択線により制御されるブロッ
ク・クロック供給手段ＢＣＳ１，ＢＣＳ２，…ＢＣＳｎ
及びスイッチ手段ＳＷ１，ＳＷ２，…ＳＷｎとを有して
いる。共通クロック線ＣＣＫと所定のブロック選択線Ｂ
１，Ｂ２，…Ｂｎとが各ブロック・クロック供給手段Ｂ
ＣＳ１，ＢＣＳ２，…ＢＣＳｎの第一及び第二の入力端
子Ｉ１，Ｉ２に接続される。ブロック・クロック供給手
段の出力端子Ｏは各ブロックＢＫ１，ＢＫ２，…ＢＫｎ
にクロックを供給するブロック・クロック出力端子ＢＣ
Ｋ１，ＢＣＫ２，…ＢＣＫｎと各スイッチ手段ＳＷ１，
ＳＷ２，…ＳＷｎの第一の端子１とに各々接続されてい
る。各スイッチ手段ＳＷ１，ＳＷ２，…ＳＷｎの制御端
子ｇはそれぞれブロック選択線Ｂ１，Ｂ２，…Ｂｎに接
続され、各第二の端子２が帰還クロック線ＦＣＫに共通
に接続されている。帰還クロック線ＦＣＫが位相差電圧
変換回路ＰＶＣの帰還クロックを入力する第二のクロッ
ク入力端子ＣＫ２に接続されている。
【００２７】各ブロック・クロック供給手段ＢＣＳ１，
ＢＣＳ２，…ＢＣＳｎは、第１の実施例のクロック供給
手段ＣＳと同じ回路構成である。また、ブロック・クロ
ック出力端子ＢＣＫ１，ＢＣＫ２，…ＢＣＫｎには、対
応するブロックＢＫ１，ＢＫ２，…ＢＫｎに接続され
る。対応するブロックＢＫ１，ＢＫ２，…ＢＫｎの容量
はブロックの等価負荷容量ＣＬ１，ＣＬ２，…ＣＬｎと
して表している。この等価負荷容量ＣＬ１，ＣＬ２，…
ＣＬｎの各々は、ｎ個のブロックに分割された集積回路
においては、この集積回路におけるクロックの総負荷容
量ＣＬの１／ｎとなり、分割しないものに対して著しく
小さくできる。なお、各スイッチ手段ＳＷ１，ＳＷ２，
…ＳＷｎはその制御端子gがＨレベルであるときブロッ
ク・クロック線ＢＣＫ１，ＢＣＫ２，…ＢＣＫｎと帰還
クロック線ＦＣＫとを接続し、Ｌレベルであるとき切り
離すように構成され、各制御端子gに所定のブロック選
択線が接続されている。
ＢＣＳ２，…ＢＣＳｎは、第１の実施例のクロック供給
手段ＣＳと同じ回路構成である。また、ブロック・クロ
ック出力端子ＢＣＫ１，ＢＣＫ２，…ＢＣＫｎには、対
応するブロックＢＫ１，ＢＫ２，…ＢＫｎに接続され
る。対応するブロックＢＫ１，ＢＫ２，…ＢＫｎの容量
はブロックの等価負荷容量ＣＬ１，ＣＬ２，…ＣＬｎと
して表している。この等価負荷容量ＣＬ１，ＣＬ２，…
ＣＬｎの各々は、ｎ個のブロックに分割された集積回路
においては、この集積回路におけるクロックの総負荷容
量ＣＬの１／ｎとなり、分割しないものに対して著しく
小さくできる。なお、各スイッチ手段ＳＷ１，ＳＷ２，
…ＳＷｎはその制御端子gがＨレベルであるときブロッ
ク・クロック線ＢＣＫ１，ＢＣＫ２，…ＢＣＫｎと帰還
クロック線ＦＣＫとを接続し、Ｌレベルであるとき切り
離すように構成され、各制御端子gに所定のブロック選
択線が接続されている。
【００２８】次に第２の実施例のクロック回路の動作に
ついて説明する。図６は、第２の実施例のクロック回路
の動作を示すタイムチャートである。第２の実施例にお
いては、回路は常にアクティブ状態にあり、共通クロッ
ク線ＣＣＫには、定常的にクロックが供給されている。
いま、ブロック・アドレス”ｉ”が入力され、ブロック
選択線Ｂｉが活性化されている（Ｈレベルになってい
る）とする。すると、ブロック・クロック供給手段ＢＣ
Ｓｉのみが活性化され、ブロック・クロック線ＢＣＫｉ
を介してブロックＢＬＫｉにブロック・クロックが供給
される。また、このブロック・クロックがスイッチ手段
ＳＷｉを介して位相差電圧変換回路ＰＶＣに帰還されＰ
ＬＬが形成される。よって、電源投入後に所定の時間が
経過した後はＰＬＬがロック・オン状態となっており、
ブロック・クロック線ＢＣＫｉ上にその負荷容量ＣＬｉ
の大小にかかわらず基本クロックＣＬＫとの位相差の極
めて小さいクロック信号が得られる。また、この期間、
他のブロックへのクロックの供給は停止している。
ついて説明する。図６は、第２の実施例のクロック回路
の動作を示すタイムチャートである。第２の実施例にお
いては、回路は常にアクティブ状態にあり、共通クロッ
ク線ＣＣＫには、定常的にクロックが供給されている。
いま、ブロック・アドレス”ｉ”が入力され、ブロック
選択線Ｂｉが活性化されている（Ｈレベルになってい
る）とする。すると、ブロック・クロック供給手段ＢＣ
Ｓｉのみが活性化され、ブロック・クロック線ＢＣＫｉ
を介してブロックＢＬＫｉにブロック・クロックが供給
される。また、このブロック・クロックがスイッチ手段
ＳＷｉを介して位相差電圧変換回路ＰＶＣに帰還されＰ
ＬＬが形成される。よって、電源投入後に所定の時間が
経過した後はＰＬＬがロック・オン状態となっており、
ブロック・クロック線ＢＣＫｉ上にその負荷容量ＣＬｉ
の大小にかかわらず基本クロックＣＬＫとの位相差の極
めて小さいクロック信号が得られる。また、この期間、
他のブロックへのクロックの供給は停止している。
【００２９】ここで、図６に示すようにブロック・アド
レスが”ｉ”から”ｊ”に変化すると、ブロック選択線
Ｂｉが非活性化されブロック選択線Ｂｊが活性化され
る。この結果、ブロック・クロック供給手段ＢＣＳｉに
よるブロックＢＬＫｉへのクロックの供給が停止され、
ブロック・クロック供給手段ＢＣＳｊによるブロックＢ
ＬＫｊへのブロック・クロックの供給が開始される。こ
のブロック・クロックがスイッチ手段ＳＷｊを介して位
相差電圧変換回路ＰＶＣに帰還されＰＬＬのロック・オ
ン状態が継続される。よって、ブロックＢＬＫｊに対し
ても基本クロックＣＬＫとの位相差の極めて小さいクロ
ックが供給される。また、この期間、ブロックＢＬＫｊ
以外のブロックへのクロックの供給は停止される。
レスが”ｉ”から”ｊ”に変化すると、ブロック選択線
Ｂｉが非活性化されブロック選択線Ｂｊが活性化され
る。この結果、ブロック・クロック供給手段ＢＣＳｉに
よるブロックＢＬＫｉへのクロックの供給が停止され、
ブロック・クロック供給手段ＢＣＳｊによるブロックＢ
ＬＫｊへのブロック・クロックの供給が開始される。こ
のブロック・クロックがスイッチ手段ＳＷｊを介して位
相差電圧変換回路ＰＶＣに帰還されＰＬＬのロック・オ
ン状態が継続される。よって、ブロックＢＬＫｊに対し
ても基本クロックＣＬＫとの位相差の極めて小さいクロ
ックが供給される。また、この期間、ブロックＢＬＫｊ
以外のブロックへのクロックの供給は停止される。
【００３０】第２の実施例においては、以下に述べる効
果がある。まず、いずれのブロックＢＬＫｉにもその負
荷容量ＣＬｉの大小にかかわらず基本クロックＣＬＫと
の位相差の極めて小さいクロックが供給できる。また、
電源投入後に所定の時間が経過した後は、常にＰＬＬが
ロック・オン状態となっており、引込時間による無用な
待ち時間が生じない。一方、選択されたブロックにしか
クロックが供給されないので、クロック供給にために
は、一ブロックの等価負荷容量ＣＬｉを駆動する分の電
力しか必要としない。上記したように、このブロックの
等価負荷容量ＣＬ１，ＣＬ２，…ＣＬｎの各々は、分割
しない従来のものに対して著しく小さくできる。従っ
て、アクティブ時の消費電力が小さく、かつクロック・
スキュウの低減の可能なクロック回路が得られる。
果がある。まず、いずれのブロックＢＬＫｉにもその負
荷容量ＣＬｉの大小にかかわらず基本クロックＣＬＫと
の位相差の極めて小さいクロックが供給できる。また、
電源投入後に所定の時間が経過した後は、常にＰＬＬが
ロック・オン状態となっており、引込時間による無用な
待ち時間が生じない。一方、選択されたブロックにしか
クロックが供給されないので、クロック供給にために
は、一ブロックの等価負荷容量ＣＬｉを駆動する分の電
力しか必要としない。上記したように、このブロックの
等価負荷容量ＣＬ１，ＣＬ２，…ＣＬｎの各々は、分割
しない従来のものに対して著しく小さくできる。従っ
て、アクティブ時の消費電力が小さく、かつクロック・
スキュウの低減の可能なクロック回路が得られる。
【００３１】図７は第２の実施例のクロック回路におけ
るデコード手段ＤＥＣの一実施例の回路図である。以
下、このデコード手段ＤＥＣのについて説明する。デコ
ード手段ＤＥＣは、基本クロックＣＬＫが入力される遅
延手段ＤＬと、複数のＤ型フリップ・フロップＦＦ１，
ＦＦ２，…ＦＦｍとから構成される同期化手段ＳＹＮ２
を有する。この同期化手段ＳＹＮ２では、遅延手段ＤＬ
の出力がノードＰに接続され、ノードＰが各Ｄ型フリッ
プ・フロップＦＦ１，ＦＦ２，…ＦＦｍのクロック入力
端子Ｃに共通に接続され、Ｄ型フリップ・フロップＦＦ
１，ＦＦ２，…ＦＦｍのデータ入力端子Ｄにブロック・
アドレスの所定のビットが入力されている。また、同期
化手段ＳＹＮ２の各出力（ノードＱ１，Ｑ２，…Ｑｍ）
がデコード・ゲートＤＧ１，ＤＧ２，…ＤＧｎを介しブ
ロック選択線ＢＳＬに接続される。
るデコード手段ＤＥＣの一実施例の回路図である。以
下、このデコード手段ＤＥＣのについて説明する。デコ
ード手段ＤＥＣは、基本クロックＣＬＫが入力される遅
延手段ＤＬと、複数のＤ型フリップ・フロップＦＦ１，
ＦＦ２，…ＦＦｍとから構成される同期化手段ＳＹＮ２
を有する。この同期化手段ＳＹＮ２では、遅延手段ＤＬ
の出力がノードＰに接続され、ノードＰが各Ｄ型フリッ
プ・フロップＦＦ１，ＦＦ２，…ＦＦｍのクロック入力
端子Ｃに共通に接続され、Ｄ型フリップ・フロップＦＦ
１，ＦＦ２，…ＦＦｍのデータ入力端子Ｄにブロック・
アドレスの所定のビットが入力されている。また、同期
化手段ＳＹＮ２の各出力（ノードＱ１，Ｑ２，…Ｑｍ）
がデコード・ゲートＤＧ１，ＤＧ２，…ＤＧｎを介しブ
ロック選択線ＢＳＬに接続される。
【００３２】第２の実施例のデコード手段ＤＥＣは、以
下のように動作する。ノードＰにおいて基本クロックＣ
ＬＫから所定の時間遅延したクロック信号が得られる。
ここで、ブロック・アドレスＢＡが変化すると、その変
化はノードＰの信号の立ち上がりエッジでＤ型フリップ
・フロップＦＦ１，ＦＦ２，…ＦＦｍに取り込まれ、同
期化手段ＳＹＮ２の各出力ノードＱ１，Ｑ２，…Ｑｍが
変化する。この結果、ブロック選択線ＢＳＬは、基本ク
ロックＣＬＫの各エッジから所定の時間遅延した時点で
変化する。従って、ブロック・アドレスＢＡ切り替えの
際の、上記のブロック選択線ＢＳＬの切り替えのタイミ
ングと帰還クロック線ＦＣＫ上のクロックエッジとの衝
突が防止される。こうして、誤動作のない安定なクロッ
ク回路が得られる。
下のように動作する。ノードＰにおいて基本クロックＣ
ＬＫから所定の時間遅延したクロック信号が得られる。
ここで、ブロック・アドレスＢＡが変化すると、その変
化はノードＰの信号の立ち上がりエッジでＤ型フリップ
・フロップＦＦ１，ＦＦ２，…ＦＦｍに取り込まれ、同
期化手段ＳＹＮ２の各出力ノードＱ１，Ｑ２，…Ｑｍが
変化する。この結果、ブロック選択線ＢＳＬは、基本ク
ロックＣＬＫの各エッジから所定の時間遅延した時点で
変化する。従って、ブロック・アドレスＢＡ切り替えの
際の、上記のブロック選択線ＢＳＬの切り替えのタイミ
ングと帰還クロック線ＦＣＫ上のクロックエッジとの衝
突が防止される。こうして、誤動作のない安定なクロッ
ク回路が得られる。
【００３３】図８はこの発明の第３の実施例のクロック
回路８００の回路図である。第３の実施例のクロック回
路８００では、第２の実施例のクロック回路５００に、
ダミークロック回路ＤＣＳと選択手段ＳＥＬとを新たに
付加した構成とした。以下この発明の第３の実施例のク
ロック回路の説明を第２の実施例のクロック回路との相
違点を中心に説明する。
回路８００の回路図である。第３の実施例のクロック回
路８００では、第２の実施例のクロック回路５００に、
ダミークロック回路ＤＣＳと選択手段ＳＥＬとを新たに
付加した構成とした。以下この発明の第３の実施例のク
ロック回路の説明を第２の実施例のクロック回路との相
違点を中心に説明する。
【００３４】第３の実施例のクロック回路のダミークロ
ック回路ＤＣＳと選択手段ＳＥＬは、それぞれ第１の実
施例と同様に構成されている。ただし、このダミークロ
ック回路ＤＣＳのダミー容量手段ＤＣＬの容量と各ブロ
ックの等価容量ＣＬ１，ＣＬ２，…ＣＬｎの容量との大
きさの比は、バッファ手段ＢＦＦとクロック供給手段Ｃ
Ｓとの電流駆動能力の比とほぼ等しくなるように設計さ
れている。各スイッチ手段ＳＷ１，ＳＷ２，…ＳＷｎの
第二の端子２は共通出力線ＣＭＳＷを介して選択手段Ｓ
ＥＬの第一の入力端子１に共通に接続されている。ダミ
ークロック回路ＤＣＳの入力端子は上記共通クロック線
ＣＣＫに接続され、ダミークロック回路ＤＣＳの出力端
子は選択手段ＳＥＬの第二の入力端子２に接続されてい
る。選択手段ＳＥＬの出力端子Ｏは帰還クロック線ＦＣ
Ｋに接続され、この帰還クロック線ＦＣＫが位相差電圧
変換回路ＰＶＣの帰還クロックを入力する第二のクロッ
ク入力端子ＣＫ２に接続されている。
ック回路ＤＣＳと選択手段ＳＥＬは、それぞれ第１の実
施例と同様に構成されている。ただし、このダミークロ
ック回路ＤＣＳのダミー容量手段ＤＣＬの容量と各ブロ
ックの等価容量ＣＬ１，ＣＬ２，…ＣＬｎの容量との大
きさの比は、バッファ手段ＢＦＦとクロック供給手段Ｃ
Ｓとの電流駆動能力の比とほぼ等しくなるように設計さ
れている。各スイッチ手段ＳＷ１，ＳＷ２，…ＳＷｎの
第二の端子２は共通出力線ＣＭＳＷを介して選択手段Ｓ
ＥＬの第一の入力端子１に共通に接続されている。ダミ
ークロック回路ＤＣＳの入力端子は上記共通クロック線
ＣＣＫに接続され、ダミークロック回路ＤＣＳの出力端
子は選択手段ＳＥＬの第二の入力端子２に接続されてい
る。選択手段ＳＥＬの出力端子Ｏは帰還クロック線ＦＣ
Ｋに接続され、この帰還クロック線ＦＣＫが位相差電圧
変換回路ＰＶＣの帰還クロックを入力する第二のクロッ
ク入力端子ＣＫ２に接続されている。
【００３５】第３の実施例のクロック回路８００では図
５のデコード手段ＤＥＣに替えて、制御端子Ｅのレベル
に基づき全てのブロック選択線を非活性化するイネーブ
ル／ディスエーブル手段Ｅ／ＤＭを含むデコード手段Ｄ
ＥＣＥが設けられている。デコード手段ＤＥＣＥの制御
端子Ｅと選択手段ＳＥＬの制御端子ｇとは共通にノード
Ｒに接続され、このノードＲを制御する制御手段ＣＮＴ
が第３の実施例のクロック回路に設けられている。第３
の実施例のクロック回路８００のデコード手段ＤＥＣＥ
は、例えば図７におけるデコード・ゲートＤＧ１，ＤＧ
２，…ＤＧｎの入力数を一つ増設し、増設された各入力
端子がデコード手段ＤＥＣＥの制御端子Ｅに共通に接続
されて構成される。なお、第３の実施例のクロック回路
８００において第１もしくは第２の実施例のクロック回
路１００または５００と同一のものについては同一の符
号を付けている。
５のデコード手段ＤＥＣに替えて、制御端子Ｅのレベル
に基づき全てのブロック選択線を非活性化するイネーブ
ル／ディスエーブル手段Ｅ／ＤＭを含むデコード手段Ｄ
ＥＣＥが設けられている。デコード手段ＤＥＣＥの制御
端子Ｅと選択手段ＳＥＬの制御端子ｇとは共通にノード
Ｒに接続され、このノードＲを制御する制御手段ＣＮＴ
が第３の実施例のクロック回路に設けられている。第３
の実施例のクロック回路８００のデコード手段ＤＥＣＥ
は、例えば図７におけるデコード・ゲートＤＧ１，ＤＧ
２，…ＤＧｎの入力数を一つ増設し、増設された各入力
端子がデコード手段ＤＥＣＥの制御端子Ｅに共通に接続
されて構成される。なお、第３の実施例のクロック回路
８００において第１もしくは第２の実施例のクロック回
路１００または５００と同一のものについては同一の符
号を付けている。
【００３６】次に第３の実施例のクロック回路の動作に
ついて説明する。なお、第３の実施例のクロック回路の
タイムチャートは第２の実施例とほぼ同じであるため省
略してある。まず、動作モード制御信号ＭＯＤＥがアク
ティブのときについて説明する。この場合、第２の実施
例と同様に、ブロック・アドレスＢＡによって選択され
たブロックＢＬＫｉにブロック・クロック出力端子ＢＣ
Ｋｉを介してブロック・クロックが供給される。このブ
ロック・クロックがスイッチ手段ＳＷｉと選択手段ＳＥ
Ｌとを介して位相差電圧変換回路ＰＶＣに帰還されＰＬ
Ｌが形成され、このＰＬＬがロック・オン状態となる。
よって、基本クロックＣＬＫとの位相差の極めて小さい
ブロック・クロックが得られる。また、ブロック・アド
レスが変化してもＰＬＬのロック・オン状態が継続され
る。
ついて説明する。なお、第３の実施例のクロック回路の
タイムチャートは第２の実施例とほぼ同じであるため省
略してある。まず、動作モード制御信号ＭＯＤＥがアク
ティブのときについて説明する。この場合、第２の実施
例と同様に、ブロック・アドレスＢＡによって選択され
たブロックＢＬＫｉにブロック・クロック出力端子ＢＣ
Ｋｉを介してブロック・クロックが供給される。このブ
ロック・クロックがスイッチ手段ＳＷｉと選択手段ＳＥ
Ｌとを介して位相差電圧変換回路ＰＶＣに帰還されＰＬ
Ｌが形成され、このＰＬＬがロック・オン状態となる。
よって、基本クロックＣＬＫとの位相差の極めて小さい
ブロック・クロックが得られる。また、ブロック・アド
レスが変化してもＰＬＬのロック・オン状態が継続され
る。
【００３７】次に、動作モード制御信号ＭＯＤＥがアク
ティブから待機に変化すると、デコード手段ＤＥＣＥの
イネーブル／ディスエーブル手段Ｅ／ＤＭによって全て
のブロック選択線ＢＳＬが非活性化され、ブロック・ク
ロックの供給が停止される。一方ダミークロック回路Ｄ
ＣＳの出力が選択手段ＳＥＬを介して位相差電圧変換回
路ＰＶＣに帰還され、ＰＬＬのロック・オン状態が継続
される。この後動作モード制御信号ＭＯＤＥが待機から
アクティブに復旧すると、ブロック・クロックの供給と
帰還とが再開され、ＰＬＬのロック・オン状態は継続さ
れる。
ティブから待機に変化すると、デコード手段ＤＥＣＥの
イネーブル／ディスエーブル手段Ｅ／ＤＭによって全て
のブロック選択線ＢＳＬが非活性化され、ブロック・ク
ロックの供給が停止される。一方ダミークロック回路Ｄ
ＣＳの出力が選択手段ＳＥＬを介して位相差電圧変換回
路ＰＶＣに帰還され、ＰＬＬのロック・オン状態が継続
される。この後動作モード制御信号ＭＯＤＥが待機から
アクティブに復旧すると、ブロック・クロックの供給と
帰還とが再開され、ＰＬＬのロック・オン状態は継続さ
れる。
【００３８】このように第３の実施例のクロック回路８
００は、動作モード制御信号ＭＯＤＥがアクティブ時に
おいては第２の実施例のクロック回路５００と同様な動
作をし、また動作モード制御信号ＭＯＤＥが動作モード
のアクティブと待機の間での切り替わり期間については
第１の実施例のクロック回路１００と同様に動作する。
従って、第３の実施例のクロック回路８００は動作モー
ド制御信号ＭＯＤＥがアクティブ時において低消費電力
でかつクロック・スキュウの低減が可能になる。また、
第３の実施例のクロック回路８００は動作モード制御信
号ＭＯＤＥが待機状態とアクティブ状態との間での速や
かな切り替えと、動作モード制御信号ＭＯＤＥが待機時
の低消費電力化とが共に達成することができる。
００は、動作モード制御信号ＭＯＤＥがアクティブ時に
おいては第２の実施例のクロック回路５００と同様な動
作をし、また動作モード制御信号ＭＯＤＥが動作モード
のアクティブと待機の間での切り替わり期間については
第１の実施例のクロック回路１００と同様に動作する。
従って、第３の実施例のクロック回路８００は動作モー
ド制御信号ＭＯＤＥがアクティブ時において低消費電力
でかつクロック・スキュウの低減が可能になる。また、
第３の実施例のクロック回路８００は動作モード制御信
号ＭＯＤＥが待機状態とアクティブ状態との間での速や
かな切り替えと、動作モード制御信号ＭＯＤＥが待機時
の低消費電力化とが共に達成することができる。
【００３９】また、第１の実施例のクロック回路１００
においては、待機時の消費電力の低減のために、ダミー
クロック回路ＤＣＳのダミー容量手段ＤＣＬの容量とバ
ッファ手段ＢＦＦの電流駆動能力とを共に小さく設計す
る必要がある。バッファ手段ＢＦＦの電流駆動能力は、
それを構成するＭＯＳトランジスタのゲート長とゲート
幅で決まる。これらのトランジスタのゲート長について
は、ブロック・クロックとダミークロックとの位相誤差
を小さくするために、各ブロック・クロック供給手段Ｂ
ＣＳ１，ＢＣＳ２，…ＢＣＳｎを構成するＭＯＳトラン
ジスタのゲート長と同一にすることが望ましい。一方ゲ
ート幅については、製造バラツキの影響を低減するため
には無制限に小さくできない。このようにバッファ手段
ＢＦＦの電流駆動能力を小さくすることには限界があ
り、動作モード制御信号ＭＯＤＥが待機時の低消費電力
化が制限される。一方、第３の実施例のクロック回路８
００においては、各ブロック・クロック供給手段ＢＣＳ
１，ＢＣＳ２，…ＢＳＣｎが駆動する負荷容量ＣＬ１，
ＣＬ２，…ＣＬｎの各々は、集積回路をブロックに分割
しない場合の負荷容量に対して著しく小さい。またダミ
ークロック回路ＤＣＳのダミー容量手段ＤＣＬの容量と
各ブロックの等価容量ＣＬ１，ＣＬ２，…ＣＬｎとの大
きさの比と、バッファ手段ＢＦＦとクロック供給手段Ｃ
Ｓの電流駆動能力の比とがほぼ等しいように設計される
ので、バッファ手段ＢＦＦの電流駆動能力を小さくしな
くても動作モード制御信号ＭＯＤＥが待機時の消費電力
の低減ができる。
においては、待機時の消費電力の低減のために、ダミー
クロック回路ＤＣＳのダミー容量手段ＤＣＬの容量とバ
ッファ手段ＢＦＦの電流駆動能力とを共に小さく設計す
る必要がある。バッファ手段ＢＦＦの電流駆動能力は、
それを構成するＭＯＳトランジスタのゲート長とゲート
幅で決まる。これらのトランジスタのゲート長について
は、ブロック・クロックとダミークロックとの位相誤差
を小さくするために、各ブロック・クロック供給手段Ｂ
ＣＳ１，ＢＣＳ２，…ＢＣＳｎを構成するＭＯＳトラン
ジスタのゲート長と同一にすることが望ましい。一方ゲ
ート幅については、製造バラツキの影響を低減するため
には無制限に小さくできない。このようにバッファ手段
ＢＦＦの電流駆動能力を小さくすることには限界があ
り、動作モード制御信号ＭＯＤＥが待機時の低消費電力
化が制限される。一方、第３の実施例のクロック回路８
００においては、各ブロック・クロック供給手段ＢＣＳ
１，ＢＣＳ２，…ＢＳＣｎが駆動する負荷容量ＣＬ１，
ＣＬ２，…ＣＬｎの各々は、集積回路をブロックに分割
しない場合の負荷容量に対して著しく小さい。またダミ
ークロック回路ＤＣＳのダミー容量手段ＤＣＬの容量と
各ブロックの等価容量ＣＬ１，ＣＬ２，…ＣＬｎとの大
きさの比と、バッファ手段ＢＦＦとクロック供給手段Ｃ
Ｓの電流駆動能力の比とがほぼ等しいように設計される
ので、バッファ手段ＢＦＦの電流駆動能力を小さくしな
くても動作モード制御信号ＭＯＤＥが待機時の消費電力
の低減ができる。
【００４０】このように、第３の実施例のクロック回路
８００では、ダミークロック回路ＤＣＳのダミー容量手
段ＤＣＬを小さくでき、動作モード制御信号ＭＯＤＥが
待機時において、さらに低消費電力化が図れる。また、
第３の実施例のクロック回路８００では、各スイッチ手
段ＳＷ１，ＳＷ２，…ＳＷｎの第一の端子１に共通に接
続される共通出力線ＣＭＳＷの寄生容量と帰還クロック
線ＦＣＫの寄生容量とが選択手段ＳＥＬによって分離さ
れると共に、帰還クロック線ＦＣＫが選択手段ＳＥによ
って駆動されるように構成されている。このため共通出
力線ＣＭＳＷと帰還クロック線ＦＣＫ上に急峻な波形が
容易に得られる。従って、クロック回路の寸法が大きい
場合の高速化のためのレイアウト設計が容易になる。
８００では、ダミークロック回路ＤＣＳのダミー容量手
段ＤＣＬを小さくでき、動作モード制御信号ＭＯＤＥが
待機時において、さらに低消費電力化が図れる。また、
第３の実施例のクロック回路８００では、各スイッチ手
段ＳＷ１，ＳＷ２，…ＳＷｎの第一の端子１に共通に接
続される共通出力線ＣＭＳＷの寄生容量と帰還クロック
線ＦＣＫの寄生容量とが選択手段ＳＥＬによって分離さ
れると共に、帰還クロック線ＦＣＫが選択手段ＳＥによ
って駆動されるように構成されている。このため共通出
力線ＣＭＳＷと帰還クロック線ＦＣＫ上に急峻な波形が
容易に得られる。従って、クロック回路の寸法が大きい
場合の高速化のためのレイアウト設計が容易になる。
【００４１】図９はこの発明の第４の実施例のクロック
回路９００の回路図である。第４の実施例のクロック回
路９００では、第３の実施例のクロック回路８００にお
ける選択手段ＳＥＬを除去するると共にダミークロック
回路ＤＣＳと帰還クロック線ＦＣＫとの間に第二のスイ
ッチ手段ＳＷＳを新たに設けている。ダミークロック回
路ＤＣＳの出力端子が第二のスイッチ手段ＳＷＳの第一
の端子１と接続され、第二のスイッチ手段ＳＷＳの第二
の端子２と第一のスイッチ手段ＳＷ１，ＳＷ２，…ＳＷ
ｎの第二の端子２とが帰還クロック線ＦＣＫに共通に接
続される。第二のスイッチ手段ＳＷＳの制御端子gはイ
ンバータを介して制御手段ＣＮＴの出力端子（ノード
Ｒ）に接続されている。なお、第４の実施例のクロック
回路９００において第３の実施例のクロック回路８００
と同一部分については同一符号を付けてその説明を省略
する。
回路９００の回路図である。第４の実施例のクロック回
路９００では、第３の実施例のクロック回路８００にお
ける選択手段ＳＥＬを除去するると共にダミークロック
回路ＤＣＳと帰還クロック線ＦＣＫとの間に第二のスイ
ッチ手段ＳＷＳを新たに設けている。ダミークロック回
路ＤＣＳの出力端子が第二のスイッチ手段ＳＷＳの第一
の端子１と接続され、第二のスイッチ手段ＳＷＳの第二
の端子２と第一のスイッチ手段ＳＷ１，ＳＷ２，…ＳＷ
ｎの第二の端子２とが帰還クロック線ＦＣＫに共通に接
続される。第二のスイッチ手段ＳＷＳの制御端子gはイ
ンバータを介して制御手段ＣＮＴの出力端子（ノード
Ｒ）に接続されている。なお、第４の実施例のクロック
回路９００において第３の実施例のクロック回路８００
と同一部分については同一符号を付けてその説明を省略
する。
【００４２】次に第４の実施例のクロック回路９００の
動作について説明する。第４の実施例のクロック回路９
００においては、動作モード制御信号ＭＯＤＥがアクテ
ィブであると、選択されたブロックＢＬＫｉのブロック
・クロックが第一のスイッチ手段ＳＷｉのみを介して位
相差電圧変換回路ＰＶＣに帰還される。また、動作モー
ド制御信号ＭＯＤＥが待機であると、ダミークロック回
路ＤＣＳの出力が第二のスイッチ手段ＳＷＳを介して位
相差電圧変換回路ＰＶＣに帰還される。なお、それ以外
の動作については第３の実施例のクロック回路８００と
同様であるので説明を省略する。
動作について説明する。第４の実施例のクロック回路９
００においては、動作モード制御信号ＭＯＤＥがアクテ
ィブであると、選択されたブロックＢＬＫｉのブロック
・クロックが第一のスイッチ手段ＳＷｉのみを介して位
相差電圧変換回路ＰＶＣに帰還される。また、動作モー
ド制御信号ＭＯＤＥが待機であると、ダミークロック回
路ＤＣＳの出力が第二のスイッチ手段ＳＷＳを介して位
相差電圧変換回路ＰＶＣに帰還される。なお、それ以外
の動作については第３の実施例のクロック回路８００と
同様であるので説明を省略する。
【００４３】第４の実施例のクロック回路９００では、
第３の実施例のクロック回路８００と同様に次のような
効果がある。動作モード制御信号ＭＯＤＥがアクティブ
時において、低消費電力でかつクロック・スキュウの低
減が可能になる。また、動作モード制御信号ＭＯＤＥが
待機状態とアクティブ状態との間で速やかに切り替えら
れ、動作モード制御信号ＭＯＤＥが待機時の低消費電力
化が達成できる。また、動作モード制御信号ＭＯＤＥが
待機時において、さらに低消費電力化が可能となる。さ
らに、第４の実施例のクロック回路９００ではブロック
・クロックとダミークロックが一段のスイッチ手段のみ
を介して帰還されるので、ブロック・クロックと基本ク
ロックとの位相誤差及びダミークロックと基本クロック
との位相誤差を小さくできる。
第３の実施例のクロック回路８００と同様に次のような
効果がある。動作モード制御信号ＭＯＤＥがアクティブ
時において、低消費電力でかつクロック・スキュウの低
減が可能になる。また、動作モード制御信号ＭＯＤＥが
待機状態とアクティブ状態との間で速やかに切り替えら
れ、動作モード制御信号ＭＯＤＥが待機時の低消費電力
化が達成できる。また、動作モード制御信号ＭＯＤＥが
待機時において、さらに低消費電力化が可能となる。さ
らに、第４の実施例のクロック回路９００ではブロック
・クロックとダミークロックが一段のスイッチ手段のみ
を介して帰還されるので、ブロック・クロックと基本ク
ロックとの位相誤差及びダミークロックと基本クロック
との位相誤差を小さくできる。
【００４４】さらにこの発明は、次のような変形が可能
である。第１ないし第４の実施例において、帰還クロッ
ク線ＦＣＫと位相差電圧変換回路ＰＶＣとの間にカウン
タを設けることができる。カウンタを設けることにより
基本クロックの整数倍の周波数の内部クロックまたはブ
ロック・クロックが供給できる。この場合、内部クロッ
クまたはブロック・クロックの各エッジのうち、所定の
ものが周期的に基本クロックのエッジとそろえられて供
給される。
である。第１ないし第４の実施例において、帰還クロッ
ク線ＦＣＫと位相差電圧変換回路ＰＶＣとの間にカウン
タを設けることができる。カウンタを設けることにより
基本クロックの整数倍の周波数の内部クロックまたはブ
ロック・クロックが供給できる。この場合、内部クロッ
クまたはブロック・クロックの各エッジのうち、所定の
ものが周期的に基本クロックのエッジとそろえられて供
給される。
【００４５】第１ないし第４の実施例において、電圧制
御発振回路ＶＣＯに替えて電圧制御遅延回路を設け、こ
の電圧制御遅延回路の入力端子に基本クロックを入力
し、その制御電圧入力端子ＶＣに位相差電圧変換回路Ｐ
ＶＣの出力電圧端子ＶＯを接続する構成としてもよい。
この場合、電圧制御遅延回路の出力端子Ｏは、第１の実
施例においてはクロック供給手段ＣＳとダミークロック
回路ＤＣＳの入力端子とに接続し、第２ないし第４の実
施例においてにおいては共通クロック線ＣＣＫに接続す
る。これにより内部クロックまたはブロック・クロック
の周波数が常に基本クロックの周波数と等しくなる。よ
って、ＰＬＬの引込時間を短くでき、電源投入直後の待
ち時間を短縮できる。また、位相差電圧変換回路ＰＶＣ
における回路定数の制限が緩和され、内部クロックまた
はブロック・クロックと基本クロックとの位相誤差をよ
り小さくできる。
御発振回路ＶＣＯに替えて電圧制御遅延回路を設け、こ
の電圧制御遅延回路の入力端子に基本クロックを入力
し、その制御電圧入力端子ＶＣに位相差電圧変換回路Ｐ
ＶＣの出力電圧端子ＶＯを接続する構成としてもよい。
この場合、電圧制御遅延回路の出力端子Ｏは、第１の実
施例においてはクロック供給手段ＣＳとダミークロック
回路ＤＣＳの入力端子とに接続し、第２ないし第４の実
施例においてにおいては共通クロック線ＣＣＫに接続す
る。これにより内部クロックまたはブロック・クロック
の周波数が常に基本クロックの周波数と等しくなる。よ
って、ＰＬＬの引込時間を短くでき、電源投入直後の待
ち時間を短縮できる。また、位相差電圧変換回路ＰＶＣ
における回路定数の制限が緩和され、内部クロックまた
はブロック・クロックと基本クロックとの位相誤差をよ
り小さくできる。
【００４６】第１ないし第４の実施例において、帰還ク
ロック線ＦＣＫ上に遅延手段を挿入してもよい。一般に
基本クロックＣＬＫをチップ外部より入力する場合は入
力バッファを介して入力するが、この入力バッファによ
ってチップ外部のクロックと、内部の基本クロックとの
間で位相誤差が生ずることがある。しかしながら、、帰
還クロック線ＦＣＫ上に挿入した遅延手段によって、こ
の位相誤差を保証することができる。
ロック線ＦＣＫ上に遅延手段を挿入してもよい。一般に
基本クロックＣＬＫをチップ外部より入力する場合は入
力バッファを介して入力するが、この入力バッファによ
ってチップ外部のクロックと、内部の基本クロックとの
間で位相誤差が生ずることがある。しかしながら、、帰
還クロック線ＦＣＫ上に挿入した遅延手段によって、こ
の位相誤差を保証することができる。
【００４７】第２ないし第４の実施例において第一及び
第二のスイッチ手段を、図１０に示す回路で構成でき
る。図１０のスイッチ手段では、第一の端子１にドレイ
ンもしくはソースが接続され第二の端子２にソースもし
くはドレインが接続されたＮＭＯＳトランジスタ１００
３と、第一の端子１にソースもしくはドレインが接続さ
れ第二の端子２にドレインもしくはソースが接続された
ＰＭＯＳトランジスタ１００５とを有し、ＮＭＯＳトラ
ンジスタ１００３のゲートが制御端子ｇに接続され、Ｐ
ＭＯＳトランジスタ１００５のゲートが制御端子ｇにイ
ンバータ１００１を介して接続されている。このスイッ
チ手段によって選択されたブロックのブロック・クロッ
ク線の容量と、帰還クロック線ＦＣＫもしくは共通出力
線ＣＭＳＷの容量とが共に一つのブロック・クロック供
給手段で駆動されるので、ブロック・クロック線と帰還
クロック線ＦＣＫもしくは共通出力線ＣＭＳＷとの位相
誤差を小さくできる。従って、より位相誤差を小さなブ
ロック・クロックが得られる。
第二のスイッチ手段を、図１０に示す回路で構成でき
る。図１０のスイッチ手段では、第一の端子１にドレイ
ンもしくはソースが接続され第二の端子２にソースもし
くはドレインが接続されたＮＭＯＳトランジスタ１００
３と、第一の端子１にソースもしくはドレインが接続さ
れ第二の端子２にドレインもしくはソースが接続された
ＰＭＯＳトランジスタ１００５とを有し、ＮＭＯＳトラ
ンジスタ１００３のゲートが制御端子ｇに接続され、Ｐ
ＭＯＳトランジスタ１００５のゲートが制御端子ｇにイ
ンバータ１００１を介して接続されている。このスイッ
チ手段によって選択されたブロックのブロック・クロッ
ク線の容量と、帰還クロック線ＦＣＫもしくは共通出力
線ＣＭＳＷの容量とが共に一つのブロック・クロック供
給手段で駆動されるので、ブロック・クロック線と帰還
クロック線ＦＣＫもしくは共通出力線ＣＭＳＷとの位相
誤差を小さくできる。従って、より位相誤差を小さなブ
ロック・クロックが得られる。
【００４８】第２ないし第４の実施例において第一及び
第二のスイッチ手段は、図１１に示す回路で構成でき
る。図１１のスイッチ手段では、第一の端子１にインバ
ータ１１０３を介して入力端子が接続され第二の端子２
に出力端子が接続されたクロックド・インバータＣＩＮ
Ｖを有する。クロックド・インバータＣＩＮＶの第一の
ゲート端子は制御端子ｇに接続され、第二のゲート端子
はインバータ１１０１を介して制御端子ｇに接続され
る。図１１のスイッチ手段では選択されたブロックのブ
ロック・クロック線の容量と、帰還クロック線ＦＣＫも
しくは共通出力線ＣＭＳＷの容量とが各スイッチ手段に
よって分離される。従って、急峻な波形のブロック・ク
ロックが得られる。第１、第３および第４の実施例のダ
ミークロック回路ＤＣＳは、動作モード制御信号ＭＯＤ
Ｅがアクティブである時ダミークロックの発生を停止す
るゲート手段を有する回路でもよい。これにより動作モ
ード制御信号ＭＯＤＥがアクティブ時の消費電力をより
低減できる。
第二のスイッチ手段は、図１１に示す回路で構成でき
る。図１１のスイッチ手段では、第一の端子１にインバ
ータ１１０３を介して入力端子が接続され第二の端子２
に出力端子が接続されたクロックド・インバータＣＩＮ
Ｖを有する。クロックド・インバータＣＩＮＶの第一の
ゲート端子は制御端子ｇに接続され、第二のゲート端子
はインバータ１１０１を介して制御端子ｇに接続され
る。図１１のスイッチ手段では選択されたブロックのブ
ロック・クロック線の容量と、帰還クロック線ＦＣＫも
しくは共通出力線ＣＭＳＷの容量とが各スイッチ手段に
よって分離される。従って、急峻な波形のブロック・ク
ロックが得られる。第１、第３および第４の実施例のダ
ミークロック回路ＤＣＳは、動作モード制御信号ＭＯＤ
Ｅがアクティブである時ダミークロックの発生を停止す
るゲート手段を有する回路でもよい。これにより動作モ
ード制御信号ＭＯＤＥがアクティブ時の消費電力をより
低減できる。
【００４９】
【発明の効果】以上に詳細に説明したようにこの発明に
おいては、クロック回路の待機時にローカル・クロック
の供給が停止される一方、クロック回路がアクティブと
待機の間で切り替わっても、ＰＬＬのロック・オン状態
が継続される。従って、待機状態とアクティブ状態との
間での速やかな切り替えと、待機時の低消費電力化とが
共に達成され、かつクロック・スキュウの低減の可能な
クロック回路が得られる。
おいては、クロック回路の待機時にローカル・クロック
の供給が停止される一方、クロック回路がアクティブと
待機の間で切り替わっても、ＰＬＬのロック・オン状態
が継続される。従って、待機状態とアクティブ状態との
間での速やかな切り替えと、待機時の低消費電力化とが
共に達成され、かつクロック・スキュウの低減の可能な
クロック回路が得られる。
【図１】この発明の第１の実施例のクロック回路の回路
図である。
図である。
【図２】第１の実施例のクロック回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図３】第１の実施例のクロック回路の制御手段の回路
図である。
図である。
【図４】図３の制御手段の動作を示すタイムチャートで
ある。
ある。
【図５】この発明の第２の実施例のクロック回路の回路
図である。
図である。
【図６】第２の実施例のクロック回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図７】第２の実施例のクロック回路のデコード手段の
回路図である。
回路図である。
【図８】この発明の第３の実施例のクロック回路の回路
図である。
図である。
【図９】この発明の第４の実施例のクロック回路の回路
図
図
【図１０】スイッチ手段の回路図である。
【図１１】他のスイッチ手段の回路図である。
ＰＶＣ 位相差電圧変換回路 ＶＯＣ 電圧制御発振回路 ＣＳ クロック供給手段 ＤＣＳ ダミークロック回路 ＳＥＬ 選択手段 ＦＣＫ 帰還クロック線 ＣＮＴ 制御手段 ＬＤ 負荷回路 ＣＬ 等価容量 ＤＣＬ ダミー容量手段 １００、５００、８００、９００ クロック回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−21119（ＪＰ，Ａ) 特開 平２−86207（ＪＰ，Ａ) 米国特許5307381（ＵＳ，Ａ) 米国特許5079519（ＵＳ，Ａ) 欧州特許出願公開366326（ＥＰ，Ａ １) 欧州特許出願公開329418（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/199 G06F 1/04
Claims (16)
- 【請求項１】 第１の入力端子から基本クロック信号
を、第２の入力端子から帰還クロック信号を受け取る位
相差電圧変換回路と、 この位相差電圧変換回路の出力電圧により制御され、共
通クロック信号を出力する電圧制御発振回路または電圧
制御遅延回路と、 この電圧制御発振回路または電圧制御遅延回路の出力が
接続される共通クロック線と、 この共通クロック線に接続され、その出力端子から論理
回路に第１のクロック信号を供給するクロック供給手段
と、 ダミー容量手段を有し、前記共通クロック線に接続さ
れ、その出力端子から第２のクロック信号を出力するダ
ミークロック回路と、 前記クロック供給手段の出力端子、前記ダミークロック
回路の出力端子および前記位相差電圧変換回路の第２の
入力端子に接続され、制御信号に応答して前記クロック
供給手段の出力端子と前記位相差電圧変換回路の第２の
入力端子または前記ダミークロック回路の出力端子と前
記位相差電圧変換回路の第２の入力端子とを選択的に接
続することにより、前記第１または第２のクロック信号
を前記帰還クロック信号として出力する選択手段とを有
することを特徴とするクロック回路。 - 【請求項２】 前記ダミー容量手段の容量は前記論理回
路の等価容量に比べて小さいことを特徴とする請求項１
記載のクロック回路。 - 【請求項３】 前記制御信号を生成する制御手段を更に
有することを特徴とする請求項１記載のクロック回路。 - 【請求項４】 前記制御手段は前記基本クロック信号が
入力される遅延手段と、 クロック入力端子に前記遅延手段の出力が接続されデー
タ入力端子に動作モード制御信号が入力されるフリップ
・フロップ回路とを有することを特徴とする請求項３記
載のクロック回路。 - 【請求項５】 第１の入力端子から基本クロック信号
を、第２の入力端子から帰還クロック信号を受け取る位
相差電圧変換回路と、 この位相差電圧変換回路の出力電圧により制御され、共
通クロック信号を出力する電圧制御発振回路または電圧
制御遅延回路と、 この電圧制御発振回路または電圧制御遅延回路の出力が
接続される共通クロック線と、 ブロックアドレス信号に応答してブロック選択線に何れ
か一つを選択するためのブロック選択信号を出力するデ
コード回路と、 前記共通クロック線に各第１入力端子が共通に接続さ
れ、前記ブロック選択線に各第２入力端子が接続され、
前記ブロック選択信号によって選択されたとき、その出
力端子から対応する論理回路にブロッククロック信号を
供給する複数のブロッククロック供給手段と、 制御端子が前記ブロック選択線に接続され、各第１端子
が前記ブロッククロック供給手段の出力端子にそれぞれ
接続され、第２端子が前記位相差電圧変換回路の第２の
入力端子に共通に接続され、前記ブロック選択信号に応
答して何れか一つの前記ブロッククロック供給手段の出
力端子と前記位相差電圧変換回路の第２の入力端子とを
選択的に接続することにより、前記ブロッククロック信
号の何れか一つを前記帰還クロック信号として出力する
選択手段とを有することを特徴とするクロック回路。 - 【請求項６】 前記デコード回路は前記基本クロック信
号が入力される遅延手段と、 クロック入力端子に前記遅延手段の出力が接続され、デ
ータ入力端子に前記ブロックアドレス信号が入力される
複数のフリップ・フロップ回路とを有することを特徴と
する請求項５記載のクロック回路。 - 【請求項７】 第１の入力端子から基本クロック信号
を、第２の入力端子から帰還クロック信号を受け取る位
相差電圧変換回路と、 この位相差電圧変換回路の出力電圧により制御され、共
通クロック信号を出力する電圧制御発振回路または電圧
制御遅延回路と、 この電圧制御発振回路または電圧制御遅延回路の出力が
接続される共通クロック線と、 ブロックアドレス信号に応答してブロック選択線に何れ
か一つを選択するためのブロック選択信号を出力すると
共に、第１の状態の制御信号に応答してディスイネーブ
ル状態になるデコード回路と、 前記共通クロック線に各第１入力端子が共通に接続さ
れ、前記ブロック選択線に各第２入力端子が接続され、
前記ブロック選択信号によって選択されたとき、その出
力端子から対応する論理回路にブロッククロック信号を
供給する複数のブロッククロック供給手段と、 ダミー容量手段を有し、前記共通クロック線に接続さ
れ、その出力端子からダミークロック信号を出力するダ
ミークロック回路と、 制御端子が前記ブロック選択線に接続され、各第１端子
が前記ブロッククロック供給手段の出力端子にそれぞれ
接続され、第２端子が共通出力線に共通に接続され、前
記ブロック選択信号に応答して何れか一つの前記ブロッ
ククロック供給手段の出力端子と前記共通出力線とを選
択的に接続する複数のスイッチ手段と、 前記共通出力線、前記ダミークロック回路の出力端子お
よび前記位相差電圧変換回路の第２の入力端子に接続さ
れ、前記第１の状態の制御信号に応答して前記ダミーク
ロック回路の出力端子と前記位相差電圧変換回路の第２
の入力端子を接続し、第２の状態の前記制御信号に応答
して前記共通出力線と前記位相差電圧変換回路の第２の
入力端子とを選択的に接続することにより、前記ダミー
クロック信号または前記ブロッククロック信号の何れか
一つを帰還クロック信号として出力する選択手段とを有
することを特徴とするクロック回路。 - 【請求項８】 前記デコード回路は前記基本クロックが
入力される遅延手段と、 クロック入力端子に前記遅延手段の出力が接続され、デ
ータ入力端子に前記ブロックアドレス信号が入力される
複数のフリップ・フロップ回路と、 入力端子の少なくとも一つが前記フリップフロップ回路
の出力に接続され、他の入力端子に前記制御信号が入力
され、出力がブロック選択線に接続される複数のゲート
回路とを有することを特徴とする請求項７記載のクロッ
ク回路。 - 【請求項９】 前記ダミー容量手段の容量は前記論理回
路の等価容量に比べて小さいことを特徴とする請求項７
記載のクロック回路。 - 【請求項１０】 前記制御信号を生成する制御手段を更
に有することを特徴とする請求項７記載のクロック回
路。 - 【請求項１１】 前記制御手段は前記基本クロック信号
が入力される遅延手段と、 クロック入力端子に前記遅延手段の出力が接続されデー
タ入力端子に動作モード制御信号が入力されるフリップ
・フロップ回路とを有することを特徴とする請求項１０
記載のクロック回路。 - 【請求項１２】 第１の入力端子から基本クロック信号
を、第２の入力端子から帰還クロック信号を受け取る位
相差電圧変換回路と、 この位相差電圧変換回路の出力電圧により制御され、共
通クロック信号を出力する電圧制御発振回路または電圧
制御遅延回路と、 この電圧制御発振回路または電圧制御遅延回路の出力が
接続される共通クロック線と、 ブロックアドレス信号に応答してブロック選択線に何れ
か一つを選択するためのブロック選択信号を出力すると
共に、第１の状態の制御信号に応答してディスイネーブ
ル状態になるデコード回路と、 前記共通クロック線に各第１入力端子が共通に接続さ
れ、前記ブロック選択線に各第２入力端子が接続され、
前記ブロック選択信号によって選択されたとき、その出
力端子から対応する論理回路にブロッククロック信号を
供給する複数のブロッククロック供給手段と、 ダミー容量手段を有し、前記共通クロック線に接続さ
れ、その出力端子からダミークロック信号を出力するダ
ミークロック回路と、 制御端子が前記ブロック選択線に接続され、各第１端子
が前記ブロッククロック供給手段の出力端子にそれぞれ
接続され、第２端子が共通出力線に共通に接続され、前
記ブロック選択信号に応答して何れか一つの前記ブロッ
ククロック供給手段の出力端子と前記共通出力線とを選
択的に接続する複数の第１スイッチ手段と、 制御端子に前記制御信号が入力され、第１端子が前記ダ
ミークロック回路の出力端子に接続され、第２端子が共
通出力線に接続され、第２の状態の前記制御信号に応答
して前記ダミークロック回路の出力端子と前記共通出力
線とを接続する第２スイッチ手段とを有し、前記第１ま
たは第２のスイッチ手段から前記ダミークロック信号ま
たは前記ブロッククロック信号の何れか一つを帰還クロ
ック信号として出力することを特徴とするクロック回
路。 - 【請求項１３】 前記デコード回路は前記基本クロック
が入力される遅延手段と、 クロック入力端子に前記遅延手段の出力が接続され、デ
ータ入力端子に前記ブロックアドレス信号が入力される
複数のフリップ・フロップ回路と、 入力端子の少なくとも一つが前記フリップフロップ回路
の出力に接続され、他の入力端子に前記制御信号が入力
され、出力がブロック選択線に接続される複数のゲート
回路とを有することを特徴とする請求項１２記載のクロ
ック回路。 - 【請求項１４】 前記ダミー容量手段の容量は前記論理
回路の等価容量に比べて小さいことを特徴とする請求項
１２記載のクロック回路。 - 【請求項１５】 前記制御信号を生成する制御手段を更
に有することを特徴とする請求項１２記載のクロック回
路。 - 【請求項１６】 前記制御手段は前記基本クロック信号
が入力される遅延手段と、 クロック入力端子に前記遅延手段の出力が接続されデー
タ入力端子に動作モード制御信号が入力されるフリップ
・フロップ回路とを有することを特徴とする請求項１５
記載のクロック回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000517A JP3048495B2 (ja) | 1994-01-07 | 1994-01-07 | クロック回路 |
| KR1019940039275A KR100310723B1 (ko) | 1994-01-07 | 1994-12-30 | 클록회로 |
| DE69509267T DE69509267T2 (de) | 1994-01-07 | 1995-01-04 | Taktschaltung |
| EP95300037A EP0662756B1 (en) | 1994-01-07 | 1995-01-04 | Clock circuit |
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