JP3048866B2 - データ速度自動認識回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、相手端末から送られて
くるデータの調歩速度を自動的に検出するデータ速度自
動認識回路に関する。

【０００２】

【従来の技術】モデムや端末等に接続される相手端末の
データ調歩速度は様々であるためデータを受信する側で
相手端末のデータ調歩速度を検出する必要がある。この
ための方法として、“ＡＴ”コマンド方式と呼ばれる転
送方式が知られている。

【０００３】“ＡＴ”コマンド方式とは調歩同期のコマ
ンド体系であり、全てのコマンドの前に“ＡＴ”を付け
るようにした方式である。相手端末から送られるＡＴコ
マンドの“Ａ”の文字によって相手端末の伝送速度を検
出し、“Ｔ”の文字でキャラクタ長、パリテイの有無、
及びストップビット長を検出できる。

【０００４】図７は“Ａ”（４１Ｈ）のシリアルデータ
を示すタイムチャートである。このシリアルデータのス
タートビットの次には必ずビット幅分のＨｉｇｈがく
る。従って、スタートビット幅を計測することでデータ
伝送速度が検出できる。

【０００５】このような自動検出回路としては、例え
ば、特開平３−２５９６３８号公報に開示された調歩デ
ータ速度自動認識回路が知られている。この回路では、
相手端末からデータ速度に関するキャラクタ“Ａ”（文
字コードは４１Ｈ）或いはキャラクタ“ａ”（文字コー
ド６１Ｈ）を受信する場合、装置側で設定されているボ
ーレイトより高速なデータか或いは同じスピードのデー
タが送られてきたときにデータ伝送速度を自動認識でき
るようになっている。

【０００６】具体的には、設定した速度のＮ倍のクロッ
クを基準にＮの１／２乗のビット幅のカウンターでクロ
ック分周を行い、Ｎ分周したクロックでシリアルデータ
をシフトレジスタによってシフトさせ、このシフトレジ
スタの出力パターンによって設定した速度検出を行う。
設定したスピードよりも高速である例えば２倍のスピー
ドを検出させる場合には、Ｎ／２分周のクロックでシリ
アルデータをシフトレジスタによってシフトさせ、この
シフトレジスタの出力パターンによって速度検出を行
う。

【０００７】また、相手端末よりデータ速度に関する特
定のキャラクタを、受信側では設定されているレイトで
サンプリングし、その受信結果から伝送速度を検出し、
ソフトウエアプログラム等でその検出した速度に従って
正しいデータに補正する方法も知られている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のデータ速度自動認識回路では、多種類のデータ速度
を検出するために、前記シフトレジスタや判定結果をラ
ッチするためのフリップフロップを、データ速度の種類
だけ持っておく必要がある。更に、大文字の“Ａ”か小
文字の“ａ”なのかを区別するには、シフトレジスタと
識別回路が２倍必要になる。

【０００９】また、データ速度に関する特定のキャラク
タの受信は、いずれかの識別回路（フラグ）の結果が真
になることによって行うため、一つの識別回路の結果が
出力された時点で、受信バッファに前述した特定のキャ
ラクタを書き込む処理が必要となる。

【００１０】更に、以下のような問題もある。

【００１１】３８．４Ｋ、１９．２Ｋ、９６００、４８
００、２４００、１２００、６００、及び３００ＢＰＳ
の８通りの速度を自動検出する必要がある場合を想定
し、例えば検出すべき最高速度（３８．４ＫＨｚ）の１
６倍のクロックを基準にカウントさせた場合、単純に考
えると、図８に示すように、スタートビット期間におい
て、１６個カウントすれば３８．４ＫＢＰＳ、３２個カ
ウントすれば１９．２ＫＢＰＳ、６４個カウントすれば
９６００ＢＰＳ、というように、カウント結果で速度を
自動判定することができるが、伝送路のノイズや相手端
末の基準クロックの周波数遷移などにより、正確に検出
速度に対応するパルス幅を受信できるとは限らない。

【００１２】前記従来例では、データ速度検出のため
に、シリアルデータを、検出すべき速度の種類毎にシフ
トレジスタによってパラレルデータに変換し、変換した
データが、送信側が送ったデータと一致するシフトレジ
スタのクロックレイトを検出スピードとするため、例え
ば図９のように、シリアルデータラインにノイズが送ら
れてきた場合、このノイズによってスピード自動認識が
動作し、シフトレジスタのクロックの位相がこのノイズ
に合わされてしまうため、その後は正しくスピード検出
が行えないことになる。

【００１３】また、相手端末から送られるデータ速度に
関する特定のキャラクタを、受信側で設定されているレ
イトでサンプリングし、その受信データから、データ伝
送速度を検出し、ソフトウエアプログラム等でその検出
した速度に従って正しいデータに補正する方法は、プロ
グラムが非常に複雑になると考えられる。

【００１４】本発明はこのような問題点に鑑みてなされ
たものであって、シフトレジスタや判定結果をラッチす
るためのフリップフロップをデータ速度の種類だけ持っ
ておく必要がなく、また、調歩データ速度をノイズ等に
影響されることなく正確に検出できるデータ速度自動認
識回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明のデータ速度自動
認識回路は、接続される相手端末より受信側でデータ伝
送速度を特定可能なキャラクタを調歩同期式でシリアル
転送してもらい、そのキャラクタの先頭に付加されるス
タートビットに基づいてデータ伝送速度を自動認識する
ようにしたデータ速度自動認識回路において、検出可能
な最高のデータ伝送速度のＮ倍のクロックで前記キャラ
クタのスタートビット時間をカウントするカウンター
と、そのカウンター出力に含まれる部分的なビット列で
ある、部分的ｎビット（但し、ｎ＜カウンタ出力のビッ
ト数）に基づいてデータ伝送速度を判定する手段とを備
えたことを特徴とする。

【００１６】また、本発明のデータ速度自動認識回路
は、接続される相手端末より受信側でデータ伝送速度を
特定可能なキャラクタを調歩同期式でシリアル転送して
もらい、そのキャラクタの先頭に付加されるスタートビ
ットに基づいてデータ伝送速度を自動認識するようにし
たデータ速度自動認識回路において、検出可能な最高の
データ伝送速度のＮ倍のクロックで前記キャラクタのス
タートビット時間をカウントするカウンターと、そのカ
ウンター出力に含まれる部分的なビット列である、部分
的ｎビット（但し、ｎ＜カウンタ出力のビット数）に基
づいてデータ伝送速度を仮判定する手段と、仮判定した
データ伝送速度のＮ倍のクロック信号を発生する手段
と、この仮判定したデータ伝送速度のＮ倍のクロック信
号に基づいて前記仮判定したデータ伝送速度の真偽を判
定する手段とを備えたことを特徴とする。

【００１７】また、上記いずれの構成において、前記部
分的ｎビットは検出するデータ伝送速度に応じて変更す
るように構成できる。

【００１８】上記第１の構成によれば、カウンター出力
に含まれる部分的なビット列である、部分的ｎビット
（但し、ｎ＜カウンタ出力のビット数）に基づいてデー
タ伝送速度を判定するため、多種類のデータ速度を検出
するために、シフトレジスタや判定結果をラッチするた
めのフリップフロップ等をデータ伝送速度の種類だけ持
つ必要はなく、回路の簡素化を図ることができる。

【００１９】上記第２の構成によれば、仮判定したデー
タ伝送速度のＮ倍のクロック信号を発生し、このＮ倍の
クロック信号に基づいて前記仮判定したデータ伝送速度
の真偽を判定するため、データ伝送速度をノイズ等に影
響されることなく正確に検出することができる。

【００２０】

【００２１】

【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。

【００２２】図１は、データ速度自動認識回路を示すブ
ロック図である。本実施例では、当該回路をＬＳＩ化し
易いように、全てのフリップフロップのクロックライン
には一本のベースクロックがつながり、各種カウンター
や制御回路は、イネーブル信号（図面上では各モジュー
ルの入力ポートとしてＥＮＡやＥＮＢ、ＥＮ等と表現さ
れる）によって動作が制御される。また、最高で３８．
４ＫＢＰＳ（３８．４ＫＨｚ）までを検出可能とし、ベ
ースクロックとしては、４．９１５２ＭＨｚを利用す
る。また自動スピード検出のみを目的とし、キャラクタ
長、パリテイの有無、ストップビット長は、予め固定と
する。

【００２３】上記図１の回路は、以下の考え方によって
構成されたものである。

【００２４】即ち、従来例で説明したように、伝送路の
ノイズや相手端末の基準クロックの周波数遷移などによ
り、正確に検出速度に対応するパルス幅が受信できると
は限らないので、判定基準にある程度の幅を持たせる必
要がある。また、この回路をＬＳＩ化することを前提と
した場合、相手端末から送られてくる送信データは、こ
の回路から見ると、非同期な信号となるため、図２
（ａ）に示すように、送信データを基準クロック（３
８．４ＫＨｚ）に基づいてフリップフロップＦＦ１とＦ
Ｆ２で同期化してカウンター（１）に取り込む必要があ
り、この場合に、同図（ｂ）に示すように、同期化出力
Ａ，Ｂ，Ｃがあり得ることから、必ず判定基準に最低で
も±１クロック分の幅を持たせるようにする。

【００２５】このため、検出幅を３８．４ＫＨｚ×１６
倍のクロックの±２、即ち、表１の如くカウンター結果
に基づいて速度を判定することを考える。

【００２６】

【表１】

【００２７】このままでは、カウンターの出力Ｑ［１
１：０］の全てのビットを使って判断する必要があるの
で、回路規模が大きくなってしまう。

【００２８】更に、検出範囲が基準値に対して常に±２
（固定値）であるから、データ速度が低いほど基準速度
に対する検出可能な速度の割合が減少する。例えば、３
８．４Ｋでは、３８．４ＫＢＰＳに対して、（±２／１
６）×１００＝±１２．５％の範囲の速度が検出可能で
あるが、３００では、３００ＢＰＳに対して（±２／２
０４８）×１００＝±０．０９７％の範囲の速度しか検
出できない。

【００２９】そこで、以下の表２に示すように、各スピ
ードの検出幅を３８．４ＫＨｚの場合の検出幅に合わせ
る。

【００３０】

【表２】

【００３１】そして、この表２によると、小さい側の値
である１４，２８，５６…は、順にその上段の値を２倍
した値となり、また、大きい側の値である１８，３６，
７２…も順にその上段の値を２倍した値となる。数値を
２倍するということは、２進数の状態で１ビット左シフ
トすることである。そして、最上段の値である１４と１
８は、２進数では５ビットで表現することができる。従
って、表２を以下の表３のごとく表すことができる。

【００３２】

【表３】

【００３３】なお、Ｑ［4 :0］は、カウンターの０〜４
ビット目の全５ビットを示し、Ｑ［11:7］は、カウンタ
ーの７〜１１ビット目の全５ビットを示す。このように
カウンター出力をビットシフトさせたビット列の５個の
ビット列に基づいてデータ伝送速度検出が行えるので、
多種類のデータ速度を検出するために、シフトレジスタ
や判定結果をラッチするためのフリップフロップ等をデ
ータ伝送速度の種類だけ持つ必要はなく、しかも、カウ
ンターの全ビットを使わないので、回路規模を極めて小
さくできる。

【００３４】図３は、表２に対し、表３を２進数表現お
よび部分的５ビット表現で示した図である。

【００３５】さて、図１において、カウンター（１）
は、上記Ｑ［11:7］のカウンターであり、図示しないＣ
ＰＵから受信イネーブル信号および、本回路を自動スピ
ード検出モードにさせる自動スピードモード信号を受け
ることで、シリアルデータのスタートビット信号の待ち
状態となる。また、シーケンサー（６）から３８．４Ｋ
Ｈｚの１６倍クロック信号であるＥＮ１を入力し、シリ
アルデータ（ＳＤ１）のスタートビットの立ち下がりに
よっカウントを開始し、スタートビットの立ち上がりで
カウントを終了する。

【００３６】カウンター（２）及びカウンター（３）
は、検出したデータ伝送速度（未確定）の１６倍のクロ
ック信号であるＥＮ２をシーケンサー（６）から入力し
てこれをカウントする。カウンター（２）の出力値は、
二進数で“００００”〜“１１１１”までの値であり、
カウンター（３）の出力値は、二進数で“０００００”
〜“１１１１１”までの値である。これら、両カウンタ
ーは、ノイズによるデータ速度判定の検証に用いられ
る。

【００３７】カウンター（４）は、データ伝送が確定し
た後に用いられるものであり、指定データ長検証のため
のデータサンプリングを行う。

【００３８】シフトレジスタ（７）およびＦＩＦＯ
（８）は、データ速度が確定した後に、相手先からのシ
リアルデータをサンプリングし、１バイト毎にＦＩＦＯ
（８）にデータを書き込むようになっている。

【００３９】次に、図４乃至図６に基づいて、データ速
度自動認識回路の動作説明を行う。図４は、シーケンサ
ー（６）による制御内容を示した流れ図であり、図５
は、シリアルデータ（ＳＤ１）にノイズが含まれている
場合に、これを本構成でその影響を回避できることを例
示したタイミングチャートであり、図６は、前記の表３
に対応するものであって、データ速度の判断条件を示し
た図である。

【００４０】図４において、Ｓ０は、アイドル状態であ
り、受信イネーブル信号および自動スピードモード信号
によってＪ１ステートに移行する。図５においては、Ａ
１で示す状態遷移に相当する。

【００４１】Ｊ１ステートでは、カウンター（３），
（４）をクリアーする。また、シリアルデータ（ＳＤ
１）の立ち下がり（スタートパルス）を検出したらＪ２
ステートに移行する。図５においては、Ａ２で示す状態
遷移に相当する。

【００４２】Ｊ２ステートでは、３８．４ＫＨｚの１６
倍クロック（ＥＮ１）を連続的に出力する。これによ
り、カウンター（１）のカウントが開始される。その
後、直にＪ３ステートに移行する。図５においては、Ａ
２で示す状態遷移に相当する。

【００４３】Ｊ３ステートでは、スタートパルスの立ち
上がりを待ち、スタートパルスの立ち上がりを検出した
ら、図６に示す条件１に従って、データ速度を判断す
る。条件１のいずれの条件にも合わない場合には、Ｎ１
ステートに進む。図５においては、Ａ３で示す状態遷移
に相当する。一方、いずれかの条件に合う場合にはＪ４
ステートに進む。図５においては、Ａ４で示す状態遷移
に相当する。

【００４４】Ｎ１ステートに移行した場合において、シ
リアルデータが特定の期間内にＬＯＷに戻ったら、Ｊ３
ステートに自動的に復帰し、スタートパルスに乗ったノ
イズを除去する役目を果たす。図５においては、Ａ５で
示す状態遷移に相当する。また、特定の期間内にＬＯＷ
に戻らない場合は、最初に検出したスタートパルスは、
ノイズとみなし、Ｊ１ステートに移行してデータ速度判
定のやり直しを行う。図５の例示においては、この遷移
状態はない。

【００４５】Ｊ４ステートに移行した場合には、直ちに
Ｊ５ステートに移行し、条件１で判定（仮定）したデー
タ伝送速度の１６倍のクロック信号（ＥＮ２）を出力す
る。この信号ＥＮ２によってカウンター（２）、及びカ
ウンター（３）のカウントが開始される。図５において
は、Ａ６で示す状態遷移に相当する。

【００４６】Ｊ５ステートでは、カウンター（２）の出
力を判断して以下の処理を行う。

【００４７】カウンター（２）の出力が０以上７以下で
かつシリアルデータが“ＬＯＷ”ならばＪ３に戻り、ス
タートパルス幅の計測を継続する。即ち、本当にスター
トパルス期間が終了して“ＨＩＧＨ”になったのであれ
ば、前記仮のデータ伝送速度による当該“ＨＩＧＨ”期
間の中間地点（１６パルスの約半分）に至らない時点で
シリアルデータ（ＳＤ１）が“ＬＯＷ”になることはな
いはずなので、図５のＡ４で示す状態遷移において図６
の条件１に合致したとして判定した仮のデータ速度は、
ノイズによるものであると認定する。なお、中間地点と
するのは、受信データの周波数ジッタ等を考慮するため
である。そして、カウンター（２）をクリアーする（Ｃ
ＬＲ２信号による）と共に、ＥＮ２信号を停止させる。
図５においては、Ａ７で示す状態遷移に相当する。

【００４８】一方、カウンター（２）の出力が７で且つ
ＥＮ２信号が“ＨＩＧＨ”ならば、Ｊ６ステートに移行
する。図５においては、Ａ８で示す状態遷移に相当す
る。

【００４９】Ｊ６ステートにおいては、シフトレジスタ
のシフトイネーブル信号（信号名はＳＦＴＥＮ）を出力
し、またカウンター（２）をクリアーする。その後、Ｊ
７ステートに移行する。図５においては、Ａ９に示す状
態遷移に相当する。

【００５０】Ｊ７ステートでは、カウンター（２）の出
力が１５で且つＥＮ２が“ＨＩＧＨ”ならば、Ｊ８ステ
ートに移行する。即ち、スタートビットの最初の１ビッ
トが正常な場合は、カウンター（３）の出力が１４〜１
８の範囲でシリアルデータ（ＳＤ１）は、“ＬＯＷ”状
態に遷移するはずである。なお、これを実行するのにカ
ウンター（３）を利用するのは、Ｊ６ステートでカウン
ター（２）を初期化しているためである。また、カウン
ター（３）の出力を前記のごとく１４〜１８の範囲とす
るのは、受信データの周波数ジッタや非同期入力を同期
化する部分での処理を考慮して、判定基準に±２クロッ
ク分の幅を持たせたことに対応する。

【００５１】従って、Ｊ７ステートにおいて、カウンタ
ー（３）の出力が１８を超え、カウンター（３）の出力
が１９でかつシリアルデータ（ＳＤ１）が“ＨＩＧＨ”
ならば、スタートビットとして検出した部分自体をノイ
ズとみなし、Ｊ１ステートに移行する。

【００５２】Ｊ８ステートにおいては、シフトネーブル
信号（ＳＦＴＥＮ）を出力する他、カウンター（２）を
クリアー、ＥＮ１信号の停止、検出したスピードをレジ
スタへ設定、及び送信速度の自動更新等が行われる。

【００５３】その後は、図４に示しているように、Ｊ９
ステート，Ｊ１０ステート，…へと状態遷移し、検出し
たデータ伝送速度に準じたクロックでシフトレジスタ
（７）によりデータサンプルして、１バイト毎に受信Ｆ
ＩＦＯ（８）にデータを書き込んでいく。

【００５４】このような処理がなされることにより、図
５のシリアルデータ（ＳＤ１）については、シリアルデ
ータ上にノイズがあるために一度は３８．４Ｋ／２ＢＰ
Ｓと判断するが、その後正しく３８．４Ｋ／４＝９６０
０ＢＰＳを検出することになる。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
多種類のデータ速度を検出するためにシフトレジスタや
判定結果をラッチするためのフリップフロップ等をデー
タ伝送速度の種類だけ持つ必要はなく、また、カウンタ
ーの全ビットを使わないため、回路を簡素化できる。ま
た、また、ノイズを自動的に除去して自動スピード検出
の信頼性を高めることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明のデータ速度自動認識回路を示すブロッ
ク図である。

【図２】同図（ａ）は非同期入力を同期化する回路を示
す回路図であり、同図（ｂ）は判定基準クロックに±１
クロック分の幅を持たせた場合の同期化出力を示す説明
図である。

【図３】各データ伝送速度とその判定のためのカウント
数範囲を示す説明図である。

【図４】図１におけるシーケンサー回路の状態遷移およ
び制御内容を示した流れ図である。

【図５】スタートビットにノイズがのっても確実に９６
００ＢＰＳの伝送速度を検出する場合を例示したタイミ
イングチャートである。

【図６】カウンターの結果で伝送速度を決定するときの
条件を示す図である。

【図７】“Ａ”（４１Ｈ）のシリアルデータを示すタイ
ミングチャートである。

【図８】スタートビットによって、データ伝送速度を検
出する原理を示したタイミングチャートである。

【図９】スタートビットにノイズがのった場合の不具合
を示す説明図である。

【符号の説明】

１ カウンター ２ カウンター ３ カウンター ４ カウンター ６ シーケンサー ７ シフトレジスタ ８ ＦＩＦＯ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 接続される相手端末より受信側でデータ
   伝送速度を特定可能なキャラクタを調歩同期式でシリア
   ル転送してもらい、そのキャラクタの先頭に付加される
   スタートビットに基づいてデータ伝送速度を自動認識す
   るようにしたデータ速度自動認識回路において、 検出可能な最高のデータ伝送速度のＮ倍のクロックで前
   記キャラクタのスタートビット時間をカウントするカウ
   ンターと、そのカウンター出力に含まれる部分的なビッ
   ト列である、部分的ｎビット（但し、ｎ＜カウンタ出力
   のビット数）に基づいてデータ伝送速度を判定する手段
   とを備えたことを特徴とするデータ速度自動認識回路。
2. 【請求項２】 接続される相手端末より受信側でデータ
   伝送速度を特定可能なキャラクタを調歩同期式でシリア
   ル転送してもらい、そのキャラクタの先頭に付加される
   スタートビットに基づいてデータ伝送速度を自動認識す
   るようにしたデータ速度自動認識回路において、 検出可能な最高のデータ伝送速度のＮ倍のクロックで前
   記キャラクタのスタートビット時間をカウントするカウ
   ンターと、そのカウンター出力に含まれる部分的なビッ
   ト列である、部分的ｎビット（但し、ｎ＜カウンタ出力
   のビット数）に基づいてデータ伝送速度を仮判定する手
   段と、仮判定したデータ伝送速度のＮ倍のクロック信号
   を発生する手段と、この仮判定したデータ伝送速度のＮ
   倍のクロック信号に基づいて前記仮判定したデータ伝送
   速度の真偽を判定する手段とを備えたことを特徴とする
   データ速度自動認識回路。
3. 【請求項３】 前記部分的ｎビットは検出するデータ伝
   送速度に応じて変更されることを特徴とする請求項１又
   は請求項２に記載のデータ速度自動認識回路