JP3055487B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/27—Structural arrangements therefor
- H10P74/277—Circuits for electrically characterising or monitoring manufacturing processes, e.g. circuits in tested chips or circuits in testing wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特にＣ
ＭＯＳ構造で構成された論理回路を有する半導体集積回
路の裏面からレーザビームを照射することにより内部論
理状態を検出することができるパターンレイアウト構造
を有する半導体集積回路に関する。
ＭＯＳ構造で構成された論理回路を有する半導体集積回
路の裏面からレーザビームを照射することにより内部論
理状態を検出することができるパターンレイアウト構造
を有する半導体集積回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ ＬＳＩの内部論理を非接触で
検出する従来の試験方式には、電子ビームを配線に照射
することによりその配線より発生する２次電子を解析す
る方式や、ＥＢＩＣ(Electron Beam Induced Current)
と称する電子ビームを電気回路として使用している半導
体素子のＰＮ接合部に照射することによりその接合部の
論理を電子ビーム励起電流として検出する方式や、さら
にはＯＢＩＣ(Optical Beam Induced Current)と称する
レーザービームを電気回路として使用している半導体素
子のＰＮ接合部に照射することによりその接合部の論理
を光電流として検出する方式があった。
検出する従来の試験方式には、電子ビームを配線に照射
することによりその配線より発生する２次電子を解析す
る方式や、ＥＢＩＣ(Electron Beam Induced Current)
と称する電子ビームを電気回路として使用している半導
体素子のＰＮ接合部に照射することによりその接合部の
論理を電子ビーム励起電流として検出する方式や、さら
にはＯＢＩＣ(Optical Beam Induced Current)と称する
レーザービームを電気回路として使用している半導体素
子のＰＮ接合部に照射することによりその接合部の論理
を光電流として検出する方式があった。
【０００３】電子ビームを使用する環境は測定資料を設
置した空間を高真空にした状態で電子を照射しなければ
ならないため、装置が高価になり、さらに高真空を維持
する空間に物理的制限があるため測定対象ＬＳＩの大き
さや入出力端子数に制限があった。これに対しＯＢＩＣ
方式で用いるレーザビームは空気中で使用が可能なた
め、電子ビーム特有の装置や被測定ＬＳＩの制限に関し
ては問題はない。そのため、ＯＢＩＣ方式による非接触
にて内部論理状態を検出する方式が注目されてきてい
る。例えば、“Logic Failure Analysis of CMOS LSI U
sing a Laser Probe”，F.J. Henley, IEEE Proceeding
s of the International Reliability Physics Symposi
um, 1984, pp69-75.に詳細が報告されている。
置した空間を高真空にした状態で電子を照射しなければ
ならないため、装置が高価になり、さらに高真空を維持
する空間に物理的制限があるため測定対象ＬＳＩの大き
さや入出力端子数に制限があった。これに対しＯＢＩＣ
方式で用いるレーザビームは空気中で使用が可能なた
め、電子ビーム特有の装置や被測定ＬＳＩの制限に関し
ては問題はない。そのため、ＯＢＩＣ方式による非接触
にて内部論理状態を検出する方式が注目されてきてい
る。例えば、“Logic Failure Analysis of CMOS LSI U
sing a Laser Probe”，F.J. Henley, IEEE Proceeding
s of the International Reliability Physics Symposi
um, 1984, pp69-75.に詳細が報告されている。
【０００４】近年、そのＯＢＩＣ方式において、裏面Ｏ
ＢＩＣと称する、電気回路が形成されている面とは反対
の半導体基板の裏面からレーザ光をＰＮ接合部に照射す
ることによりその接合部の論理を光電流として検出する
方式が提案され、実用化されてきている。この方式につ
いては「裏面ＯＢＩＣスキャナー」上田勝英、原田廉史
著、ＬＳＩテスティングシンポジウム／１９９６会議
録、ｐｐ１６４−１６９に詳細が報告されている。
ＢＩＣと称する、電気回路が形成されている面とは反対
の半導体基板の裏面からレーザ光をＰＮ接合部に照射す
ることによりその接合部の論理を光電流として検出する
方式が提案され、実用化されてきている。この方式につ
いては「裏面ＯＢＩＣスキャナー」上田勝英、原田廉史
著、ＬＳＩテスティングシンポジウム／１９９６会議
録、ｐｐ１６４−１６９に詳細が報告されている。
【０００５】−裏面ＯＢＩＣ方式による論理検証につい
て− ＣＭＯＳ論理回路の動作測定はレーザ（主にＨｅ−Ｎｅ
レーザを使用）をＣＭＯＳゲートのドレイン領域に照射
することによりＬＳＩの外部電極端子に現れるＯＢＩＣ
を観察することにより可能である。
て− ＣＭＯＳ論理回路の動作測定はレーザ（主にＨｅ−Ｎｅ
レーザを使用）をＣＭＯＳゲートのドレイン領域に照射
することによりＬＳＩの外部電極端子に現れるＯＢＩＣ
を観察することにより可能である。
【０００６】図１２にＨｅ−Ｎｅレーザを用いたＯＢＩ
Ｃ検出装置の構成図を示す。Ｈｅ−Ｎｅレーザ発振器２
０より顕微鏡２１を介してＬＳＩ２２上のＣＭＯＳゲー
トのドレイン部にレーザ光が照射される。ＬＳＩ２２は
ステージ２３上にセットされており、ＬＳＩ２２に対す
る電源および信号は電源および信号発生源２４（近年は
テスタをダイレクト接続することで信号供給が簡易にな
ってきている）よりＯＢＩＣ検出器２５を介してステー
ジ２３より供給される。レーザ照射により発生するＯＢ
ＩＣ電流はＯＢＩＣ検出器２５にて検知されて出力す
る。
Ｃ検出装置の構成図を示す。Ｈｅ−Ｎｅレーザ発振器２
０より顕微鏡２１を介してＬＳＩ２２上のＣＭＯＳゲー
トのドレイン部にレーザ光が照射される。ＬＳＩ２２は
ステージ２３上にセットされており、ＬＳＩ２２に対す
る電源および信号は電源および信号発生源２４（近年は
テスタをダイレクト接続することで信号供給が簡易にな
ってきている）よりＯＢＩＣ検出器２５を介してステー
ジ２３より供給される。レーザ照射により発生するＯＢ
ＩＣ電流はＯＢＩＣ検出器２５にて検知されて出力す
る。
【０００７】図１３は図１２を参照して説明したＯＢＩ
Ｃ電流の検出のより詳細な説明を行うためのブロック図
である。電源および信号発生源２４から、電源および信
号が入力された状態で、レーザ光を照射されたＬＳＩ２
２においてＯＢＩＣ電流、すなわち光励起電流（以降、
Ｉｐｈと記す）が発生すると、電流は電源電圧端子ＶＤ
ＤよりＯＢＩＣ検出器２５を介してＬＳＩ２２に流れ
る。そのときＯＢＩＣ検出器２５はＩｐｈにより出力電
圧の微小変化ΔＶｐｈを発生させる。ΔＶｐｈは増幅器
２７にて増幅されＡ−Ｄ変換器２８によりデジタル信号
に変換されてコンピュータ２６へ出力する。
Ｃ電流の検出のより詳細な説明を行うためのブロック図
である。電源および信号発生源２４から、電源および信
号が入力された状態で、レーザ光を照射されたＬＳＩ２
２においてＯＢＩＣ電流、すなわち光励起電流（以降、
Ｉｐｈと記す）が発生すると、電流は電源電圧端子ＶＤ
ＤよりＯＢＩＣ検出器２５を介してＬＳＩ２２に流れ
る。そのときＯＢＩＣ検出器２５はＩｐｈにより出力電
圧の微小変化ΔＶｐｈを発生させる。ΔＶｐｈは増幅器
２７にて増幅されＡ−Ｄ変換器２８によりデジタル信号
に変換されてコンピュータ２６へ出力する。
【０００８】−ＯＢＩＣ電流、すなわち光励起電流Ｉｐ
ｈの発生のメカニズム− 次に、Ｉｐｈ発生のメカニズムをインバータ回路を用い
て説明する。
ｈの発生のメカニズム− 次に、Ｉｐｈ発生のメカニズムをインバータ回路を用い
て説明する。
【０００９】図１４、図１６は論理が正反対のインバー
タ回路図であり（後述する）、それらの簡易な断面構造
が図１５（Ａ），（Ｂ）および、図１７（Ａ），（Ｂ）
に示されている。断面構造図はＰ型の半導体基板３０に
Ｐチャネルトランジスタ（以降、ＰｃｈＴｒと記す）領
域を形成するＮ型不純物領域３１と、基板と同じ導電型
の不純物領域に形成されるＮチャネルトランジスタ（以
降、ＮｃｈＴｒと記す）領域を示している。ＰｃｈＴｒ
領域にはＮ型不純物領域３１上にソース電極となるＰ型
不純物領域３２ｓ、ドレイン電極となるＰ型不純物領域
３２ｄおよびＮ型不純物領域３１を高電位にクランプす
るためのＶＤＤ電極であるＮ型不純物領域３３が形成さ
れている。また、ＮｃｈＴｒ領域には基板と同じ導電型
の不純物領域上にソース電極となるＮ型不純物領域３４
ｓ、ドレイン電極となるＮ型不純物領域３４ｄおよび、
基板を低電位にクランプするためのＧＮＤ電極であるＰ
型不純物領域３５が形成されている。配線構造は略図で
示してあり、まずインバータ回路の入力配線３６はＰｃ
ｈＴｒおよびＮｃｈＴｒのゲート電極に接続されてお
り、インバータ回路の出力配線３７はＰｃｈＴｒのドレ
イン部３２ｄおよびＮｃｈＴｒのドレイン部３４ｄに接
続されている。さらに、ＶＤＤ電源配線はＰｃｈＴｒの
ソース部３２ｓおよびＶＤＤクランプ電極であるＮ型不
純物領域３３に接続され、ＧＮＤ電源配線はＮｃｈＴｒ
のソース部３４ｓおよびＧＮＤクランプ電極であるＰ型
不純物領域３５に接続されている。
タ回路図であり（後述する）、それらの簡易な断面構造
が図１５（Ａ），（Ｂ）および、図１７（Ａ），（Ｂ）
に示されている。断面構造図はＰ型の半導体基板３０に
Ｐチャネルトランジスタ（以降、ＰｃｈＴｒと記す）領
域を形成するＮ型不純物領域３１と、基板と同じ導電型
の不純物領域に形成されるＮチャネルトランジスタ（以
降、ＮｃｈＴｒと記す）領域を示している。ＰｃｈＴｒ
領域にはＮ型不純物領域３１上にソース電極となるＰ型
不純物領域３２ｓ、ドレイン電極となるＰ型不純物領域
３２ｄおよびＮ型不純物領域３１を高電位にクランプす
るためのＶＤＤ電極であるＮ型不純物領域３３が形成さ
れている。また、ＮｃｈＴｒ領域には基板と同じ導電型
の不純物領域上にソース電極となるＮ型不純物領域３４
ｓ、ドレイン電極となるＮ型不純物領域３４ｄおよび、
基板を低電位にクランプするためのＧＮＤ電極であるＰ
型不純物領域３５が形成されている。配線構造は略図で
示してあり、まずインバータ回路の入力配線３６はＰｃ
ｈＴｒおよびＮｃｈＴｒのゲート電極に接続されてお
り、インバータ回路の出力配線３７はＰｃｈＴｒのドレ
イン部３２ｄおよびＮｃｈＴｒのドレイン部３４ｄに接
続されている。さらに、ＶＤＤ電源配線はＰｃｈＴｒの
ソース部３２ｓおよびＶＤＤクランプ電極であるＮ型不
純物領域３３に接続され、ＧＮＤ電源配線はＮｃｈＴｒ
のソース部３４ｓおよびＧＮＤクランプ電極であるＰ型
不純物領域３５に接続されている。
【００１０】図１４のインバータ回路は入力にＨレベル
を印加したとき、Ｌレベルが出力するモードである。こ
の状態はＰｃｈＴｒがオフ状態でＮｃｈＴｒがオン状態
である。Ｉｐｈの検出はＰｃｈＴｒまたはＮｃｈＴｒの
ドレイン部にレーザ光を照射することで得られる。図１
５（Ａ）はＰｃｈＴｒのドレイン３２ｄを形成するＰＮ
接合部にレーザビームを照射したときの論理判定の状態
を示している。レーザビームを照射したときＰ／Ｎ接合
部で発生する電子・正孔対は、電子はＰｃｈＴｒ領域を
クランプしているＶＤＤ電極３３に流れ、正孔は出力配
線３７を介して、ＮｃｈＴｒからＧＮＤへ流れる。した
がって、ＬＳＩの電源端子には微小な光励起電流Ｉｐｈ
の増加がみられる。図１５（Ｂ）は同一状態でＮｃｈＴ
ｒのドレイン３４ｄを形成するＰＮ接合部にレーザビー
ムを照射したときの論理判定の状態を示している。発生
する電子・正孔対は、電子はオン状態のＮｃｈＴｒから
ＧＮＤ方向へ流れ、正孔はＮｃｈＴｒ領域をクランプし
ているＧＮＤ電極３５に流れ、したがって、電子・正孔
対は再結合してしまうため、Ｉｐｈは流れないことにな
る。
を印加したとき、Ｌレベルが出力するモードである。こ
の状態はＰｃｈＴｒがオフ状態でＮｃｈＴｒがオン状態
である。Ｉｐｈの検出はＰｃｈＴｒまたはＮｃｈＴｒの
ドレイン部にレーザ光を照射することで得られる。図１
５（Ａ）はＰｃｈＴｒのドレイン３２ｄを形成するＰＮ
接合部にレーザビームを照射したときの論理判定の状態
を示している。レーザビームを照射したときＰ／Ｎ接合
部で発生する電子・正孔対は、電子はＰｃｈＴｒ領域を
クランプしているＶＤＤ電極３３に流れ、正孔は出力配
線３７を介して、ＮｃｈＴｒからＧＮＤへ流れる。した
がって、ＬＳＩの電源端子には微小な光励起電流Ｉｐｈ
の増加がみられる。図１５（Ｂ）は同一状態でＮｃｈＴ
ｒのドレイン３４ｄを形成するＰＮ接合部にレーザビー
ムを照射したときの論理判定の状態を示している。発生
する電子・正孔対は、電子はオン状態のＮｃｈＴｒから
ＧＮＤ方向へ流れ、正孔はＮｃｈＴｒ領域をクランプし
ているＧＮＤ電極３５に流れ、したがって、電子・正孔
対は再結合してしまうため、Ｉｐｈは流れないことにな
る。
【００１１】図１６は入力にＬレベルを印加したとき、
Ｈレベルが出力するインバータ回路のモードである。こ
の状態はＮｃｈＴｒがオフ状態で、ＰｃｈＴｒがオン状
態である。図１７（Ａ）はＰｃｈＴｒのドレイン３２ｄ
を形成するＰＮ接合部にビームを照射したときの論理判
定の状態を示している。レーザビームを照射したとき発
生する電子・正孔対は、電子はＰｃｈＴｒ領域をクラン
プしているＶＤＤ電極３３に流れ、正孔はオン状態のＰ
ｃｈＴｒからＶＤＤ電極３３方向へ流れ、したがって、
電子・正孔対は再結合してしまうため、Ｉｐｈは流れな
い。
Ｈレベルが出力するインバータ回路のモードである。こ
の状態はＮｃｈＴｒがオフ状態で、ＰｃｈＴｒがオン状
態である。図１７（Ａ）はＰｃｈＴｒのドレイン３２ｄ
を形成するＰＮ接合部にビームを照射したときの論理判
定の状態を示している。レーザビームを照射したとき発
生する電子・正孔対は、電子はＰｃｈＴｒ領域をクラン
プしているＶＤＤ電極３３に流れ、正孔はオン状態のＰ
ｃｈＴｒからＶＤＤ電極３３方向へ流れ、したがって、
電子・正孔対は再結合してしまうため、Ｉｐｈは流れな
い。
【００１２】図１７（Ｂ）はＮｃｈＴｒのドレイン３４
ｄを形成するＰＮ接合部にビームを照射したときの論理
判定の状態を示している。発生する電子・正孔対は、電
子は出力配線３７を介して、ＰｃｈＴｒからＶＤＤへ流
れ、正孔はＮｃｈＴｒ領域をクランプしているＧＮＤ電
極３５に流れ、したがって、ＬＳＩの電源端子にはＩｐ
ｈ電流が流れることになる。
ｄを形成するＰＮ接合部にビームを照射したときの論理
判定の状態を示している。発生する電子・正孔対は、電
子は出力配線３７を介して、ＰｃｈＴｒからＶＤＤへ流
れ、正孔はＮｃｈＴｒ領域をクランプしているＧＮＤ電
極３５に流れ、したがって、ＬＳＩの電源端子にはＩｐ
ｈ電流が流れることになる。
【００１３】以上説明したように、ＣＭＯＳインバータ
回路のドレイン部にレーザ光を照射することにより、出
力している論理を非接触で検出することができる。
回路のドレイン部にレーザ光を照射することにより、出
力している論理を非接触で検出することができる。
【００１４】
【発明が解決しようとする課題】以上説明した裏面ＯＢ
ＩＣ方式の論理検出法には以下の問題がある。
ＩＣ方式の論理検出法には以下の問題がある。
【００１５】１つは測定データ解析の複雑さである。従
来のＣＭＯＳ回路のパターンレイアウトにおけるドレイ
ン部にレーザ光を照射することにより、出力している論
理を非接触で検出できるが、この論理を判定するための
Ｉｐｈの発生の有無は照射位置により全く正反対の結果
が出ることである。上述のインバータ回路の例からわか
るように、出力Ｌレベルのとき、ＰｃｈＴｒのドレイン
部にレーザを照射したときＩｐｈは発生するが、Ｎｃｈ
Ｔｒのドレイン部にレーザを照射したときはＩｐｈは発
生しない。また、出力Ｈレベルのとき、ＰｃｈＴｒのド
レイン部にレーザを照射したときＩｐｈは発生しない
が、ＮｃｈＴｒのドレイン部にレーザを照射したときは
Ｉｐｈは発生する。したがって、大量の論理情報を収集
するとき、レーザ照射点がどのトランジスタのドレイン
部か、すなわちＰｃｈＴｒのドレイン部か、ＮｃｈＴｒ
のドレイン部かを判断しながら、Ｉｐｈ有無を検査し、
論理を判定しなければならないため、混乱を招き、誤判
定を起こす欠点がある。
来のＣＭＯＳ回路のパターンレイアウトにおけるドレイ
ン部にレーザ光を照射することにより、出力している論
理を非接触で検出できるが、この論理を判定するための
Ｉｐｈの発生の有無は照射位置により全く正反対の結果
が出ることである。上述のインバータ回路の例からわか
るように、出力Ｌレベルのとき、ＰｃｈＴｒのドレイン
部にレーザを照射したときＩｐｈは発生するが、Ｎｃｈ
Ｔｒのドレイン部にレーザを照射したときはＩｐｈは発
生しない。また、出力Ｈレベルのとき、ＰｃｈＴｒのド
レイン部にレーザを照射したときＩｐｈは発生しない
が、ＮｃｈＴｒのドレイン部にレーザを照射したときは
Ｉｐｈは発生する。したがって、大量の論理情報を収集
するとき、レーザ照射点がどのトランジスタのドレイン
部か、すなわちＰｃｈＴｒのドレイン部か、ＮｃｈＴｒ
のドレイン部かを判断しながら、Ｉｐｈ有無を検査し、
論理を判定しなければならないため、混乱を招き、誤判
定を起こす欠点がある。
【００１６】２つ目は誤動作の問題である。Ｐ型半導体
基板のＰｃｈＴｒのドレイン部にレーザを照射したと
き、誤動作が発生する。図１５はこの原理を説明するた
めのＬＳＩの断面図である。ＰｃｈＴｒはＰ型半導体基
板３０上にＮ型不純物領域３１を形成し、その中にソー
ス３２ｓおよびドレイン３２ｄを形成している。今、ド
レイン部３２ｄにレーザビームを照射するときレーザは
Ｎ型不純物領域３１を貫通してドレイン部に到達する
が、そのとき、Ｎ型不純物領域３１を形成するＰＮ接合
部で電子・正孔対を発生してしまう。電子はＮ型不純物
領域３１をＶＤＤ電位でクランプしているＶＤＤ電極３
３より、ＶＤＤ電源へ流れ、正孔はＰ型半導体基板３０
をＧＮＤ電位にクランプしているＧＮＤ電極３５よりＧ
ＮＤ電源へ流れ、したがって、内部回路の論理に無関係
にＩｐｈが発生するため、論理の判定ができなくなる欠
点がある。
基板のＰｃｈＴｒのドレイン部にレーザを照射したと
き、誤動作が発生する。図１５はこの原理を説明するた
めのＬＳＩの断面図である。ＰｃｈＴｒはＰ型半導体基
板３０上にＮ型不純物領域３１を形成し、その中にソー
ス３２ｓおよびドレイン３２ｄを形成している。今、ド
レイン部３２ｄにレーザビームを照射するときレーザは
Ｎ型不純物領域３１を貫通してドレイン部に到達する
が、そのとき、Ｎ型不純物領域３１を形成するＰＮ接合
部で電子・正孔対を発生してしまう。電子はＮ型不純物
領域３１をＶＤＤ電位でクランプしているＶＤＤ電極３
３より、ＶＤＤ電源へ流れ、正孔はＰ型半導体基板３０
をＧＮＤ電位にクランプしているＧＮＤ電極３５よりＧ
ＮＤ電源へ流れ、したがって、内部回路の論理に無関係
にＩｐｈが発生するため、論理の判定ができなくなる欠
点がある。
【００１７】さらに、ＬＳＩの発展における多層配線構
造化と微細構造化の進捗、特に微細構造化の進捗によ
り、半導体素子部領域が小さくなりまた、隣接素子間の
距離が小さくなるため、目的の箇所のみへのレーザービ
ームの照射が困難になる欠点がある。
造化と微細構造化の進捗、特に微細構造化の進捗によ
り、半導体素子部領域が小さくなりまた、隣接素子間の
距離が小さくなるため、目的の箇所のみへのレーザービ
ームの照射が困難になる欠点がある。
【００１８】本発明の目的は、半導体基板の裏面からレ
ーザビームを照射する裏面ＯＢＩＣ方式により、非接触
でＣＭＯＳ ＬＳＩの内部論理状態を、容易にかつ誤り
なく検出することができるパターンレイアウト構造を提
供することである。
ーザビームを照射する裏面ＯＢＩＣ方式により、非接触
でＣＭＯＳ ＬＳＩの内部論理状態を、容易にかつ誤り
なく検出することができるパターンレイアウト構造を提
供することである。
【００１９】
【課題を解決するための手段】本発明の半導体集積回路
は、論理回路の試験のため半導体基板の裏面からレーザ
光を照射する不純物領域を有する。
は、論理回路の試験のため半導体基板の裏面からレーザ
光を照射する不純物領域を有する。
【００２０】不純物領域は半導体基板の導電型と異なる
導電型を有し、電源電圧クランプ領域および論理回路を
構成する半導体素子領域と電気回路的に独立している。
導電型を有し、電源電圧クランプ領域および論理回路を
構成する半導体素子領域と電気回路的に独立している。
【００２１】不純物領域は、半導体基板上の一定の区域
に整列配置され、論理回路の試験の必要に応じ、それぞ
れ試験対象回路の出力部にパターン配線を介して接続さ
れてもよい。
に整列配置され、論理回路の試験の必要に応じ、それぞ
れ試験対象回路の出力部にパターン配線を介して接続さ
れてもよい。
【００２２】不純物領域は必要に応じ、その不純物領域
に設けられるコンタクト孔を介してパターン配線と接続
され、コンタクト孔を介してパターン配線に接続される
ときは、パターン配線により覆われるのが望ましい。
に設けられるコンタクト孔を介してパターン配線と接続
され、コンタクト孔を介してパターン配線に接続される
ときは、パターン配線により覆われるのが望ましい。
【００２３】不純物領域は、半導体基板上のパターン配
線のピッチと同一ピッチで整列配置されてもよい。
線のピッチと同一ピッチで整列配置されてもよい。
【００２４】パターン配線は、電気回路を構成し、また
は電気回路から独立している。
は電気回路から独立している。
【００２５】不純物領域に、コンタクト孔を介して接続
されたパターン配線は、必要に応じ該パターン配線の上
層にあって交差するパターン配線にレーザ溶接により接
続される。
されたパターン配線は、必要に応じ該パターン配線の上
層にあって交差するパターン配線にレーザ溶接により接
続される。
【００２６】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２７】まず、本発明の基本的なパターンレイアウ
ト構成を説明し、次にその構成を用いた裏面ＯＢＩＣ方
式によるＩｐｈの検出原理を説明する。次に、ＬＳＩの
パターンレイアウトへの応用を３例説明する。最後に、
ＬＳＩの大規模化に対し、パターンレイアウトを充実す
るための工夫について説明する。
ト構成を説明し、次にその構成を用いた裏面ＯＢＩＣ方
式によるＩｐｈの検出原理を説明する。次に、ＬＳＩの
パターンレイアウトへの応用を３例説明する。最後に、
ＬＳＩの大規模化に対し、パターンレイアウトを充実す
るための工夫について説明する。
【００２８】−パターンレイアウト構成の説明− 図１は本発明のパターンレイアウトの基本を示す断面構
造図である。Ｐ型半導体基板１０１上に、基板電位を含
む電源電圧クランプ領域１０２や内部論理回路を構成す
る半導体素子形成領域１０３とは電気回路的に独立した
Ｎ型不純物領域１０４を有している。このＮ型不純物領
域１０４下には半導体基板の裏面に至るまでＰＮ接合層
は存在しない。
造図である。Ｐ型半導体基板１０１上に、基板電位を含
む電源電圧クランプ領域１０２や内部論理回路を構成す
る半導体素子形成領域１０３とは電気回路的に独立した
Ｎ型不純物領域１０４を有している。このＮ型不純物領
域１０４下には半導体基板の裏面に至るまでＰＮ接合層
は存在しない。
【００２９】裏面ＯＢＩＣ方式によるＬＳＩの各内部論
理回路の出力論理の検出には、上述のＮ型不純物領域１
０４を用いる。図２（Ａ），（Ｂ）はその論理検出のた
めの回路構成を示す。ＬＳＩを構成する各内部論理回路
１０５の出力配線１０６は電気的に独立したＮ型不純物
領域１０４に接続される。
理回路の出力論理の検出には、上述のＮ型不純物領域１
０４を用いる。図２（Ａ），（Ｂ）はその論理検出のた
めの回路構成を示す。ＬＳＩを構成する各内部論理回路
１０５の出力配線１０６は電気的に独立したＮ型不純物
領域１０４に接続される。
【００３０】−裏面ＯＢＩＣ方式によるＩｐｈの検出原
理の説明− 図２（Ａ）は、ＣＭＯＳ型内部論理回路の出力端子にＬ
レベルが出力したときの裏面ＯＢＩＣ方式による論理検
出の説明図である。内部論理回路１０５の出力はＬレベ
ルのため、レーザビーム照射によりＮ型不純物領域１０
４に電子・正孔対が発生したとき、電子は、内部論理回
路の出力はＬレベルでＧＮＤと導通しているため、出力
配線１０６を介してＧＮＤ端子に流れる。正孔は、半導
体基板１０１を最低電位にクランプしているＧＮＤ電極
１０７よりＧＮＤ端子へ流れる。したがって、それらの
電子・正孔はＧＮＤ端子にて再結合してしまうため、Ｉ
ｐｈは発生しない。
理の説明− 図２（Ａ）は、ＣＭＯＳ型内部論理回路の出力端子にＬ
レベルが出力したときの裏面ＯＢＩＣ方式による論理検
出の説明図である。内部論理回路１０５の出力はＬレベ
ルのため、レーザビーム照射によりＮ型不純物領域１０
４に電子・正孔対が発生したとき、電子は、内部論理回
路の出力はＬレベルでＧＮＤと導通しているため、出力
配線１０６を介してＧＮＤ端子に流れる。正孔は、半導
体基板１０１を最低電位にクランプしているＧＮＤ電極
１０７よりＧＮＤ端子へ流れる。したがって、それらの
電子・正孔はＧＮＤ端子にて再結合してしまうため、Ｉ
ｐｈは発生しない。
【００３１】図２（Ｂ）はＣＯＭＳ型内部論理回路の出
力端子にＨレベルが出力したときの裏面ＯＢＩＣ方式に
よる論理検出の説明図である。内部論理回路１０５の出
力はＨレベルのため、レーザビーム照射によりＮ型不純
物領域１０４に電子・正孔対が発生したとき、電子は、
内部論理回路の出力はＨレベルでＶＤＤと導通している
ため、出力配線１０６を介してＶＤＤに流れる。正孔
は、半導体基板１０１を最低電位にクランプしているＧ
ＮＤ電極１０７よりＧＮＤ端子へ流れる。したがって、
それらの電子・正孔は互いに反対電極に流れていくた
め、Ｉｐｈが発生する。
力端子にＨレベルが出力したときの裏面ＯＢＩＣ方式に
よる論理検出の説明図である。内部論理回路１０５の出
力はＨレベルのため、レーザビーム照射によりＮ型不純
物領域１０４に電子・正孔対が発生したとき、電子は、
内部論理回路の出力はＨレベルでＶＤＤと導通している
ため、出力配線１０６を介してＶＤＤに流れる。正孔
は、半導体基板１０１を最低電位にクランプしているＧ
ＮＤ電極１０７よりＧＮＤ端子へ流れる。したがって、
それらの電子・正孔は互いに反対電極に流れていくた
め、Ｉｐｈが発生する。
【００３２】この論理検出方式は出力配線の論理のみに
依存し、論理がＬならばレーザ照射による励起キャリア
は再結合してＩｐｈは発生せず、論理がＨならば励起キ
ャリアは互いに反対電極に流れていくため、Ｉｐｈが発
生する。
依存し、論理がＬならばレーザ照射による励起キャリア
は再結合してＩｐｈは発生せず、論理がＨならば励起キ
ャリアは互いに反対電極に流れていくため、Ｉｐｈが発
生する。
【００３３】−ＬＳＩのパターンレイアウトへの応用− この構造を用いたＬＳＩのパターンレイアウトへの応用
例を３例示す。
例を３例示す。
【００３４】図３（Ａ）は本発明の第一の実施形態のＡ
ＳＩＣ(Applicaiton Specific Integrated Circuits)に
代表されるＣＭＯＳゲートアレイを概略的に示す平面図
である。半導体チップ１の外周に配置されたボンディン
グバッド部２の内部に入出力回路部３を配置し、その中
に内部論理回路部を設置してある。内部論理回路部はあ
らかじめ形成された、基本論理回路を構成するセルと称
する基本単位の素子群がアレイ状に配置されたセル群領
域４と、基本論理回路間を接続したり、基本論理回路と
入出力回路間を接続するために設けられた規格化された
配線チャネル領域５（パターン配線領域）で構成されて
いる。その配線チャネル領域５に配線チャネルピッチに
合うように、互いに電気回路的に独立したＩｐｈ検出用
パターンであるＮ型不純物領域６が設けてある。図３
（Ｂ）は鎖線で囲まれた箇所の拡大図であり、配線チャ
ネル領域５に配線チャネルピッチに合うように、互いに
電気的に独立したＮ型不純物領域６が設けてある。
ＳＩＣ(Applicaiton Specific Integrated Circuits)に
代表されるＣＭＯＳゲートアレイを概略的に示す平面図
である。半導体チップ１の外周に配置されたボンディン
グバッド部２の内部に入出力回路部３を配置し、その中
に内部論理回路部を設置してある。内部論理回路部はあ
らかじめ形成された、基本論理回路を構成するセルと称
する基本単位の素子群がアレイ状に配置されたセル群領
域４と、基本論理回路間を接続したり、基本論理回路と
入出力回路間を接続するために設けられた規格化された
配線チャネル領域５（パターン配線領域）で構成されて
いる。その配線チャネル領域５に配線チャネルピッチに
合うように、互いに電気回路的に独立したＩｐｈ検出用
パターンであるＮ型不純物領域６が設けてある。図３
（Ｂ）は鎖線で囲まれた箇所の拡大図であり、配線チャ
ネル領域５に配線チャネルピッチに合うように、互いに
電気的に独立したＮ型不純物領域６が設けてある。
【００３５】図４は図３に示す実施形態の例としての具
体的レイアウト図である。Ｉｐｈ検出用パターンである
Ｎ型不純物領域６０〜６９は配線チャネルピッチ（パタ
ーン配線ピッチ）と同一ピッチで、等間隔で配置されて
いる。そのＩｐｈ検出用パターン６の上を被った配線１
５０〜１５５が配置されている。ここで、配線１５２に
注目したとき、Ｉｐｈ検出用パターンであるＮ型不純物
領域６２はコンタクト７２を介して配線１５２と導通し
ているが、Ｉｐｈ検出用パターンであるＮ型不純物領域
６７とは導通していない。これは同一配線のため一カ所
での測定だけでよいためであり、さらに配線に余分の容
量がつくことを防止するためである。このような任意の
Ｉｐｈ検出用パターン箇所のみを開孔する手段は公知の
ゲートアレイ品製造手順にて明らかである。すなわち、
カスタム品種はシミュレーションにより基本論理回路ブ
ロック間を接続して所望の電気回路を作成するため、品
種毎のマスクはコンタクト工程から行われ、さらに、そ
のコンタクト孔の開孔の有無は各品種に対応して決定さ
れるため、作業上全く問題はない。
体的レイアウト図である。Ｉｐｈ検出用パターンである
Ｎ型不純物領域６０〜６９は配線チャネルピッチ（パタ
ーン配線ピッチ）と同一ピッチで、等間隔で配置されて
いる。そのＩｐｈ検出用パターン６の上を被った配線１
５０〜１５５が配置されている。ここで、配線１５２に
注目したとき、Ｉｐｈ検出用パターンであるＮ型不純物
領域６２はコンタクト７２を介して配線１５２と導通し
ているが、Ｉｐｈ検出用パターンであるＮ型不純物領域
６７とは導通していない。これは同一配線のため一カ所
での測定だけでよいためであり、さらに配線に余分の容
量がつくことを防止するためである。このような任意の
Ｉｐｈ検出用パターン箇所のみを開孔する手段は公知の
ゲートアレイ品製造手順にて明らかである。すなわち、
カスタム品種はシミュレーションにより基本論理回路ブ
ロック間を接続して所望の電気回路を作成するため、品
種毎のマスクはコンタクト工程から行われ、さらに、そ
のコンタクト孔の開孔の有無は各品種に対応して決定さ
れるため、作業上全く問題はない。
【００３６】さらに、配線の通過しないＩｐｈ検出用パ
ターン６４，６６は必要がないため、コンタクトの必要
はない。また、そのコンタクト孔選択は上の説明から明
らかである。
ターン６４，６６は必要がないため、コンタクトの必要
はない。また、そのコンタクト孔選択は上の説明から明
らかである。
【００３７】図５（Ａ）は本発明の第二の実施形態のＣ
ＭＯＳゲートアレイを概略的に示す平面図である。第一
の実施形態と同様なチップ構成において、セル群領域４
内部にセルと称する半導体素子形成領域４０とは電気回
路的に独立したＩｐｈ検出用パターンであるＮ型不純物
領域６を設けてある。図５（Ｂ）はセル群領域４内部の
任意の箇所として鎖線で囲まれた部分の拡大図であり、
基本論理回路を構成するセル４０の間に規則的にＩｐｈ
検出用パターンであるＮ型不純物領域６を分散配置して
ある。この配置は、各基本論理回路の出力部の論理検証
とともに、基本論理を構成している回路の内部検証も容
易にできる。
ＭＯＳゲートアレイを概略的に示す平面図である。第一
の実施形態と同様なチップ構成において、セル群領域４
内部にセルと称する半導体素子形成領域４０とは電気回
路的に独立したＩｐｈ検出用パターンであるＮ型不純物
領域６を設けてある。図５（Ｂ）はセル群領域４内部の
任意の箇所として鎖線で囲まれた部分の拡大図であり、
基本論理回路を構成するセル４０の間に規則的にＩｐｈ
検出用パターンであるＮ型不純物領域６を分散配置して
ある。この配置は、各基本論理回路の出力部の論理検証
とともに、基本論理を構成している回路の内部検証も容
易にできる。
【００３８】図６（Ａ）に示す３入力ＡＮＤ回路を用い
て図５に示す型のＣＭＯＳ ＬＳＩにおける内部検証の
実施例を示す。一般にＡＮＤ回路はＮＡＮＤ回路の後方
にインバータ回路を付けて構成している。したがって、
ＡＮＤ回路内部を検証するとき、ＮＡＮＤ回路の出力論
理とインバータ回路の出力論理を検証すれば確実であ
る。
て図５に示す型のＣＭＯＳ ＬＳＩにおける内部検証の
実施例を示す。一般にＡＮＤ回路はＮＡＮＤ回路の後方
にインバータ回路を付けて構成している。したがって、
ＡＮＤ回路内部を検証するとき、ＮＡＮＤ回路の出力論
理とインバータ回路の出力論理を検証すれば確実であ
る。
【００３９】図６（Ａ）は３入力ＡＮＤ回路のトランジ
スタ構成図であり、４個のＰｃｈＴｒ（Ｐ１，Ｐ２，Ｐ
３，Ｐ４）と４個のＮｃｈＴｒ（Ｎ１，Ｎ２，Ｎ３，Ｎ
４）から構成されている。図６（Ｂ）は３入力ＡＮＤ回
路のパターンレイアイト図であり、最大２入力ＮＡＮＤ
回路が形成できるトランジスタ群を１セルとして、２セ
ル分のレイアウト表示がなされている。各トランジスタ
の番号は図６（Ａ）、（Ｂ）の回路をレイアウトしたパ
ターンである図７と対応する。第一の実施例と同様、Ｉ
ｐｈ検出用パターンであるＮ型不純物領域６１０〜６２
５に設けるコンタクトは任意に設置できる。本例にて必
要なコンタクトは３入力ＮＡＮＤ回路の出力配線部のみ
のため、Ｉｐｈ検出用パターン６１３上にのみ設けられ
ているコンタクト７のみである。この配置により、容易
に論理を検証することができる。
スタ構成図であり、４個のＰｃｈＴｒ（Ｐ１，Ｐ２，Ｐ
３，Ｐ４）と４個のＮｃｈＴｒ（Ｎ１，Ｎ２，Ｎ３，Ｎ
４）から構成されている。図６（Ｂ）は３入力ＡＮＤ回
路のパターンレイアイト図であり、最大２入力ＮＡＮＤ
回路が形成できるトランジスタ群を１セルとして、２セ
ル分のレイアウト表示がなされている。各トランジスタ
の番号は図６（Ａ）、（Ｂ）の回路をレイアウトしたパ
ターンである図７と対応する。第一の実施例と同様、Ｉ
ｐｈ検出用パターンであるＮ型不純物領域６１０〜６２
５に設けるコンタクトは任意に設置できる。本例にて必
要なコンタクトは３入力ＮＡＮＤ回路の出力配線部のみ
のため、Ｉｐｈ検出用パターン６１３上にのみ設けられ
ているコンタクト７のみである。この配置により、容易
に論理を検証することができる。
【００４０】図８（Ａ）は本発明の第三の実施形態であ
る専用設計品への適用例であり、ＬＳＩの任意の箇所に
Ｉｐｈ検出用パターンであるＮ型不純物領域６をアレイ
状にかためて配置している。図８（Ｂ）はＩｐｈ検出用
パターンをアレイ状にかためて配置してある箇所として
鎖線で囲まれた部分の拡大図であり、論理検証を必要と
する配線を引き出して接続しておくことが可能である。
以上説明したように、ＬＳＩ上でＩｐｈ検出用パターン
であるＮ型不純物領域を規則的に配置することにより、
レーザ照射を最小のスキャン行路で実現している。
る専用設計品への適用例であり、ＬＳＩの任意の箇所に
Ｉｐｈ検出用パターンであるＮ型不純物領域６をアレイ
状にかためて配置している。図８（Ｂ）はＩｐｈ検出用
パターンをアレイ状にかためて配置してある箇所として
鎖線で囲まれた部分の拡大図であり、論理検証を必要と
する配線を引き出して接続しておくことが可能である。
以上説明したように、ＬＳＩ上でＩｐｈ検出用パターン
であるＮ型不純物領域を規則的に配置することにより、
レーザ照射を最小のスキャン行路で実現している。
【００４１】次に、Ｉｐｈ検出用パターンであるＮ型不
純物領域の形状に関して説明する。従来半導体素子部の
遅延の大きかったため、あまり配線系について厳しい規
格要求はなかった。しかしながら、微細化の進歩により
半導体素子部のスピードが大幅に向上し、今や配線の遅
延問題が顕在化してきた。そのため、遅延の要因となる
抵抗や容量は厳しく制限を受けるようになった。しかし
ながら、一方で大規模化、複合化が進んでおり、ＬＳＩ
内部の論理検証は一段と必要になってきた。そのため、
本発明によるＩｐｈ検出用パターンであるＮ型不純物領
域は最小の形状であり、かつ必要なときに簡単な加工に
よりＩｐｈ検出用パターンであるＮ型不純物領域と配線
を導通させる工夫が必要になってきた。
純物領域の形状に関して説明する。従来半導体素子部の
遅延の大きかったため、あまり配線系について厳しい規
格要求はなかった。しかしながら、微細化の進歩により
半導体素子部のスピードが大幅に向上し、今や配線の遅
延問題が顕在化してきた。そのため、遅延の要因となる
抵抗や容量は厳しく制限を受けるようになった。しかし
ながら、一方で大規模化、複合化が進んでおり、ＬＳＩ
内部の論理検証は一段と必要になってきた。そのため、
本発明によるＩｐｈ検出用パターンであるＮ型不純物領
域は最小の形状であり、かつ必要なときに簡単な加工に
よりＩｐｈ検出用パターンであるＮ型不純物領域と配線
を導通させる工夫が必要になってきた。
【００４２】まずＮ型不純物領域の最小の形状は、配線
下に設けるコンタクトは少なくとも、その配線幅より小
さいサイズであり、図９に示すように、半導体基板１０
１上にＩｐｈ検出用パターンであるＮ型不純物領域６を
設け、その上を被った絶縁膜８のＩｐｈ検出用パターン
６上にコンタクト７を設け、さらにＩｐｈ検出用パター
ンおよびコンタクト７全体を被うように、配線１５が布
線されている形状である。この形状の作成はコンタクト
７をセルファーラインとしてイオン注入や不純物拡散を
行うことにより容易に実現できる。
下に設けるコンタクトは少なくとも、その配線幅より小
さいサイズであり、図９に示すように、半導体基板１０
１上にＩｐｈ検出用パターンであるＮ型不純物領域６を
設け、その上を被った絶縁膜８のＩｐｈ検出用パターン
６上にコンタクト７を設け、さらにＩｐｈ検出用パター
ンおよびコンタクト７全体を被うように、配線１５が布
線されている形状である。この形状の作成はコンタクト
７をセルファーラインとしてイオン注入や不純物拡散を
行うことにより容易に実現できる。
【００４３】後者の加工によりＩｐｈ検出用パターンで
あるＮ型不純物領域と任意の配線を導通させるレイアウ
トを図１０に示す。Ｉｐｈ検出用パターンであるＮ型不
純物領域６の設けられたコンタクト７を被うように回路
上独立した配線１０を形成する。その配線１０の一部
は、上層に付線される電気回路からの信号配線１６と重
なり合うように配置される形状である。図１１は簡単な
加工によりＩｐｈ検出用パターンであるＮ型不純物領域
６と配線１６を導通させる加工方法の説明図である。図
１０のような形状において、信号配線１６の論理検証が
必要になったとき、Ｉｐｈ検出用パターン用配線１０と
信号線１６が重なり合う箇所１７に図１１に示すように
レーザビームを照射し、熱により短絡させることが可能
である。あるいは、メカニカルプローバによる圧着でも
短絡させることが可能である（図を省略）。上述したＩ
ｐｈ検出用パターン用配線１０は通常のＣＭＯＳ回路ゲ
ート電極に用いられるポリクリスタル・シリコンでもよ
く、そのとき上層を布線される配線は一層配線１５との
組み合わせがよく、さらに配線１０を回路形成に使用さ
れている一層配線１５で構成したときは、そのとき上層
を布線される配線は二層配線１３との組み合わせがよ
く、いずれも容易な加工にて論理検証を行うことができ
る。
あるＮ型不純物領域と任意の配線を導通させるレイアウ
トを図１０に示す。Ｉｐｈ検出用パターンであるＮ型不
純物領域６の設けられたコンタクト７を被うように回路
上独立した配線１０を形成する。その配線１０の一部
は、上層に付線される電気回路からの信号配線１６と重
なり合うように配置される形状である。図１１は簡単な
加工によりＩｐｈ検出用パターンであるＮ型不純物領域
６と配線１６を導通させる加工方法の説明図である。図
１０のような形状において、信号配線１６の論理検証が
必要になったとき、Ｉｐｈ検出用パターン用配線１０と
信号線１６が重なり合う箇所１７に図１１に示すように
レーザビームを照射し、熱により短絡させることが可能
である。あるいは、メカニカルプローバによる圧着でも
短絡させることが可能である（図を省略）。上述したＩ
ｐｈ検出用パターン用配線１０は通常のＣＭＯＳ回路ゲ
ート電極に用いられるポリクリスタル・シリコンでもよ
く、そのとき上層を布線される配線は一層配線１５との
組み合わせがよく、さらに配線１０を回路形成に使用さ
れている一層配線１５で構成したときは、そのとき上層
を布線される配線は二層配線１３との組み合わせがよ
く、いずれも容易な加工にて論理検証を行うことができ
る。
【００４４】上の実施の形態の説明は半導体基板の導電
型をすべてＰ型として行っているが、本発明はＮ型の場
合を除外するものではない。
型をすべてＰ型として行っているが、本発明はＮ型の場
合を除外するものではない。
【００４５】
【発明の効果】以上説明したように、本発明は半導体基
板上に裏面ＯＢＩＣ方式による論理検出用パターンであ
る不純物領域を設け、そのパターンにレーザ光を照射す
る事によりそのパタンと導通している信号配線の論理を
特定できることから、３つの大きな効果を有する。
板上に裏面ＯＢＩＣ方式による論理検出用パターンであ
る不純物領域を設け、そのパターンにレーザ光を照射す
る事によりそのパタンと導通している信号配線の論理を
特定できることから、３つの大きな効果を有する。
【００４６】１つは簡易な論理解析が可能である点であ
る。すなわち、この検出方式は出力配線の論理のみに依
存し、論理がＨならばレーザ照射による光励起流Ｉｐｈ
が発生し、論理がＬならばレーザ照射による励起キャリ
アは再結合してＩｐｈは発生しない為、Ｉｐｈの発生の
有無のみで論理を判定できる。
る。すなわち、この検出方式は出力配線の論理のみに依
存し、論理がＨならばレーザ照射による光励起流Ｉｐｈ
が発生し、論理がＬならばレーザ照射による励起キャリ
アは再結合してＩｐｈは発生しない為、Ｉｐｈの発生の
有無のみで論理を判定できる。
【００４７】２つ目は裏面ＯＢＩＣ方式における誤動作
の発生を防止できる点である。将来のＬＳＩはより高
速、高性能化へと進展し、その実現方式にはエピタキシ
ャル層の利用やＰＮ接合層の多段構成があるが、本発明
により裏面ＯＢＩＣ法による論理の誤判定が無くなると
いう大きな効果を期待できる。
の発生を防止できる点である。将来のＬＳＩはより高
速、高性能化へと進展し、その実現方式にはエピタキシ
ャル層の利用やＰＮ接合層の多段構成があるが、本発明
により裏面ＯＢＩＣ法による論理の誤判定が無くなると
いう大きな効果を期待できる。
【００４８】３つ目は、ＬＳＩの多層配線構造化や微細
化の進展とともに半導体素子部領域が小さくなり、また
隣接素子間の距離が小さくなっても、Ｉｐｈ検出用パタ
ーンにレーザを照射すればよい為、ＬＳＩの微細化の進
展に全く影響を与えない事である。さらに、形成するＩ
ｐｈ検出用パターンは配線の幅に依存した最小のサイズ
でよい為、ＬＳＩチップサイズに対するオーバヘッド分
は全くない。
化の進展とともに半導体素子部領域が小さくなり、また
隣接素子間の距離が小さくなっても、Ｉｐｈ検出用パタ
ーンにレーザを照射すればよい為、ＬＳＩの微細化の進
展に全く影響を与えない事である。さらに、形成するＩ
ｐｈ検出用パターンは配線の幅に依存した最小のサイズ
でよい為、ＬＳＩチップサイズに対するオーバヘッド分
は全くない。
【図１】本発明のパターンレイアウトの基本を示す断面
構造図である。
構造図である。
【図２】（Ａ）は内部論理回路の出力端子にＬレベルが
出力した時の裏面ＯＢＩＣ方式による論理検出の説明
図、（Ｂ）は内部論理回路の出力端子にＨレベルが出力
した時の裏面ＯＢＩＣ方式による論理検出の説明図であ
る。
出力した時の裏面ＯＢＩＣ方式による論理検出の説明
図、（Ｂ）は内部論理回路の出力端子にＨレベルが出力
した時の裏面ＯＢＩＣ方式による論理検出の説明図であ
る。
【図３】（Ａ）は本発明の第一の実施形態のＡＳＩＣに
代表されるＣＭＯＳゲートアレイを概略的に示す平面
図、（Ｂ）は（Ａ）に示す鎖線で囲まれた箇所の拡大図
であり、配線チャネル領域のパターン配線のピッチに合
うように、Ｎ型不純物領域を設けた図である。
代表されるＣＭＯＳゲートアレイを概略的に示す平面
図、（Ｂ）は（Ａ）に示す鎖線で囲まれた箇所の拡大図
であり、配線チャネル領域のパターン配線のピッチに合
うように、Ｎ型不純物領域を設けた図である。
【図４】図３に従う具体的レイアウトの例を示す図であ
る。
る。
【図５】（Ａ）は本発明の第二の実施形態のＣＭＯＳゲ
ートアレイを概略的に示す平面図、（Ｂ）は図５（Ａ）
に示すセル群領域内部の鎖線で囲まれた箇所の拡大図で
あり、基本論理回路を構成するセル間に規則的にＮ型不
純物領域を配置した図である。
ートアレイを概略的に示す平面図、（Ｂ）は図５（Ａ）
に示すセル群領域内部の鎖線で囲まれた箇所の拡大図で
あり、基本論理回路を構成するセル間に規則的にＮ型不
純物領域を配置した図である。
【図６】（Ａ）は３入力ＡＮＤ回路、（Ｂ）は３入力Ａ
ＮＤ回路のトランジスタ構成図である。
ＮＤ回路のトランジスタ構成図である。
【図７】図６（Ａ）、（Ｂ）に示す３入力ＡＮＤ回路の
図５に従うパターンレイアウト図である。
図５に従うパターンレイアウト図である。
【図８】（Ａ）は本発明の第三の実施形態である専用設
計品への適用例の概要を示す平面図、（Ｂ）は図７
（Ａ）に示す鎖線で囲まれた箇所の拡大図であり、ＬＳ
Ｉの一定の箇所にＮ型不純物領域をアレイ状にかためて
配置した図である。
計品への適用例の概要を示す平面図、（Ｂ）は図７
（Ａ）に示す鎖線で囲まれた箇所の拡大図であり、ＬＳ
Ｉの一定の箇所にＮ型不純物領域をアレイ状にかためて
配置した図である。
【図９】配線に被われた最小のＩｐｃ検出用Ｎ型不純物
領域近傍のレイアウト及び、断面図である。
領域近傍のレイアウト及び、断面図である。
【図１０】加工によりＮ型不純物領域と上層の配線を導
通させる為のレイアウト図である。
通させる為のレイアウト図である。
【図１１】加工によりＮ型不純物領域と上層の配線を導
通させる説明図である。
通させる説明図である。
【図１２】レーザを用いたＯＢＩＣ電流検出装置の構成
図である。
図である。
【図１３】図１２を参照して説明したＯＢＩＣ電流の検
出のより詳細な説明を行う為のブロック図である。
出のより詳細な説明を行う為のブロック図である。
【図１４】図１５（Ａ）、（Ｂ）を説明する、入力にＨ
レベルを印加した時、Ｌレベルが出力するインバータ回
路図である。
レベルを印加した時、Ｌレベルが出力するインバータ回
路図である。
【図１５】（Ａ）は図１４に示すインバータの断面構造
と、ＰｃｈＴｒのドレイン部のＰＮ接合部にビームを照
射した時の論理判定の状態を示す図、（Ｂ）は同一構造
でＮｃｈＴｒのドレイン部のＰＮ接合部にビームを照射
した時の論理判定の状態を示す図である。
と、ＰｃｈＴｒのドレイン部のＰＮ接合部にビームを照
射した時の論理判定の状態を示す図、（Ｂ）は同一構造
でＮｃｈＴｒのドレイン部のＰＮ接合部にビームを照射
した時の論理判定の状態を示す図である。
【図１６】図１７（Ａ）、（Ｂ）を説明する、入力にＬ
レベルを印加した時にＨレベルが出力するインバータ回
路図である。
レベルを印加した時にＨレベルが出力するインバータ回
路図である。
【図１７】（Ａ）は図１６に示すインバータの断面構造
と、ＰｃｈＴｒのドレイン部のＰＮ接合部にビームを照
射した時の論理判定の状態を示す図、（Ｂ）は同一構造
でＮｃｈＴｒのドレイン部のＰＮ接合部にビームを照射
した時の論理判定の状態を示す図である。
と、ＰｃｈＴｒのドレイン部のＰＮ接合部にビームを照
射した時の論理判定の状態を示す図、（Ｂ）は同一構造
でＮｃｈＴｒのドレイン部のＰＮ接合部にビームを照射
した時の論理判定の状態を示す図である。
【図１８】裏面ＯＢＩＣ方式の論理検出における誤動作
発生のメカニズムを説明するためのインバータ断面図で
ある。
発生のメカニズムを説明するためのインバータ断面図で
ある。
１ 半導体チップ ２ ボンディングパッド部 ３ 入出力回路部 ４ 基本単位の素子群がアレイ状に配置されたセル群
領域 ５ 配線チャネル領域 ６、６０〜６９、６１０〜６２５ ＯＢＩＣ電流検出
用パターンであるＮ型不純物領域 ７、７０〜７９ コンタクト ８ 絶縁膜 １０ 回路上独立した配線 １３ 二層配線 １５、１５０〜１５５ ＯＢＩＣ検出用パターン上を
被った一層配線 １６ 電気回路からの信号配線 １７ ＯＢＩＣ検出用パターン用配線と信号配線が重
なり合う箇所 ２０ Ｈｅ−Ｎｅレーザ発振器 ２１ 顕微鏡 ２２ ＬＳＩ ２３ ステージ ２４ 電源及び信号発生源 ２５ ＯＢＩＣ検出器 ２６ コンピュータ ２７ 増幅器 ２８ Ａ−Ｄ変換器 ３０ Ｐ型の半導体基板 ３１ Ｐチャネルトランジスタ領域を形成するＮ型不
純物領域 ３２ｓ ＰｃｈＴｒ領域上のソース電極（Ｐ型不純物
領域） ３２ｄ ＰｃｈＴｒ領域上のドレイン電極（Ｐ型不純
物領域） ３３ ＰｃｈＴｒ領域を高電位にクランプするＶＤＤ
電極（Ｎ型不純物領域） ３４ｓ ＮｃｈＴｒ領域上のソース電極（Ｎ型不純物
領域） ３４ｄ ＮｃｈＴｒ領域上のドレイン電極（Ｎ型不純
物領域） ３５ 基板を低電位にクランプするＧＮＤ電極（Ｐ型
不純物領域） ３６ インバータ回路の入力配線 ３７ インバータ回路の出力配線 ４０ セルと称する半導体素子形成領域 １０１ Ｐ型半導体基板 １０２ 基板電位を含む電源電圧クランプ領域 １０３ 内部論理回路を構成する半導体素子形成領域 １０４ 電気回路的に独立したＮ型不純物領域 １０５ ＬＳＩを構成する内部論理回路 １０６ 内部論理回路の出力配線 １０７ 半導体基板を最低電位にクランプしているＧ
ＮＤ電極
領域 ５ 配線チャネル領域 ６、６０〜６９、６１０〜６２５ ＯＢＩＣ電流検出
用パターンであるＮ型不純物領域 ７、７０〜７９ コンタクト ８ 絶縁膜 １０ 回路上独立した配線 １３ 二層配線 １５、１５０〜１５５ ＯＢＩＣ検出用パターン上を
被った一層配線 １６ 電気回路からの信号配線 １７ ＯＢＩＣ検出用パターン用配線と信号配線が重
なり合う箇所 ２０ Ｈｅ−Ｎｅレーザ発振器 ２１ 顕微鏡 ２２ ＬＳＩ ２３ ステージ ２４ 電源及び信号発生源 ２５ ＯＢＩＣ検出器 ２６ コンピュータ ２７ 増幅器 ２８ Ａ−Ｄ変換器 ３０ Ｐ型の半導体基板 ３１ Ｐチャネルトランジスタ領域を形成するＮ型不
純物領域 ３２ｓ ＰｃｈＴｒ領域上のソース電極（Ｐ型不純物
領域） ３２ｄ ＰｃｈＴｒ領域上のドレイン電極（Ｐ型不純
物領域） ３３ ＰｃｈＴｒ領域を高電位にクランプするＶＤＤ
電極（Ｎ型不純物領域） ３４ｓ ＮｃｈＴｒ領域上のソース電極（Ｎ型不純物
領域） ３４ｄ ＮｃｈＴｒ領域上のドレイン電極（Ｎ型不純
物領域） ３５ 基板を低電位にクランプするＧＮＤ電極（Ｐ型
不純物領域） ３６ インバータ回路の入力配線 ３７ インバータ回路の出力配線 ４０ セルと称する半導体素子形成領域 １０１ Ｐ型半導体基板 １０２ 基板電位を含む電源電圧クランプ領域 １０３ 内部論理回路を構成する半導体素子形成領域 １０４ 電気回路的に独立したＮ型不純物領域 １０５ ＬＳＩを構成する内部論理回路 １０６ 内部論理回路の出力配線 １０７ 半導体基板を最低電位にクランプしているＧ
ＮＤ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｅ
Claims (7)
- 【請求項１】 第１導電型の半導体基板上に形成され、
ＣＭＯＳ構造の内部論理回路を構成する半導体素子形成
領域と、 電源電圧クランプ領域と、 通常の動作状態では前記半導体素子形成領域および前記
電源電圧クランプ領域とは電気回路的に絶縁され、前記
内部論理回路の内部論理状態を測定する際には前記半導
体素子領域と接続されるように、前記半導体基板上の絶
縁膜に形成された開口部を介して前記内部論理回路の出
力配線と対向して設けられている第２導電型の不純物領
域とを有する半導体集積回路。 - 【請求項２】 第１導電型の半導体基板上に各々間隙を
介して隣接して形成され、ＣＭＯＳ構造の内部論理回路
を構成する複数の半導体素子形成領域と、 前記各半導体素子の間隙に形成された複数の配線チャネ
ル領域と電源電圧クランプ領域と、 通常の動作状態では前記半導体素子形成領域および前記
電源電圧クランプ領域とは電気回路的に絶縁され、前記
配線チャネル領域と前記半導体素子領域との間に、前記
半導体素子領域に沿って間隔をおいて形成され、前記内
部論理回路の内部論理状態を測定する際には前記半導体
素子領域と接続されるように、前記半導体基板上の絶縁
膜に形成された開口部を介して前記内部論理回路の出力
配線と対向して設けられている第２導電型の複数の不純
物領域とを有する半導体集積回路。 - 【請求項３】 第１導電型の半導体基板上に各々間隙を
介して隣接して形成され、ＣＭＯＳ構造の内部論理回路
を構成する複数の半導体素子形成領域と、 電源電圧クランプ領域と、 通常の動作状態では前記半導体素子形成領域および前記
電源電圧クランプ領域とは電気回路的に絶縁され、前記
間隙に前記半導体素子領域に沿って間隔をおいて形成さ
れ、前記内部論理回路の内部論理状態を測定する際には
前記半導体素子領域と接続されるように、前記半導体基
板上の絶縁膜に形成された開口部を介して前記内部論理
回路の出力配線と対向して設けられている第２導電型の
複数の不純物領域とを有する半導体集積回路。 - 【請求項４】 前記不純物領域がマトリックス状に配置
されている請求項３記載の半導体集積回路。 - 【請求項５】 前記不純物領域は配線間隔と同一間隔で
配置されている請求項２乃至４記載のいずれか１項に記
載の半導体集積回路。 - 【請求項６】 前記不純物領域は、コンタクト孔を介し
前記内部論理回路の出力配線と接続される際には、該出
力配線により覆われる請求項１乃至５項のいずれか１項
に記載の半導体集積回路。 - 【請求項７】 前記不純物領域と前記出力配線との接続
が前記出力配線にレーザ光を照射することでなされる請
求項６記載の半導体集積回路。
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|---|---|---|---|
| JP9044004A JP3055487B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体集積回路 |
| US09/031,542 US6144084A (en) | 1997-02-27 | 1998-02-27 | Semiconductor integrated circuit having a logic verifying structure and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044004A JP3055487B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体集積回路 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044004A Expired - Fee Related JP3055487B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体集積回路 |
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| Country | Link |
|---|---|
| US (1) | US6144084A (ja) |
| JP (1) | JP3055487B2 (ja) |
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|---|---|---|---|---|
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| JP4364226B2 (ja) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
| US8390269B2 (en) * | 2010-10-07 | 2013-03-05 | Raytheon Company | Non-destructive determination of functionality of an unknown semiconductor device |
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| US5841126A (en) * | 1994-01-28 | 1998-11-24 | California Institute Of Technology | CMOS active pixel sensor type imaging system on a chip |
| US5663075A (en) * | 1994-07-14 | 1997-09-02 | The United States Of America As Represented By The Secretary Of The Air Force | Method of fabricating backside illuminated FET optical receiver with gallium arsenide species |
-
1997
- 1997-02-27 JP JP9044004A patent/JP3055487B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-27 US US09/031,542 patent/US6144084A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6144084A (en) | 2000-11-07 |
| JPH10242395A (ja) | 1998-09-11 |
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