JP3055604B2 - Optical receiver and automatic frequency detection type clock extraction circuit used therein - Google Patents
Optical receiver and automatic frequency detection type clock extraction circuit used thereinInfo
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Landscapes
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は高速光通信を用い
る、基幹伝送系やＬＡＮ／ＷＡＮ等の光リンクに用いら
れる光受信器に関するものであり、特に、様々な信号速
度の伝送される可能性のある光伝送系に用いられる光受
信器及びそれに用いられるクロック抽出回路に関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an optical receiver used in a backbone transmission system or an optical link such as a LAN / WAN using high-speed optical communication, and more particularly to a possibility of transmission at various signal speeds. The present invention relates to an optical receiver used in a certain optical transmission system and a clock extraction circuit used therein.
【０００２】[0002]
【従来の技術】従来、光信号を電気で終端するものとし
て、第１の文献（Ｈ．Ｔｅｚｕｋａｅｔａｌ，“Ａｌｌ
−Ｓｉｌｉｃｏｎ ＩＣ １０ Ｇｂ／ｓ Ｏｐｔｉｃ
ａｌＲｅｃｅｉｖｅｒ”ＩＥＥＥ Ｐｈｏｔｏｎｉｃｓ
ＴｅｃｈｎｏｌｏｇｙＬｅｔｔｅｒｓ，Ｖｏｌ．５，
Ｎｏ．７，Ｊｕｌｙ １９９３．）にあるようなタイミ
ングタンク回路を用いたクロック抽出法による光受信器
や第２の文献（Ｍ．Ｓｏｄａ ｅｔ ａｌ．“Ｏｎｅ−
ｃｈｉｐ Ｒｅｃｅｉｖｅｒ ＩＣ ｆｏｒ ２．４
Ｇｂ／ｓ Ｏｐｔｉｃａｌ Ｃｏｍｍｕｎｉｃａｔｉｏ
ｎ Ｓｙｓｔｅｍｓ，”ＩＥＥＥ １９９５ Ｃｕｓｔ
ｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏ
ｎｆｅｒｅｎｃｅ，６−４，ｐｐ．９９−２．１９９
５．）にあるようなＰＬＬを用いた方法が知られてい
る。2. Description of the Related Art Conventionally, as a method of terminating an optical signal with electricity, a first document (H. Tezuka et al, "All"
-Silicon IC 10 Gb / s Optic
alReceiver "IEEE Photonics
TechnologyLetters, Vol. 5,
No. 7, July 1993. ), An optical receiver using a clock extraction method using a timing tank circuit as described in M. Soda et al.
chip Receiver IC for 2.4
Gb / s Optical Communication
n Systems, "IEEE 1995 Cust
on Integrated Circuits Co
nreference, 6-4, pp. pp. 1-64. 99-2.199
5. ) Is known.
【０００３】上記した第１の文献における光受信器のブ
ロック構成図を図８に示す。図８においては、ｐｉｎ−
ＰＤとプリアンプによる光受信モジュールと、利得可変
アンプと、半波整流回路と、狭帯域フィルタと、クロッ
クアンプと、識別回路からなり、光受信モジュールの出
力は帯域可変アンプに入力され、利得可変アンプの出力
は２分岐され一つは半波整流回路に入力され、一つは識
別回路に入力される。半波整流回路の出力は狭帯域フィ
ルタに入力され、狭帯域フィルタの出力はクロックアン
プに入力される。クロックアンプの出力は識別回路に入
力され、再生波形出力を得る。FIG. 8 shows a block diagram of an optical receiver in the above-mentioned first document. In FIG. 8, the pin-
It consists of an optical receiver module with a PD and a preamplifier, a variable gain amplifier, a half-wave rectifier circuit, a narrow band filter, a clock amplifier, and an identification circuit. The output of the optical receiver module is input to the variable band amplifier, and the variable gain amplifier is used. Are divided into two, one is input to a half-wave rectifier circuit, and one is input to an identification circuit. The output of the half-wave rectifier circuit is input to a narrow band filter, and the output of the narrow band filter is input to a clock amplifier. The output of the clock amplifier is input to the discrimination circuit to obtain a reproduced waveform output.
【０００４】上記した第２の文献におけるブロック図を
図９に示す。該第２の文献における構成は、ｐｉｎ−Ｐ
Ｄにおいて光信号を電流信号に変換し、プリンアンプ回
路に入力する。プリアンプ回路、利得可変アンプ、ＰＬ
Ｌ回路、及び識別回路は一つのＩＣ内に実現され、プリ
アンプにより電流信号を電圧信号に変換した後、その出
力は利得可変アンプに入力される。利得可変アンプの出
力は２分岐され、ＰＬＬ回路と識別回路に入力される。
ＰＬＬ回路では、入力された信号と同速度のクロックを
出力し、識別回路に入力する。FIG. 9 shows a block diagram of the above-mentioned second document. The configuration in the second document is a pin-P
At D, the optical signal is converted into a current signal and input to the pudding amplifier circuit. Preamplifier circuit, variable gain amplifier, PL
The L circuit and the discrimination circuit are realized in one IC, and after the current signal is converted into the voltage signal by the preamplifier, the output is input to the variable gain amplifier. The output of the variable gain amplifier is split into two and input to a PLL circuit and an identification circuit.
The PLL circuit outputs a clock having the same speed as the input signal and inputs the clock to the identification circuit.
【０００５】上記の２つの方法が、一般的に伝送された
信号のクロック再生、及びディジタル信号の識別再生方
法として知られている。The above two methods are generally known as a clock recovery method for a transmitted signal and a digital signal identification and recovery method.
【０００６】[0006]
【発明が解決しようとする課題】前記した従来の技術で
は、入力した信号速度があらかじめ決められた系でのみ
使用することが可能となる。以上のような仕様は、伝送
信号速度変換を行う際、簡単に装置を交換することが可
能で端局で用いる場合には問題とならないが、例えば海
底中継器や陸上中継器などでは装置を交換することが困
難であり、伝送信号速度を高速化するためのコストが大
きくなってしまう等の問題がある。According to the above-mentioned conventional technique, it is possible to use only the system in which the input signal speed is predetermined. The above specifications allow easy exchange of equipment when performing transmission signal speed conversion, and do not pose a problem when used in terminal stations.However, for example, submarine repeaters and land repeaters exchange equipment. However, there is a problem that the cost for increasing the transmission signal speed is increased.
【０００７】また、ＬＡＮ／ＷＡＮ等において、高速化
に伴い従来の同軸線路が光化されていく場合、それぞれ
の信号速度に応じた光受信器を構築する必要が生じてし
まうことになり、光受信器のコストが大きくなるという
問題がある。In a LAN / WAN or the like, when a conventional coaxial line is converted to an optical signal with an increase in speed, it becomes necessary to construct an optical receiver corresponding to each signal speed. There is a problem that the cost of the receiver increases.
【０００８】[0008]
【課題を解決するための手段】本発明によれば、ディジ
タル光伝送において、光信号を電気信号に変換する光／
電気変換手段と、ある所定の数種類の周波数のクロック
を出力可能で、ミキサ回路、粗調端子及び微調端子をも
つ電圧制御発振器、及び前記ミキサ回路からの高調波成
分を取り除くための低域通過フィルタとからなるクロッ
ク抽出手段と、出力したクロックの周波数速度を検出
し、低域通過フィルタからの出力のＤＣ成分のみを遮断
する高域通過フィルタ、ピーク検出器、及びその状態を
記憶するメモリとからなる周波数検出手段と、前記メモ
リから出力される制御信号により帯域を可変する帯域可
変手段と、所望の信号か否かを識別再生して出力する識
別手段とからなり、前記光／電気変換手段の出力信号は
２分岐され、その内の一方の信号で、ある所定の信号速
度を持つ信号は前記ミキサ回路に入力され、前記ミキサ
回路の出力は前記低域通過フィルタに入力され、該低域
フィルタの出力は２分岐され、出力の一方は前記高域通
過フィルタに入力され、他方は前記電圧制御発振器の微
調端子に入力され、前記帯域可変手段の出力は前記識別
手段の信号入力部に入力され、該電圧制御発振器の出力
は２分岐され、一方は前記ミキサ回路に入力され、他方
は前記識別手段のクロック入力端子に入力され、前記高
域通過フィルタの出力は前記ピーク検出器に入力され、
該ピーク検出器の出力は前記メモリに入力され、該メモ
リの出力は前記電圧制御発振器の粗調端子に入力され、
前記メモリではその時点での前記電圧制御発振器の発振
周波数を記憶し、入力した信号の信号速度が前記電圧制
御発振器の発振周波数と違うとき、前記低域通過フィル
タの出力が安定しないため、前記高域通過フィルタから
の出力は信号成分を持ち、前記ピーク検出器において検
出され、該ピーク検出器からの信号に応じて、前記メモ
リから出力される粗調制御信号が変化し、入力した信号
の信号速度と同速度のクロックに発振周波数が変化する
ことを特徴とする光受信器が得られる。According to the present invention, in digital optical transmission, an optical / optical signal for converting an optical signal into an electric signal is used.
Electric conversion means, a voltage controlled oscillator having a mixer circuit, a coarse adjustment terminal and a fine adjustment terminal, capable of outputting a clock of several predetermined frequencies, and a low-pass filter for removing harmonic components from the mixer circuit And a high-pass filter that detects the frequency speed of the output clock and cuts off only the DC component of the output from the low-pass filter, a peak detector, and a memory that stores the state thereof. Frequency detecting means, and the memo
And a discriminating means for discriminating and reproducing whether or not the signal is a desired signal, and outputting the discriminated signal. The output signal of the optical / electrical converting means is divided into two, One of the signals, a signal having a predetermined signal speed is input to the mixer circuit, an output of the mixer circuit is input to the low-pass filter, and an output of the low-pass filter is branched into two, One of the outputs is input to the high-pass filter, the other is input to a fine adjustment terminal of the voltage controlled oscillator, and the output of the band variable means is
Output of the voltage controlled oscillator input to the signal input of the means.
Is divided into two, one is input to the mixer circuit, and the other is
Is input to the clock input terminal of the identification means, the output of the high-pass filter is input to the peak detector,
An output of the peak detector is input to the memory, an output of the memory is input to a coarse adjustment terminal of the voltage controlled oscillator,
The memory stores the oscillation frequency of the voltage-controlled oscillator at that time, and when the signal speed of the input signal is different from the oscillation frequency of the voltage-controlled oscillator, the output of the low-pass filter is not stable, The output from the band-pass filter has a signal component, is detected by the peak detector, and the coarse control signal output from the memory changes according to the signal from the peak detector, and the signal of the input signal is changed. An optical receiver characterized in that the oscillation frequency changes to a clock having the same speed as the speed is obtained.
【０００９】又、本発明によれば、ディジタル光伝送に
おいて、光信号を電気信号に変換する光／電気変換手段
と、ミキサ回路、ある所定の周波数で発振する電圧制御
発振器、及び前記ミキサ回路からの高調波成分を取り除
くための低域通過フィルタとからなるクロック抽出手段
と、制御信号により帯域を可変にする帯域可変手段と、
分周比を可変できる可変分周手段と、あらかじめ設定さ
れているクロックの可変分周比に応じたクロックを特定
する手段を有するクロック周波数速度を検出可能な周波
数検出手段と、所望の信号か否かを識別再生して出力す
る識別手段とからなり、前記光／電気変換手段の出力は
２分岐され、出力の一方は前記帯域可変手段の信号入力
端子に入力され、出力の他方は前記クロック抽出手段の
信号入力端子に入力され、前記帯域可変手段の出力は前
記識別手段の信号入力部に入力され、前記電圧制御型発
振器の出力は２分岐され、出力の一方は前記周波数検出
手段に入力され、出力の他方は前記可変分周手段の入力
に入力され、前記光／電気変換手段の出力は前記周波数
検出手段に入力され、前記可変分周手段の出力は２分岐
され、出力の一方は前記識別手段のクロック入力部に入
力され、出力の他方は前記ミキサ回路に入力され、該周
波数検出手段から出力される制御信号は前記可変分周手
段の分周比制御端子に入力され、前記周波数検出手段に
おいて、分周されたクロックがある分周比で入力された
時、分周したクロックと抽出したクロックに応じて電圧
制御型発振器の出力を制御し、制御された信号が収束し
ない場合、可変分周回路を制御する信号及び帯域を制御
する制御信号の出力を変化させ、発振器のある分周比で
のみ周波数を安定させることを特徴とする光受信器が得
られる。According to the present invention, in digital optical transmission, an optical / electrical conversion means for converting an optical signal into an electric signal, a mixer circuit, and a voltage control for oscillating at a predetermined frequency.
Oscillator and removes harmonic components from the mixer circuit
Extraction means comprising a low-pass filter for filtering
And a band varying means for varying a band by a control signal;
Variable frequency dividing means capable of varying a frequency dividing ratio; frequency detecting means capable of detecting a clock frequency speed having means for specifying a clock corresponding to a preset variable frequency dividing ratio of a clock; the consists identification means for outputting the regenerating either the light / output of the electric conversion means is bifurcated, output one of the signal input terminal of the band-variable means, the other output is the clock extraction Means, the output of the band variable means is input to the signal input of the discriminating means, the output of the voltage controlled oscillator is divided into two, one of which is the frequency detection
And the other of the outputs is input to the input of the variable frequency dividing means, and the output of the optical / electrical converting means is the frequency
The output of the variable frequency dividing means is input to the detecting means, the output of the variable frequency dividing means is divided into two, one of the outputs is input to the clock input section of the identifying means, the other output is input to the mixer circuit , and the output from the frequency detecting means is output. The control signal to be input is input to a frequency division ratio control terminal of the variable frequency division means, and when the frequency-divided clock is input at a certain frequency division ratio, the frequency-divided clock and the extracted clock are input to the frequency detection means. If the controlled signal does not converge, the output of the signal for controlling the variable frequency dividing circuit and the output of the control signal for controlling the band are changed according to the frequency division ratio of the oscillator. An optical receiver characterized by stabilizing the frequency only is obtained.
【００１０】さらに、本発明によれば、前記周波数検出
手段は、Ｎ（Ｎは２以上の整数）ビットシフトレジスタ
と、前記Ｎ個のビットシフトレジスタにそれぞれ接続さ
れたＮ個のラッチ回路と、一致検出手段とからなり、前
記光／電気変換手段の出力は（Ｎ＋２）分岐され、一つ
は前記ミキサ回路に入力され、一つは前記シフトレジス
タの信号入力端子に入力され、残りのＮ個の信号はそれ
ぞれ前記Ｎ個のラッチ回路のクロック入力部に入力さ
れ、前記ミキサ回路の出力は前記低域通過フィルタに入
力され、該低域通過フィルタの出力は前記電圧制御発振
器に入力され、該電圧制御発振器の出力は２分岐され、
出力の一つはシフトレジスタのクロック入力端子に入力
され、他方は前記可変分周手段のクロック入力端子に入
力され、前記シフトレジスタから出力される並列化され
たＮ個の信号はそれぞれ対応する前記ラッチ回路の信号
入力部に入力され、前記各ラッチ回路の出力は前記一致
検出手段に入力され、該一致検出手段から出力される制
御信号は前記可変分周手段の分周比制御端子に入力さ
れ、入力した信号が前記電圧制御発振器の発振周波数の
１／Ｎの時、前記シフトレジスタ及び前記Ｎ個のラッチ
回路からの出力信号がすべて同じになり、前記一致検出
手段において信号の一致を検出し、前記可変分周手段の
分周比を変化させることで、入力した信号の信号速度と
同速度のクロックが出力されることを特徴とする光受信
器が得られる。Further, according to the present invention, the frequency detecting means includes N (N is an integer of 2 or more) bit shift registers, N latch circuits respectively connected to the N bit shift registers, It consists of a coincidence detection means, before
The output of the light recording / electrical conversion means is (N + 2) branched, one is input to the mixer circuit, one is input to the signal input terminal of the shift register, and the remaining N signals are respectively the N signals. , The output of the mixer circuit is input to the low-pass filter, the output of the low-pass filter is input to the voltage-controlled oscillator, and the output of the voltage-controlled oscillator is 2 Forked,
One of the outputs is input to the clock input terminal of the shift register, the other is input to the clock input terminal of the variable frequency dividing means, and the parallelized N signals output from the shift register correspond to the corresponding N signals. The output of each latch circuit is input to the coincidence detecting means, and the control signal output from the coincidence detecting means is input to the frequency division ratio control terminal of the variable frequency dividing means. When the input signal is 1 / N of the oscillation frequency of the voltage controlled oscillator, the output signals from the shift register and the N latch circuits are all the same, and the coincidence detecting means detects the coincidence of the signals. By changing the frequency division ratio of the variable frequency dividing means, a clock having the same speed as the signal speed of the input signal is output.
【００１１】又、本発明によれば、ミキサ回路と、粗調
端子及び微調端子をもつ電圧制御発振器と、前記ミキサ
回路からの高調波成分を取り除くための低域通過フィル
タと、低域通過フィルタからの出力のＤＣ成分のみを遮
断する高域通過フィルタと、ピーク検出器と、その状態
を記憶するメモリを具備して構成され、ある所定の信号
速度を持つ信号は前記ミキサ回路に入力され、前記ミキ
サ回路の出力は前記低域通過フィルタに入力され、該低
域フィルタの出力は２分岐され、出力の一方は前記高域
通過フィルタに入力され、他方は前記電圧制御発振器の
微調端子に入力され、該電圧制御発振器の出力は前記ミ
キサ回路に入力され、前記高域通過フィルタの出力は前
記ピーク検出器に入力され、該ピーク検出器の出力は前
記メモリに入力され、該メモリの出力は前記電圧制御発
振器の粗調端子に入力され、前記メモリではその時点で
の前記電圧制御発振器の発振周波数を記憶し、入力した
信号の信号速度が前記電圧制御発振器の発振周波数と違
うとき、前記低域通過フィルタの出力が安定しないた
め、前記高域通過フィルタからの出力は信号成分を持
ち、前記ピーク検出器において検出され、該ピーク検出
器からの信号に応じて、前記メモリから出力される粗調
制御信号が変化し、入力した信号の信号速度と同速度の
クロックに発振周波数が変化することを特徴とする自動
周波数検知型クロック抽出回路が得られる。According to the present invention, a mixer circuit, a voltage-controlled oscillator having a coarse adjustment terminal and a fine adjustment terminal, a low-pass filter for removing harmonic components from the mixer circuit, and a low-pass filter A high-pass filter that cuts off only the DC component of the output from, a peak detector, and a memory that stores the state of the peak detector. A signal having a predetermined signal speed is input to the mixer circuit. An output of the mixer circuit is input to the low-pass filter, an output of the low-pass filter is branched into two, one of the outputs is input to the high-pass filter, and the other is input to a fine adjustment terminal of the voltage-controlled oscillator. The output of the voltage controlled oscillator is input to the mixer circuit, the output of the high-pass filter is input to the peak detector, and the output of the peak detector is input to the memory. The output of the memory is input to a coarse adjustment terminal of the voltage-controlled oscillator. The memory stores the oscillation frequency of the voltage-controlled oscillator at that time, and the signal speed of the input signal indicates the oscillation frequency of the voltage-controlled oscillator. When the output from the low-pass filter is not stable, the output from the high-pass filter has a signal component, is detected by the peak detector, and according to the signal from the peak detector, An automatic frequency detection type clock extraction circuit is obtained, wherein the coarse adjustment control signal output from the memory changes and the oscillation frequency changes to a clock having the same speed as the signal speed of the input signal.
【００１２】又、本発明によれば、ミキサ回路と、ある
所定の発振周波数を持つ電圧制御発振器と、低域通過フ
ィルタと、Ｎ（Ｎは２以上の整数）ビットシフトレジス
タと、前記Ｎ個のビットシフトレジスタにそれぞれ接続
されたＮ個のラッチ回路と、一致検出手段とを具備して
構成され、入力された信号は（Ｎ＋２）分岐され、一つ
は前記ミキサ回路に入力され、一つは前記シフトレジス
タの信号入力端子に入力され、残りのＮ個の信号はそれ
ぞれ前記Ｎ個のラッチ回路のクロック入力部に入力さ
れ、前記ミキサ回路の出力は前記低域通過フィルタに入
力され、該低域通過フィルタの出力は前記電圧制御発振
器に入力され、該電圧制御発振器の出力は２分岐され、
出力の一つはシフトレジスタのクロック入力端子に入力
され、他方は前記可変分周手段のクロック入力端子に入
力され、前記シフトレジスタから出力される並列化され
たＮ個の信号はそれぞれ対応する前記ラッチ回路の信号
入力部に入力され、前記各ラッチ回路の出力は前記一致
検出手段に入力され、該一致検出手段から出力される制
御信号は前記可変分周手段の分周比制御端子に入力さ
れ、入力した信号が前記電圧制御発振器の発振周波数の
１／Ｎの時、前記シフトレジスタ及び前記Ｎ個のラッチ
回路からの出力信号がすべて同じになり、前記一致検出
手段において信号の一致を検出し、前記可変分周手段の
分周比を変化させることで、入力した信号の信号速度と
同速度のクロックが出力されることを特徴とする自動周
波数検知型クロック抽出回路が得られる。According to the present invention, a mixer circuit, a voltage controlled oscillator having a predetermined oscillation frequency, a low-pass filter, an N (N is an integer of 2 or more) bit shift register, , Each of which has N latch circuits connected to the bit shift register and a coincidence detecting means. The input signal is (N + 2) branched, one is input to the mixer circuit, and the other is input to the mixer circuit. Is input to the signal input terminal of the shift register, the remaining N signals are respectively input to the clock input units of the N latch circuits, and the output of the mixer circuit is input to the low-pass filter. The output of the low-pass filter is input to the voltage controlled oscillator, and the output of the voltage controlled oscillator is split into two,
One of the outputs is input to the clock input terminal of the shift register, the other is input to the clock input terminal of the variable frequency dividing means, and the parallelized N signals output from the shift register correspond to the corresponding N signals. The output of each latch circuit is input to the coincidence detecting means, and the control signal output from the coincidence detecting means is input to the frequency division ratio control terminal of the variable frequency dividing means. When the input signal is 1 / N of the oscillation frequency of the voltage controlled oscillator, the output signals from the shift register and the N latch circuits are all the same, and the coincidence detecting means detects the coincidence of the signals. An automatic frequency detection type clock, wherein a clock having the same speed as the signal speed of the input signal is output by changing the frequency division ratio of the variable frequency dividing means. Out circuit is obtained.
【００１３】[0013]
【００１４】[0014]
【００１５】[0015]
【００１６】[0016]
【００１７】[0017]
【作用】高速光伝送系において、光受信器においては等
化増幅・クロック抽出・識別再生といった３つの機能が
要求される。等化増幅は信号の高周波雑音を抑圧し、識
別時の誤りを少なくする等の役割を持つ。また、クロッ
ク抽出は伝送路上の信号と同速度のクロックを抽出する
ことで、ジッタやワンダを吸収し、正確なタイミングで
識別を行うことができる。この時、クロック抽出方法は
あらかじめ決められたクロック周波数の範囲で用いられ
るため、伝送速度が変化した時、追従する事はできな
い。このため、あらかじめ定めた信号速度に応じて数種
類のクロックが抽出できるクロック抽出回路を使用する
ことで、伝送信号が変化した時に抽出クロックの周波数
を変化させることができる機構を持たせ、さらに、等化
増幅を行う際に、クロック周波数に応じて、イコライザ
の帯域を可変にし、雑音特性の最適化をすることによ
り、所定のどのような信号速度の信号に対しても利用可
能な光受信器を構築することが可能となる。In a high-speed optical transmission system, an optical receiver is required to have three functions such as equalization amplification, clock extraction, and identification and reproduction. Equalization amplification has a role of suppressing high-frequency noise of a signal and reducing errors in identification. Further, in the clock extraction, by extracting a clock having the same speed as the signal on the transmission line, jitter and wander can be absorbed, and identification can be performed at an accurate timing. At this time, since the clock extraction method is used within a predetermined clock frequency range, it cannot follow when the transmission speed changes. For this reason, by using a clock extraction circuit that can extract several types of clocks according to a predetermined signal speed, a mechanism that can change the frequency of the extracted clock when the transmission signal changes is provided. When performing optical amplification, the bandwidth of the equalizer is made variable according to the clock frequency, and by optimizing the noise characteristics, an optical receiver that can be used for signals of any given signal speed is realized. It is possible to build.
【００１８】本発明の第４の発明についての作用につい
て説明する。伝送される光信号の信号速度をＭｂｉｔ／
ｓとし、複数の狭帯域フィルタのフィルタ帯域の内の一
つがＭＨｚであるとすると、該フィルタの出力のみが信
号成分を持ち、残りのフィルタから出力は一定値とな
る。このため、ＭＨｚのフィルタ帯域を持つ狭帯域フィ
ルタに接続されているピーク検出器のみがハイレベルと
なり、入力された信号がＭｂｉｔ／ｓであることがわか
る。これにより自動的に周波数を検知し、クロックを抽
出することが可能となる。The operation of the fourth aspect of the present invention will be described. The signal speed of the transmitted optical signal is Mbit /
Assuming that s is one and one of the filter bands of the plurality of narrow band filters is MHz, only the output of the filter has a signal component, and the output from the remaining filters has a constant value. For this reason, only the peak detector connected to the narrow band filter having the filter band of MHz becomes high level, and it can be seen that the input signal is Mbit / s. This makes it possible to automatically detect the frequency and extract the clock.
【００１９】本発明の第５の発明についての作用につい
て説明する。伝送される光信号の信号速度をＭｂｉｔ／
ｓとし、ＶＣＯの発振周波数が現在ＬＨｚ（Ｍ≠Ｌ）で
あり、メモリではＶＣＯの発振周波数をＬＨｚであると
記憶しておくものとする。このとき、ミキサ回路及び低
域通過フィルタによるフィードバックループは不安定と
なり、低域フィルタからの出力はＤＣ成分以外にも周波
数成分を持つ。このため、低域通過フィルタに接続され
る高域通過フィルタの出力も周波数成分を持ち、続くピ
ーク検出器の信号レベルはハイレベルとなる。この後、
ピーク検出器の出力がハイの時、メモリは状態を変化さ
せ、別の周波数帯で発振するように制御信号を出力す
る。これを繰り返し、ＶＣＯの発振周波数がＭＨｚなっ
た時、低域フィルタの出力は安定し、メモリから出力さ
れる信号は一定となる。これにより自動的に周波数を検
知し、クロックを抽出することが可能となる。The operation of the fifth aspect of the present invention will be described. The signal speed of the transmitted optical signal is Mbit /
It is assumed that the oscillation frequency of the VCO is LHz (M ≠ L) and that the oscillation frequency of the VCO is LHz in the memory. At this time, the feedback loop by the mixer circuit and the low-pass filter becomes unstable, and the output from the low-pass filter has a frequency component other than the DC component. For this reason, the output of the high-pass filter connected to the low-pass filter also has a frequency component, and the signal level of the subsequent peak detector becomes high. After this,
When the output of the peak detector is high, the memory changes state and outputs a control signal to oscillate in another frequency band. This is repeated, and when the oscillation frequency of the VCO becomes MHz, the output of the low-pass filter becomes stable and the signal output from the memory becomes constant. This makes it possible to automatically detect the frequency and extract the clock.
【００２０】本発明の第６の発明についての作用を例を
用いて説明する。本発明を説明するためのタイミングチ
ャートを図７に示す。伝送される光信号の信号速度をＭ
ｂｉｔ／ｓとし、ＶＣＯの発振周波数が現在ＬＨｚ（Ｍ
＝４＊Ｌ）であるとする。すると４ビットのシフトレジ
スタに入力された信号Ａは、入力されたクロックＢによ
り、シフトレジスタから４つの信号Ｃ，Ｄ，Ｅ，Ｆが出
力される。この後、次のラッチ回路において伝送信号に
よりラッチすることで、出力Ｇ，Ｈ，Ｉ，Ｊが得られ
る。すると、一致回路からは、すべての信号が一致して
いることを認識し制御信号Ｋを出力し、分周回路の分周
比を１／４にするような制御信号を送る。また、ＶＣＯ
の発振周波数と信号速度が一致している場合、一致回路
の出力は一定にならず、分周回路は分周せずに出力する
ことになる。これにより自動的に入力信号の周波数を検
知し、クロックを抽出することが可能となる。The operation of the sixth invention of the present invention will be described using an example. FIG. 7 shows a timing chart for explaining the present invention. Let the signal speed of the transmitted optical signal be M
bit / s, and the oscillation frequency of the VCO is currently LHz (M
= 4 * L). Then, as for the signal A input to the 4-bit shift register, four signals C, D, E, and F are output from the shift register by the input clock B. Thereafter, the outputs G, H, I, and J are obtained by latching in the next latch circuit with the transmission signal. Then, the matching circuit recognizes that all the signals match, outputs a control signal K, and sends a control signal for reducing the frequency division ratio of the frequency dividing circuit to 1/4. VCO
If the oscillating frequency and the signal speed match, the output of the matching circuit will not be constant, and the frequency dividing circuit will output without dividing. This makes it possible to automatically detect the frequency of the input signal and extract the clock.
【００２１】[0021]
【発明の実施の形態】以下、本発明の実施の形態につい
て図１を参照して詳細に説明する。まず、本発明の第１
の実施の形態を説明する。図１は本発明の第１の実施の
形態を説明する光受信器のブロック構成図である。Embodiments of the present invention will be described below in detail with reference to FIG. First, the first of the present invention
An embodiment will be described. FIG. 1 is a block diagram of an optical receiver for explaining a first embodiment of the present invention.
【００２２】本実施の形態の構成は、フォトダイオード
（以下、ＰＤと呼ぶ）１、及びプリアンプ２による光受
信モジュールと、メインアンプ３と、制御信号により低
域通過帯域を可変できるイコライザ回路４と、微分折り
返し回路５と、１５５ＭＨｚ帯の第１の狭帯域フィルタ
６と、２５０ＭＨｚ帯の第２の狭帯域フィルタ７と、セ
レクタ回路８及び識別回路としてのＤ型フリップフロッ
プ（以下、Ｄ−Ｆ／Ｆと呼ぶ）９からなる。ＰＤ１の出
力はプリアンプ２に入力され、プリアンプ２の出力はメ
インアンプ３に入力される。メインアンプ３の出力は２
分岐され、一つはイコライザ回路４、一つは整流回路
（微分折り返し回路）５に入力される。イコライザ回路
４の出力はＤ−Ｆ／Ｆ９のデータ入力部に入力される。
微分折り返し回路５の出力は２分岐され、それぞれ１の
狭帯域フィルタ６、第２の狭帯域フィルタ７に入力され
る。第１及び第２の狭帯域フィルタ６，７の出力はセレ
クタ回路８に入力され、セレクタ回路８の出力はＤ−Ｆ
／Ｆ９のクロック入力部に入力される。この時、外部か
らの制御信号によりセレクタ８の出力、及びイコライザ
回路４の帯域を可変できるように設定する。The configuration of the present embodiment includes a light receiving module including a photodiode (hereinafter referred to as a PD) 1 and a preamplifier 2, a main amplifier 3, and an equalizer circuit 4 capable of changing a low-pass band by a control signal. , A differential folding circuit 5, a first narrow band filter 6 in the 155 MHz band, a second narrow band filter 7 in the 250 MHz band, a selector circuit 8 and a D-type flip-flop (hereinafter referred to as DF / F F) 9). The output of PD1 is input to preamplifier 2, and the output of preamplifier 2 is input to main amplifier 3. The output of main amplifier 3 is 2
The input signal is input to an equalizer circuit 4 and one is input to a rectifier circuit (differential folding circuit) 5. The output of the equalizer circuit 4 is input to the data input section of the DF / F9.
The output of the differential folding circuit 5 is branched into two and input to one narrow band filter 6 and second narrow band filter 7, respectively. The outputs of the first and second narrow band filters 6 and 7 are input to the selector circuit 8, and the output of the selector circuit 8 is DF
/ F9 is input to the clock input unit. At this time, the output of the selector 8 and the band of the equalizer circuit 4 are set to be variable by an external control signal.
【００２３】以上のような構成により、例えば、この光
受信器を１５５Ｍｂ／ｓのＯＣ−３を受信するための光
受信器として使用する場合は、セレクタ８の出力を１５
５ＭＨｚの第１の狭帯域フィルタ６から入力された信号
を選択するように設定し、更にイコライザ回路４の低域
通過帯域を１２０ＭＨｚ程度にすることで、高感度特性
を持つ光受信器を構築できる。また、この受信器のセレ
クタ８の出力を２５０ＭＨｚ帯の第２の狭帯域フィルタ
７からの信号を選択させ、イコライザ回路４の帯域を２
００ＭＨｚにすることで、２５０Ｍｂ／ｓのファイバチ
ャネル用の光受信器として使用することができる。With the above configuration, for example, when this optical receiver is used as an optical receiver for receiving 155 Mb / s OC-3, the output of the selector 8 is set to 15
An optical receiver having high sensitivity characteristics can be constructed by setting the signal input from the first narrow-band filter 6 of 5 MHz to be selected and setting the low-pass band of the equalizer circuit 4 to about 120 MHz. . Further, the output of the selector 8 of the receiver is made to select the signal from the second narrow band filter 7 in the 250 MHz band, and the band of the equalizer circuit 4 is set to 2
By setting the frequency to 00 MHz, it can be used as an optical receiver for a 250 Mb / s fiber channel.
【００２４】このように様々な種類の狭帯域フィルタを
用意することで、様々な種類の光受信器として使用する
ことができる。By preparing various kinds of narrow band filters in this way, it is possible to use various kinds of optical receivers.
【００２５】次に、本発明の第の実施の形態について図
２を参照して説明する。本実施の形態は上記したクロッ
ク抽出部のみを別タイプにおきかえたものである。図２
は第２の実施の形態に係る光受信器のブロック構成図で
ある。Next, a second embodiment of the present invention will be described with reference to FIG. In the present embodiment, only the above-described clock extraction unit is replaced with another type. FIG.
FIG. 9 is a block diagram of an optical receiver according to a second embodiment.
【００２６】本実施の形態の構成は、フォトダイオード
（以下、ＰＤと呼ぶ）１１及びプリアンプ１２による光
受信モジュールと、メインアンプ１３と、制御信号によ
り低域通過帯域を可変できるイコライザ回路１４と、ミ
キサ回路１５と、ミキサ回路１５の出力の低周波成分の
みを取り出すための低域通過フィルタ１６と、粗調端子
と微調端子を持ち粗調端子では１５０ＭＨｚ又は２５０
ＭＨｚ帯での発振周波数を制御することが可能で、微調
端子によりその周波数帯の周波数を微調制御できるＶＣ
Ｏ１７と、Ｄ−Ｆ／Ｆ１８からなる。ＰＤ１１の出力は
プリアンプ１２に入力され、プリアンプ１２の出力はメ
インアンプ１３に入力される。メインアンプ１３の出力
は２分岐され、一つはイコライザ回路１４、ミキサ回路
１５に入力される。イコライザ回路１４の出力はＤ−Ｆ
／Ｆ１８のデータ入力部に入力される。またＶＣＯ１７
の出力は２分岐され、一つはミキサ回路１５に入力さ
れ、ミキサ回路１５においては、入力された信号とＶＣ
Ｏ１７のクロックから位相差成分が出力される。ミキサ
回路１５の出力の高周波成分を取り除くための低域通過
フィルタ１６に入力した後、その出力はＶＣＯ１７の微
調端子に入力される。ＶＣＯ１７のもう一つの出力はＤ
−Ｆ／Ｆ１８のクロック入力部に入力される。この時、
外部からの制御信号はＶＣＯ１７の粗調端子に入力さ
れ、ＶＣＯ１７の発振周波数を制御する。また別の制御
信号により、イコライザ回路１４の帯域を可変できるよ
うに設定する。The configuration of the present embodiment includes an optical receiving module including a photodiode (hereinafter referred to as a PD) 11 and a preamplifier 12, a main amplifier 13, an equalizer circuit 14 capable of changing a low-pass band by a control signal, and A mixer circuit 15, a low-pass filter 16 for extracting only low-frequency components of the output of the mixer circuit 15, a coarse adjustment terminal and a fine adjustment terminal having a coarse adjustment terminal of 150 MHz or 250 MHz.
VC that can control the oscillation frequency in the MHz band and fine-tune the frequency in that frequency band with the fine-tuning terminal
O17 and DF / F18. The output of the PD 11 is input to the preamplifier 12, and the output of the preamplifier 12 is input to the main amplifier 13. The output of the main amplifier 13 is split into two branches, one of which is input to the equalizer circuit 14 and the mixer circuit 15. The output of the equalizer circuit 14 is DF
/ F18 is input to the data input section. VCO17
Is divided into two, one of which is input to a mixer circuit 15, where the input signal and VC
A phase difference component is output from the clock of O17. After input to the low-pass filter 16 for removing the high-frequency component of the output of the mixer circuit 15, the output is input to the fine adjustment terminal of the VCO 17. Another output of VCO17 is D
-Input to the clock input section of F / F18. At this time,
An external control signal is input to the coarse adjustment terminal of the VCO 17 to control the oscillation frequency of the VCO 17. Further, it is set so that the band of the equalizer circuit 14 can be changed by another control signal.
【００２７】以上のような構成により、例えば、この受
信器を１５５Ｍｂ／ｓのＯＣ−３を受信するための光受
信器として使用する場合は、粗調端子に入力する制御信
号によりＶＣＯ１７の発振周波数を１５５ＭＨｚとなる
ように設定し、更にイコライザ回路１４の低域通過帯域
を１２０ＭＨｚ程度にすることで、高感度特性を持つ光
受信器を構築できる。また、この受信器のＶＣＯ１７の
出力を２５０ＭＨｚで発信するように設定し、イコライ
ザ回路１４の帯域を２００ＭＨｚにすることで、２５０
Ｍｂ／ｓのファイバチャネル用の光受信器として使用す
ることができる。With the above configuration, for example, when this receiver is used as an optical receiver for receiving 155 Mb / s OC-3, the oscillation frequency of the VCO 17 is controlled by a control signal input to the coarse adjustment terminal. Is set to 155 MHz, and the low-pass band of the equalizer circuit 14 is set to about 120 MHz, whereby an optical receiver having high sensitivity characteristics can be constructed. Further, the output of the VCO 17 of this receiver is set to be transmitted at 250 MHz, and the band of the equalizer circuit 14 is set to 200 MHz.
It can be used as an optical receiver for Mb / s Fiber Channel.
【００２８】このように様々な発振周波数を持つＶＣＯ
を用意することで、様々な種類の光受信器として使用す
ることができる。VCOs having various oscillation frequencies as described above
Is prepared, it can be used as various types of optical receivers.
【００２９】次に、本発明の第３の実施の形態について
図３を参照して説明する。本実施の形態は上記した第１
の実施の形態のクロック抽出部を別タイプに置きかえた
ものである。図３は、本発明の第３の実施の形態を説明
する光受信器のブロック構成図である。Next, a third embodiment of the present invention will be described with reference to FIG. In this embodiment, the first
In this embodiment, the clock extracting unit of the embodiment is replaced with another type. FIG. 3 is a block diagram of an optical receiver illustrating a third embodiment of the present invention.
【００３０】本実施の形態の構成は、ＰＤ２０及びプリ
アンプ２１による光受信モジュールと、メインアンプ２
２と、制御信号により低域通過帯域を可変できるイコラ
イザ回路２３と、ミキサ回路２４と、ミキサ回路２４の
出力の低周波成分のみを取り出すための低域通過フィル
タ２５と、６２０ＭＨｚ帯で発振するＶＣＯ２６と、Ｎ
分周回路（本実施の形態ではＮ＝１／４）と、セレクタ
回路２８と、Ｄ−Ｆ／Ｆ２９からなる。ＰＤ２６の出力
はプリアンプ２１に入力され、プリアンプ２１の出力は
メインアンプ２２に入力される。メインアンプ２２の出
力は２分岐され、一つはイコライザ回路２３、ミキサ回
路２４に入力される。イコライザ回路２３の出力はＤ−
Ｆ／Ｆ２９のデータ入力部に入力される。またＶＣＯ２
６の出力は２分岐され、一つはセレクタ回路２８に入力
され、一つは１／４分周回路２７に入力される。１／４
分周回路２７の出力はセレクタ回路２８に入力され、セ
レクタ回路２８の出力は２分岐され、一つはミキサ回路
２４に一つはＤ−Ｆ／Ｆ２９のクロック入力部に入力さ
れる。ミキサ回路２４においては、入力された信号とＶ
ＣＯ２６のクロックから位相差成分が出力される。ミキ
サ回路２４の出力の高周波成分を取り除くための低域通
過フィルタ２５に入力した後、その出力はＶＣＯ２６に
入力される。この時、外部からの制御信号はセレクタ回
路２８に入力される。また別の制御信号により、イコラ
イザ回路２３の帯域を可変できるように設定する。The configuration of the present embodiment comprises an optical receiving module including a PD 20 and a preamplifier 21 and a main amplifier 2
2, an equalizer circuit 23 capable of changing a low-pass band by a control signal, a mixer circuit 24, a low-pass filter 25 for extracting only low-frequency components of the output of the mixer circuit 24, and a VCO 26 oscillating in a 620 MHz band. And N
It is composed of a frequency dividing circuit (N = 1/4 in the present embodiment), a selector circuit 28, and a DF / F 29. The output of the PD 26 is input to the preamplifier 21, and the output of the preamplifier 21 is input to the main amplifier 22. The output of the main amplifier 22 is split into two, one of which is input to an equalizer circuit 23 and a mixer circuit 24. The output of the equalizer circuit 23 is D-
The data is input to the data input section of the F / F 29. VCO2
The output of 6 is divided into two, one is input to the selector circuit 28, and one is input to the 分 frequency divider 27. 1/4
The output of the frequency dividing circuit 27 is input to the selector circuit 28, the output of the selector circuit 28 is branched into two, and one is input to the mixer circuit 24 and one is input to the clock input section of the DF / F 29. In the mixer circuit 24, the input signal and V
A phase difference component is output from the clock of the CO 26. After being input to a low-pass filter 25 for removing high-frequency components from the output of the mixer circuit 24, the output is input to a VCO 26. At this time, an external control signal is input to the selector circuit 28. Further, it is set so that the band of the equalizer circuit 23 can be changed by another control signal.
【００３１】以上のような構成により、例えば、この光
受信器を１５５Ｍｂ／ｓのＯＣ−３を受信するための光
受信器として使用する場合は、セレクタ２８の出力を１
／４分周回路２７の出力が選択されるように設定し、更
にイコライザ回路２３の低域通過帯域を１２０ＭＨｚ程
度にすることで、高感度特性を持つ光受信器を構築でき
る。また、この光受信器のセレクタ回路２８の出力をＶ
ＣＯ２６からの出力を選択するように選択し、イコライ
ザ回路２３の帯域を５００ＭＨｚにすることで、ＯＣ−
１２の６２０Ｍｂ／ｓ用の光受信器として使用すること
ができる。With the above configuration, for example, when this optical receiver is used as an optical receiver for receiving 155 Mb / s OC-3, the output of the selector 28 is set to 1
By setting the output of the / 4 frequency divider 27 to be selected and setting the low pass band of the equalizer circuit 23 to about 120 MHz, an optical receiver having high sensitivity characteristics can be constructed. The output of the selector circuit 28 of this optical receiver is V
The output from the CO 26 is selected to be selected, and by setting the band of the equalizer circuit 23 to 500 MHz, the OC-
It can be used as an optical receiver for 12 620 Mb / s.
【００３２】このように様々な分周比を持つ分周回路を
用意することで、様々な種類の光受信器として使用する
ことができる。By preparing frequency divider circuits having various frequency division ratios as described above, various types of optical receivers can be used.
【００３３】次に本発明の第４の実施の形態について図
４を参照して説明する。図４は本発明の第４の実施の形
態を説明する光受信器のブロック構成図である。Next, a fourth embodiment of the present invention will be described with reference to FIG. FIG. 4 is a block diagram of an optical receiver for explaining a fourth embodiment of the present invention.
【００３４】本実施の形態の構成は、ＰＤ３１及びプリ
アンプ３２による光受信モジュールと、メインアンプ３
３と、制御信号により低域通過帯域を可変できるイコラ
イザ回路３４と、整流回路（微分折り返し回路）３５
と、１５０ＭＨｚ帯の第１の狭帯域フィルタ３６と、２
５０ＭＨｚ帯の第２の狭帯域フィルタ３７と、第１のピ
ーク検出器３８と、第２のピーク検出器３９と、比較回
路４０と、セレクタ回路４１と、Ｄ−Ｆ／Ｆ４２からな
る。ＰＤ３１の出力はプリアンプ３２に入力され、プリ
アンプ３２の出力はメインアンプ３３に入力される。メ
インアンプ３３の出力は２分岐され、一つはイコライザ
回路３４、一つは整流回路（微分折り返し回路）３５に
入力される。イコライザ回路３４の出力はＤ−Ｆ／Ｆ４
２のデータ入力部に入力される。また微分折り返し回路
３５の出力は２分岐され、一つは第１の狭帯域フィルタ
３６に入力され、一つは第２の狭帯域フィルタ３７に入
力される。第１の狭帯域フィルタ３６の出力は２分岐さ
れ、一つは第１のピーク検出器３８に入力され、一つは
セレクタ回路に入力される。第２の狭帯域フィルタの出
力は２分岐され、一つは第２のピーク検出器３９に入力
され、一つはセレクタ回路４１に入力される。第１及び
第２のピーク検出器３８，３９の出力は比較回路４０に
入力される。比較回路４０の出力は２分岐され、一つは
セレクタ回路４１の選択信号入力に入力され、一つはイ
コライザ回路３４の帯域選択信号入力に入力される。セ
レクタ回路４１の出力はＤ−Ｆ／Ｆ４２のクロック入力
部に入力される。The configuration of the present embodiment comprises an optical receiving module including a PD 31 and a preamplifier 32 and a main amplifier 3
3, an equalizer circuit 34 capable of varying a low-pass band by a control signal, and a rectifier circuit (differential folding circuit) 35
A first narrow-band filter 36 in the 150 MHz band;
It comprises a second narrow band filter 37 of 50 MHz band, a first peak detector 38, a second peak detector 39, a comparison circuit 40, a selector circuit 41, and a DF / F42. The output of the PD 31 is input to the preamplifier 32, and the output of the preamplifier 32 is input to the main amplifier 33. The output of the main amplifier 33 is branched into two, one being input to an equalizer circuit 34 and one being input to a rectifier circuit (differential folding circuit) 35. The output of the equalizer circuit 34 is DF / F4
2 is input to the data input unit. The output of the differential folding circuit 35 is branched into two, one of which is input to a first narrow band filter 36 and one of which is input to a second narrow band filter 37. The output of the first narrow band filter 36 is branched into two, one is input to the first peak detector 38, and one is input to the selector circuit. The output of the second narrow band filter is split into two, one is input to the second peak detector 39 and one is input to the selector circuit 41. Outputs of the first and second peak detectors 38 and 39 are input to a comparison circuit 40. The output of the comparison circuit 40 is branched into two, one is input to the selection signal input of the selector circuit 41, and one is input to the band selection signal input of the equalizer circuit 34. The output of the selector circuit 41 is input to the clock input section of the DF / F.
【００３５】以上のような構成により、例えば、入力さ
れた信号が１５０Ｍｂ／ｓもしくは２５０Ｍｂ／ｓの信
号のどちらかである場合、第１及び第２のピーク検出回
路３８，３９のどちらか一方の出力がハイレベルとな
る。比較回路４０の出力はハイレベルとなった方のクロ
ックを選択する選択信号、及びイコライザ回路３４の帯
域を変化させる制御信号を出力しておくようにすると、
入力した信号速度に応じて自動的にイコライザ帯域及び
クロック速度を制御する光受信器を構築することができ
る。With the above configuration, for example, when the input signal is either a 150 Mb / s signal or a 250 Mb / s signal, one of the first and second peak detection circuits 38 and 39 is used. The output goes high. When the output of the comparison circuit 40 outputs a selection signal for selecting the clock of the higher level and a control signal for changing the band of the equalizer circuit 34,
An optical receiver that automatically controls an equalizer band and a clock speed according to an input signal speed can be constructed.
【００３６】上記の仕様において様々な帯域の狭帯域フ
ィルタを用意することで、様々な種類の光受信器として
使用することができる。By preparing narrow band filters of various bands in the above specification, it can be used as various types of optical receivers.
【００３７】以下、本発明の第５の実施の形態について
図５を参照して説明する。尚本実施の形態は上記した第
４の実施の形態同様、装置内部においてクロック速度等
を制御するタイプである。図５は本発明の第５の実施の
形態を説明する光受信器のブロック構成図である。Hereinafter, a fifth embodiment of the present invention will be described with reference to FIG. This embodiment is of a type in which the clock speed and the like are controlled inside the device, as in the above-described fourth embodiment. FIG. 5 is a block diagram of an optical receiver for explaining a fifth embodiment of the present invention.
【００３８】本実施の形態の構成は、ＰＤ４４及びプリ
アンプ４５による光受信モジュールと、メインアンプ４
６と、制御信号により低域通過帯域を可変できるイコラ
イザ回路４７と、ミキサ回路４８と、ミキサ回路４８の
出力の低周波成分のみを取り出すための低域通過フィル
タ４９と、粗調端子と微調端子を持ち粗調端子では１５
０ＭＨｚ又は２５０ＭＨｚ帯で発信制御可能で微調端子
によりその周波数帯の周波数を微調制御できるＶＣＯ５
０と、高域通過フィルタ５１と、ピーク検出器５２と、
メモリ５３と、Ｄ−Ｆ／Ｆ５４からなる。ＰＤ４４の出
力はプリアンプ４５に入力され、プリアンプ回路４５の
出力はメインアンプ４６に入力される。メインアンプ４
６の出力は２分岐され、一つはイコライザ回路４７、一
つはミキサ回路４８に入力される。イコライザ回路４７
の出力はＤ−Ｆ／Ｆ５４のデータ入力部に入力される。
またＶＣＯ５０の出力は２分岐され、一つはミキサ回路
４８に、一つはＤ−Ｆ／Ｆ５４のクロック入力端子に入
力される。ミキサ回路４８からの出力は低域通過フィル
タ４９に入力され、低域通過フィルタ４９の出力は２分
岐され、一つはＶＣＯ５０の微調制御端子に、一つは高
域通過フィルタ５１に入力される。高域通過フィルタ５
１の出力はピーク検出器５２に入力され、ピーク検出器
５２の出力はメモリ５３に入力される。メモリ５３から
は２種類の信号が出力され、一つはイコライザ回路４７
の制御端子に、一つはＶＣＯ５０の粗調端子に入力され
る。The configuration of the present embodiment comprises an optical receiving module including a PD 44 and a preamplifier 45 and a main amplifier 4.
6, an equalizer circuit 47 capable of changing a low-pass band by a control signal, a mixer circuit 48, a low-pass filter 49 for extracting only a low-frequency component of an output of the mixer circuit 48, a coarse adjustment terminal and a fine adjustment terminal. With coarse adjustment terminal
VCO5 whose transmission can be controlled in 0MHz or 250MHz band and whose frequency band can be fine-tuned by the fine-tuning terminal.
0, a high-pass filter 51, a peak detector 52,
It comprises a memory 53 and a DF / F 54. The output of the PD 44 is input to a preamplifier 45, and the output of the preamplifier circuit 45 is input to a main amplifier 46. Main amplifier 4
The output of 6 is split into two, one is input to an equalizer circuit 47 and one is input to a mixer circuit 48. Equalizer circuit 47
Is input to the data input section of the DF / F 54.
The output of the VCO 50 is branched into two, one to the mixer circuit 48 and one to the clock input terminal of the DF / F 54. The output from the mixer circuit 48 is input to a low-pass filter 49, the output of the low-pass filter 49 is branched into two, one is input to the fine adjustment control terminal of the VCO 50, and one is input to the high-pass filter 51. . High pass filter 5
1 is input to the peak detector 52, and the output of the peak detector 52 is input to the memory 53. Two types of signals are output from the memory 53, and one is an equalizer circuit 47.
And one is input to the coarse adjustment terminal of the VCO 50.
【００３９】この時、高域通過フィルタ５１は、前段に
接続される低域通過フィルタ４９のＤＣ成分だけを取り
除く役目をする。この時、ピーク検出器５２の出力は入
力信号とＶＣＯ５０の速度が違う場合のみ、信号が出力
される。メモリ５３はあらかじめ決められた周波数の状
態を記憶し、ピーク検出器５２からの出力がハイになる
とき、出力する信号を変化させる。At this time, the high-pass filter 51 serves to remove only the DC component of the low-pass filter 49 connected at the preceding stage. At this time, a signal is output from the peak detector 52 only when the input signal and the speed of the VCO 50 are different. The memory 53 stores the state of a predetermined frequency, and changes the output signal when the output from the peak detector 52 becomes high.
【００４０】以上のような構成により、例えば、入力さ
れた信号が１５０Ｍｂ／ｓもしくは２５０Ｍｂ／ｓの信
号のどちらかである場合、信号速度に応じてＶＣＯ出力
が変化することになる。最初、例えばＶＣＯ５０の出力
が１５０ＭＨｚで発振していたとき、２５０Ｍｂ／ｓの
データが入力される時、低域通過フィルタ４９の出力は
不安定になり、このためピーク検出器５２の出力はハイ
になる。メモリ５３では１５０ＭＨｚの状態を記憶して
いるが、ハイレベルの信号が入力されると、出力信号を
２５０ＭＨｚにあわせた信号を出力し、２５０Ｍｂ／ｓ
信号の受信が可能となる。With the above configuration, for example, when the input signal is either 150 Mb / s or 250 Mb / s, the VCO output changes according to the signal speed. First, for example, when the output of the VCO 50 oscillates at 150 MHz, when the data of 250 Mb / s is input, the output of the low-pass filter 49 becomes unstable, so that the output of the peak detector 52 becomes high. Become. Although the state of 150 MHz is stored in the memory 53, when a high-level signal is input, a signal in which the output signal is adjusted to 250 MHz is output, and a signal of 250 Mb / s is output.
A signal can be received.
【００４１】上記の仕様において様々な発振周波数を持
つＶＣＯを用意することで、様々な種類の光受信器とし
て使用することができる。By preparing VCOs having various oscillation frequencies in the above specification, it can be used as various kinds of optical receivers.
【００４２】以下、本発明の第６の実施の形態について
図６を参照して説明する。図６は、本発明の第６の実施
の形態を説明する光受信器のブロック構成図である。Hereinafter, a sixth embodiment of the present invention will be described with reference to FIG. FIG. 6 is a block diagram of an optical receiver for explaining a sixth embodiment of the present invention.
【００４３】本実施の形態の構成は、ＰＤ５６及びプリ
アンプ５７による光受信モジュールと、メインアンプ５
８と、制御信号により低域通過帯域を可変できるイコラ
イザ回路５９と、ミキサ回路６０と、ミキサ回路６０の
出力の低周波成分のみを取り出すための低域通過フィル
タ６１と、１．２ＧＨｚ帯で発振するＶＣＯ６２と、制
御信号により分周比を１／２、１／８と可変にできる可
変分周回路６３と、４ビットのシフトレジスタ６５と、
第１のＤ−Ｆ／Ｆ６６と第２のＤ−Ｆ／Ｆ６７と第３の
Ｄ−Ｆ／Ｆ６８と第４のＤ−Ｆ／Ｆ６９と、１／２分周
回路６４と、一致検出回路７０と、第５のＤ−Ｆ／Ｆ７
１からなる。ＰＤ５６の出力はプリアンプ５７に入力さ
れ、プリアンプ回路５８の出力はメインアンプ５８に入
力される。メインアンプ５８の出力は７分岐され、一つ
はイコライザ回路５９、一つはミキサ回路６０に、一つ
はシフトレジスタ６５の信号入力部に入力され、また残
りの４つの信号は第１から第４のＤ−Ｆ／Ｆ６６〜６９
のクロック入力部に入力される。イコライザ回路５９の
出力は第２のＤ−Ｆ／Ｆ６７のデータ入力部に入力され
る。またＶＣＯ６２の出力は３分岐され、一つはシフト
レジスタ６５の信号入力部に入力され、一つは可変分周
回路６３に、一つは１／２分周回路６４に入力される。
また、可変分周回路６３の出力は２分岐され、一つはミ
キサ回路６０に、一つは第２のＤ−Ｆ／Ｆ６７のクロッ
ク入力部に入力される。ミキサ回路６０においては、入
力された信号とＶＣＯ６２のクロックから位相差成分が
出力される。ミキサ回路６０の出力の高周波成分を取り
除くための低域通過フィルタ６１に入力した後、その出
力はＶＣＯ６２に入力される。１／２分周回路６４の出
力はシフトレジスタ６５のクロック入力部に入力され
る。シフトレジスタ６５からの４ビット幅の出力はそれ
ぞれ第１から第４のＤ−Ｆ／Ｆ６６〜６９の信号入力部
に入力され、その出力は一致検出回路７０に入力され
る。このとき、一致検出回路７０では全てのビットが数
周期に渡り一致した場合、可変分周回路６３の出力を１
／８に設定し、イコライザ回路５９の帯域を１２０ＭＨ
ｚに変化させる。また一致検出回路７０において４ビッ
トの不一致が数周期に渡って検出された場合、可変分周
回路６３の出力を１／２に設定し、イコライザ回路５９
の帯域を５００ＭＨｚにする。The configuration of the present embodiment comprises an optical receiving module comprising a PD 56 and a preamplifier 57 and a main amplifier 5
8, an equalizer circuit 59 capable of varying a low-pass band by a control signal, a mixer circuit 60, a low-pass filter 61 for extracting only a low-frequency component of an output of the mixer circuit 60, and an oscillation in a 1.2 GHz band. A VCO 62, a variable frequency dividing circuit 63 capable of varying the frequency dividing ratio to 1/2 and 1/8 by a control signal, a 4-bit shift register 65,
A first DF / F 66, a second DF / F 67, a third DF / F 68, a fourth DF / F 69, a 1/2 frequency dividing circuit 64, and a coincidence detecting circuit 70 And the fifth DF / F7
Consists of one. The output of the PD 56 is input to a preamplifier 57, and the output of the preamplifier circuit 58 is input to a main amplifier 58. The output of the main amplifier 58 is divided into seven, one is input to the equalizer circuit 59, one is input to the mixer circuit 60, one is input to the signal input section of the shift register 65, and the remaining four signals are input to the first to DF / F66-69 of 4
Is input to the clock input section of The output of the equalizer circuit 59 is input to the data input section of the second DF / F 67. The output of the VCO 62 is branched into three, one is input to the signal input unit of the shift register 65, one is input to the variable frequency dividing circuit 63, and one is input to the 周 frequency dividing circuit 64.
The output of the variable frequency dividing circuit 63 is branched into two, one of which is input to the mixer circuit 60 and one of which is input to the clock input section of the second DF / F 67. In the mixer circuit 60, a phase difference component is output from the input signal and the clock of the VCO 62. After being input to a low-pass filter 61 for removing high-frequency components of the output of the mixer circuit 60, the output is input to a VCO 62. The output of the 1/2 frequency dividing circuit 64 is input to the clock input section of the shift register 65. Outputs having a 4-bit width from the shift register 65 are input to signal input units of the first to fourth DF / Fs 66 to 69, respectively, and the output is input to the coincidence detection circuit 70. At this time, if all bits match in several cycles in the coincidence detecting circuit 70, the output of the variable frequency dividing circuit 63 is set to 1
/ 8 and the bandwidth of the equalizer circuit 59 is set to 120 MHz.
to z. When the match detection circuit 70 detects a 4-bit mismatch over several cycles, the output of the variable frequency dividing circuit 63 is set to 、, and the equalizer circuit 59 is set.
Is set to 500 MHz.
【００４４】以上のような構成により、例えば、この受
信器を１５５Ｍｂ／ｓのＯＣ−３またはＯＣ−１２用の
受信するための光受信器として使用することができる。
これは、入力信号が１５０Ｍｂ／ｓの場合、第１のＤ−
Ｆ／Ｆからの出力も１５０Ｍｂ／ｓの信号であり、６０
０Ｍｂ／ｓのクロックによってシフトされた信号は４ビ
ットに渡り常に０又は１になるため、可変分周回路６３
から出力される信号も１５０ＭＨｚのクロックになる。
同様に、６００Ｍｂ／ｓ信号入力時には、シフトレジス
タ６５の出力はランダムな値になり、一致検出回路７０
の出力は通常連続してハイになることはないため、可変
分周回路６３からの出力は６００ＭＨｚとなる。With the above configuration, for example, this receiver can be used as an optical receiver for receiving 155 Mb / s OC-3 or OC-12.
This is because if the input signal is 150 Mb / s, the first D-
The output from the F / F is also a signal of 150 Mb / s,
Since the signal shifted by the clock of 0 Mb / s always becomes 0 or 1 over 4 bits, the variable frequency dividing circuit 63
Is also a clock of 150 MHz.
Similarly, when a 600 Mb / s signal is input, the output of the shift register 65 becomes a random value, and the coincidence detection circuit 70
Is normally not continuously high, so the output from the variable frequency dividing circuit 63 is 600 MHz.
【００４５】このように様々な分周比を持つ分周回路及
びその分周比に応じた周波数検知回路を用意すること
で、様々な種類の光受信器として使用することができ
る。By preparing a frequency dividing circuit having various frequency dividing ratios and a frequency detecting circuit corresponding to the frequency dividing ratio as described above, it can be used as various types of optical receivers.
【００４６】[0046]
【発明の効果】本発明によれば、高速ディジタル伝送系
において、種々の周波数に対応した光受信器を構築でき
る。According to the present invention, an optical receiver corresponding to various frequencies can be constructed in a high-speed digital transmission system.
【００４７】すなわち、様々な信号速度に応じて、等価
増幅帯域を変化させることにより、ノイズフィギュアを
最適化することで、高感度受信を可能にすることができ
る。又、クロック抽出方法を様々な信号速度に応じてク
ロック再生を可能にすることで、様々な信号のクロック
再生及び信号の識別再生を可能にすることができる。That is, by changing the equivalent amplification band according to various signal speeds and optimizing the noise figure, high sensitivity reception can be realized. Further, by enabling the clock extraction method to reproduce the clock in accordance with various signal speeds, it is possible to reproduce the clock of various signals and identify and reproduce the signals.
【図１】本発明の第１の実施の形態における光受信器の
ブロック図である。FIG. 1 is a block diagram of an optical receiver according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態における光受信器の
ブロック図である。FIG. 2 is a block diagram of an optical receiver according to a second embodiment of the present invention.
【図３】本発明の第３の実施の形態における光受信器の
ブロック図である。FIG. 3 is a block diagram of an optical receiver according to a third embodiment of the present invention.
【図４】本発明の第４の実施の形態における光受信器の
ブロック図である。FIG. 4 is a block diagram of an optical receiver according to a fourth embodiment of the present invention.
【図５】本発明の第５の実施の形態における光受信器の
ブロック図である。FIG. 5 is a block diagram of an optical receiver according to a fifth embodiment of the present invention.
【図６】本発明の第６の実施の形態における光受信器の
ブロック図である。FIG. 6 is a block diagram of an optical receiver according to a sixth embodiment of the present invention.
【図７】本発明の第６の実施の形態における作用を説明
するタイミングチャートである。FIG. 7 is a timing chart for explaining an operation in a sixth embodiment of the present invention.
【図８】第１の従来技術における光受信器のブロック図
である。FIG. 8 is a block diagram of an optical receiver according to the first related art.
【図９】第２の従来技術における光受信器のブロック図
である。FIG. 9 is a block diagram of an optical receiver according to a second conventional technique.
１，１１，２０，３１，４４，５６ フォトダイオー
ド ２，１２，２１，３２，４５，５７ プリアンプ ３，１３，２２，３３，４６，５８ メインアンプ ４，１４，２３，３４，４７，５９ イコライザ回路 ５，３５ 整流回路 ６ 第１の狭帯域フィルタ ７ 第２の狭帯域フィルタ ８，２８，４１ セレクタ回路 ９，１８，２９，４２，５４ Ｄ−Ｆ／Ｆ １０，１９，３０，４３，５５，７２ 光伝送路 １５，２４，４８，６０ ミキサ回路 １６，２５，４９，６１ 低域通過フィルタ １７，２６，５０，６２ ＶＣＯ ２７ １／４分周回路 ３６ 第１の狭帯域フィルタ ３７ 第２の狭帯域フィルタ ３８ 第１のピーク検出器 ３９ 第２のピーク検出器 ４０ 比較回路 ５１ 高域通過フィルタ ５２ ピーク検出器 ５３ メモリ ６３ 可変分周回路 ６４ １／２分周回路 ６５ シフトレジスタ ６６ 第１のＤ−Ｆ／Ｆ ６７ 第２のＤ−Ｆ／Ｆ ６８ 第３のＤ−Ｆ／Ｆ ６９ 第４のＤ−Ｆ／Ｆ ７０ 一致検出回路 ７１ 第５のＤ−Ｆ／Ｆ1,11,20,31,44,56 Photodiode 2,12,21,32,45,57 Preamplifier 3,13,22,33,46,58 Main amplifier 4,14,23,34,47,59 Equalizer Circuit 5, 35 Rectifier circuit 6 First narrow band filter 7 Second narrow band filter 8, 28, 41 Selector circuit 9, 18, 29, 42, 54 DF / F 10, 19, 30, 43, 55 , 72 Optical transmission path 15, 24, 48, 60 Mixer circuit 16, 25, 49, 61 Low-pass filter 17, 26, 50, 62 VCO 27 1/4 frequency divider 36 First narrow band filter 37 Second Narrow bandpass filter 38 First peak detector 39 Second peak detector 40 Comparison circuit 51 High-pass filter 52 Peak detector 53 Memory 63 Variable frequency divider 64 1 / Frequency dividing circuit 65 Shift register 66 First DF / F 67 Second DF / F 68 Third DF / F 69 Fourth DF / F 70 Match detection circuit 71 Fifth DF / F
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 10/26 Ｈ０４Ｌ 7/033 (56)参考文献 特開 平３−207148（ＪＰ，Ａ) 特開 平５−176013（ＪＰ，Ａ) 特開 平８−195786（ＪＰ，Ａ) 特公 平６−14648（ＪＰ，Ｂ２) 特公 平７−44572（ＪＰ，Ｂ２) 桑原守二監修、田中良一、他著「ディ ジタルマイクロ波通信」株式会社企画セ ンター、昭和60年、ｐｐ．49−51 (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 10/00 - 10/28 H03L 7/06 H04L 7/033 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification code FI H04B 10/26 H04L 7/033 (56) References JP-A-3-207148 (JP, A) JP-A 5-176013 (JP) JP-A-8-195786 (JP, A) JP 6-14648 (JP, B2) JP 7-44572 (JP, B2) Morii Kuwabara, Ryoichi Tanaka, et al., Digital Micro Wave Communication Co., Ltd. Planning Center, 1985, pp. 49-51 (58) Fields investigated (Int.Cl. 7 , DB name) H04B 10/00-10/28 H03L 7/06 H04L 7/033
Claims (5)
気信号に変換する光／電気変換手段と、ある所定の数種
類の周波数のクロックを出力可能で、ミキサ回路、粗調
端子及び微調端子をもつ電圧制御発振器、及び前記ミキ
サ回路からの高調波成分を取り除くための低域通過フィ
ルタとからなるクロック抽出手段と、出力したクロック
の周波数速度を検出し、低域通過フィルタからの出力の
ＤＣ成分のみを遮断する高域通過フィルタ、ピーク検出
器、及びその状態を記憶するメモリとからなる周波数検
出手段と、前記メモリから出力される制御信号により帯
域を可変する帯域可変手段と、所望の信号か否かを識別
再生して出力する識別手段とからなり、前記光／電気変
換手段の出力信号は２分岐され、その内の一方の信号
で、ある所定の信号速度を持つ信号は前記ミキサ回路に
入力され、前記ミキサ回路の出力は前記低域通過フィル
タに入力され、該低域フィルタの出力は２分岐され、出
力の一方は前記高域通過フィルタに入力され、他方は前
記電圧制御発振器の微調端子に入力され、前記帯域可変
手段の出力は前記識別手段の信号入力部に入力され、該
電圧制御発振器の出力は２分岐され、一方は前記ミキサ
回路に入力され、他方は前記識別手段のクロック入力端
子に入力され、前記高域通過フィルタの出力は前記ピー
ク検出器に入力され、該ピーク検出器の出力は前記メモ
リに入力され、該メモリの出力は前記電圧制御発振器の
粗調端子に入力され、前記メモリではその時点での前記
電圧制御発振器の発振周波数を記憶し、入力した信号の
信号速度が前記電圧制御発振器の発振周波数と違うと
き、前記低域通過フィルタの出力が安定しないため、前
記高域通過フィルタからの出力は信号成分を持ち、前記
ピーク検出器において検出され、該ピーク検出器からの
信号に応じて、前記メモリから出力される粗調制御信号
が変化し、入力した信号の信号速度と同速度のクロック
に発振周波数が変化することを特徴とする光受信器。In digital optical transmission, an optical / electrical conversion means for converting an optical signal into an electric signal, and a voltage capable of outputting clocks of predetermined several kinds of frequencies and having a mixer circuit, a coarse adjustment terminal and a fine adjustment terminal A clock extracting means including a control oscillator and a low-pass filter for removing harmonic components from the mixer circuit; and detecting a frequency speed of the output clock, and detecting only a DC component of an output from the low-pass filter. Frequency detecting means comprising a high-pass filter for cutting off, a peak detector, and a memory for storing the state thereof, a band varying means for varying a band by a control signal output from the memory , and whether or not the signal is a desired signal An output signal of the optical / electrical conversion means is divided into two, and one of the signals is used as a signal having a predetermined signal speed. A signal having a degree is input to the mixer circuit, an output of the mixer circuit is input to the low-pass filter, an output of the low-pass filter is branched into two, and one of the outputs is input to the high-pass filter. and the other is input to the fine adjustment terminal of the voltage controlled oscillator, said band variable
The output of the means is input to the signal input of the identification means, the output of the voltage controlled oscillator is branched into two, one is input to the mixer circuit, and the other is a clock input terminal of the identification means.
Is input to the child, the output of the high pass filter is input to the peak detector, the output of the peak detector is inputted to the memory, the output of the memory is input to the coarse adjustment terminal of the voltage controlled oscillator The memory stores the oscillation frequency of the voltage-controlled oscillator at that time, and when the signal speed of the input signal is different from the oscillation frequency of the voltage-controlled oscillator, the output of the low-pass filter is not stable. The output from the high-pass filter has a signal component, is detected by the peak detector, and in accordance with the signal from the peak detector, the coarse control signal output from the memory changes, An optical receiver characterized in that the oscillation frequency changes to a clock having the same speed as the signal speed.
気信号に変換する光／電気変換手段と、ミキサ回路、あ
る所定の周波数で発振する電圧制御発振器、及び前記ミ
キサ回路からの高調波成分を取り除くための低域通過フ
ィルタとからなるクロック抽出手段と、制御信号により
帯域を可変にする帯域可変手段と、分周比を可変できる
可変分周手段と、あらかじめ設定されているクロックの
可変分周比に応じたクロックを特定する手段を有するク
ロック周波数速度を検出可能な周波数検出手段と、所望
の信号か否かを識別再生して出力する識別手段とからな
り、前記光／電気変換手段の出力は２分岐され、出力の
一方は前記帯域可変手段の信号入力端子に入力され、出
力の他方は前記クロック抽出手段の信号入力端子に入力
され、前記帯域可変手段の出力は前記識別手段の信号入
力部に入力され、前記電圧制御型発振器の出力は２分岐
され、出力の一方は前記周波数検出手段に入力され、出
力の他方は前記可変分周手段の入力に入力され、前記光
／電気変換手段の出力は前記周波数検出手段に入力さ
れ、前記可変分周手段の出力は２分岐され、出力の一方
は前記識別手段のクロック入力部に入力され、出力の他
方は前記ミキサ回路に入力され、該周波数検出手段から
出力される制御信号は前記可変分周手段の分周比制御端
子に入力され、前記周波数検出手段において、分周され
たクロックがある分周比で入力された時、分周したクロ
ックと抽出したクロックに応じて電圧制御型発振器の出
力を制御し、制御された信号が収束しない場合、可変分
周回路を制御する信号及び帯域を制御する制御信号の出
力を変化させ、発振器のある分周比でのみ周波数を安定
させることを特徴とする光受信器。2. In digital optical transmission, optical / electrical conversion means for converting an optical signal into an electric signal, a mixer circuit, and
A voltage-controlled oscillator oscillating at a predetermined frequency,
Low-pass filter to remove harmonic components from the mixer circuit.
A clock extracting means comprising a filter , a band varying means for varying a band by a control signal, a variable frequency dividing means for varying a frequency dividing ratio, and a clock corresponding to a preset variable frequency dividing ratio of a clock. The optical / electrical conversion means comprises a frequency detection means having a specification means capable of detecting a clock frequency speed and an identification means for identifying and reproducing a desired signal and outputting the signal. one is input to the signal input terminal of said band variable means, the other output is input to the signal input terminal of said clock extraction means, the output of the band-variable means is input to the signal input of the identification means, said The output of the voltage controlled oscillator has two branches
One of the outputs is input to the frequency detecting means, and the output is output.
The other force is inputted to the input of the variable frequency divider means, the light
/ The output of the electric conversion means is input to the frequency detection means.
Is the output of the variable frequency divider means is bifurcated, output one of the input to the clock input of the identification means, the other output is input to the mixer circuit, a control signal outputted from said frequency detecting means Is input to a frequency dividing ratio control terminal of the variable frequency dividing means, and when the frequency-divided clock is input at a certain frequency dividing ratio in the frequency detecting means, a voltage is set according to the frequency-divided clock and the extracted clock. Controls the output of the controlled oscillator, and if the controlled signal does not converge, changes the output of the signal that controls the variable frequency divider and the output of the control signal that controls the band, and stabilizes the frequency only at a certain division ratio of the oscillator An optical receiver, characterized in that
の整数）ビットシフトレジスタと、前記Ｎ個のビットシ
フトレジスタにそれぞれ接続されたＮ個のラッチ回路
と、一致検出手段とからなり、前記光／電気変換手段の
出力は（Ｎ＋２）分岐され、一つは前記ミキサ回路に入
力され、一つは前記シフトレジスタの信号入力端子に入
力され、残りのＮ個の信号はそれぞれ前記Ｎ個のラッチ
回路のクロック入力部に入力され、前記ミキサ回路の出
力は前記低域通過フィルタに入力され、該低域通過フィ
ルタの出力は前記電圧制御発振器に入力され、該電圧制
御発振器の出力は２分岐され、出力の一つはシフトレジ
スタのクロック入力端子に入力され、他方は前記可変分
周手段のクロック入力端子に入力され、前記シフトレジ
スタから出力される並列化されたＮ個の信号はそれぞれ
対応する前記ラッチ回路の信号入力部に入力され、前記
各ラッチ回路の出力は前記一致検出手段に入力され、該
一致検出手段から出力される制御信号は前記可変分周手
段の分周比制御端子に入力され、入力した信号が前記電
圧制御発振器の発振周波数の１／Ｎの時、前記シフトレ
ジスタ及び前記Ｎ個のラッチ回路からの出力信号がすべ
て同じになり、前記一致検出手段において信号の一致を
検出し、前記可変分周手段の分周比を変化させること
で、入力した信号の信号速度と同速度のクロックが出力
されることを特徴とする請求項２記載の光受信器。3. The frequency detecting means comprises an N (N is an integer of 2 or more) bit shift register, N latch circuits respectively connected to the N bit shift registers, and a coincidence detecting means. , The optical / electrical conversion means
The output is (N + 2) branched, one is input to the mixer circuit, one is input to the signal input terminal of the shift register, and the remaining N signals are clock input sections of the N latch circuits, respectively. The output of the mixer circuit is input to the low-pass filter, the output of the low-pass filter is input to the voltage-controlled oscillator, the output of the voltage-controlled oscillator is branched into two, and one of the outputs Is input to the clock input terminal of the shift register, the other is input to the clock input terminal of the variable frequency dividing means, and the parallelized N signals output from the shift register are the signals of the corresponding latch circuit, respectively. The output of each latch circuit is input to the input section, and the output of each latch circuit is input to the coincidence detecting means. When the input signal is 1 / N of the oscillation frequency of the voltage controlled oscillator, the output signals from the shift register and the N latch circuits are all the same, and the coincidence detection means matches the signal. 3. The optical receiver according to claim 2, wherein a clock having the same speed as the signal speed of the input signal is output by detecting the clock signal and changing the frequency dividing ratio of the variable frequency dividing means.
もつ電圧制御発振器と、前記ミキサ回路からの高調波成
分を取り除くための低域通過フィルタと、低域通過フィ
ルタからの出力のＤＣ成分のみを遮断する高域通過フィ
ルタと、ピーク検出器と、その状態を記憶するメモリを
具備して構成され、ある所定の信号速度を持つ信号は前
記ミキサ回路に入力され、前記ミキサ回路の出力は前記
低域通過フィルタに入力され、該低域フィルタの出力は
２分岐され、出力の一方は前記高域通過フィルタに入力
され、他方は前記電圧制御発振器の微調端子に入力さ
れ、該電圧制御発振器の出力は前記ミキサ回路に入力さ
れ、前記高域通過フィルタの出力は前記ピーク検出器に
入力され、該ピーク検出器の出力は前記メモリに入力さ
れ、該メモリの出力は前記電圧制御発振器の粗調端子に
入力され、前記メモリではその時点での前記電圧制御発
振器の発振周波数を記憶し、入力した信号の信号速度が
前記電圧制御発振器の発振周波数と違うとき、前記低域
通過フィルタの出力が安定しないため、前記高域通過フ
ィルタからの出力は信号成分を持ち、前記ピーク検出器
において検出され、該ピーク検出器からの信号に応じ
て、前記メモリから出力される粗調制御信号が変化し、
入力した信号の信号速度と同速度のクロックに発振周波
数が変化することを特徴とする自動周波数検知型クロッ
ク抽出回路。4. A mixer circuit, a voltage-controlled oscillator having a coarse adjustment terminal and a fine adjustment terminal, a low-pass filter for removing harmonic components from the mixer circuit, and a DC component of an output from the low-pass filter A high-pass filter that cuts off only a signal, a peak detector, and a memory that stores the state of the peak detector. A signal having a predetermined signal speed is input to the mixer circuit, and an output of the mixer circuit is The low-pass filter is input to the low-pass filter, the output of the low-pass filter is branched into two, one of the outputs is input to the high-pass filter, the other is input to the fine-tuning terminal of the voltage-controlled oscillator, Is input to the mixer circuit, the output of the high-pass filter is input to the peak detector, the output of the peak detector is input to the memory, and the output of the memory is The signal is input to the coarse control terminal of the voltage-controlled oscillator, and the memory stores the oscillation frequency of the voltage-controlled oscillator at that point in time, and when the signal speed of the input signal is different from the oscillation frequency of the voltage-controlled oscillator, Since the output of the high-pass filter is not stable, the output from the high-pass filter has a signal component, is detected by the peak detector, and is output from the memory in accordance with the signal from the peak detector. Key control signal changes,
An automatic frequency detection type clock extraction circuit, wherein an oscillation frequency changes to a clock having the same speed as a signal speed of an input signal.
持つ電圧制御発振器と、低域通過フィルタと、Ｎ（Ｎは
２以上の整数）ビットシフトレジスタと、前記Ｎ個のビ
ットシフトレジスタにそれぞれ接続されたＮ個のラッチ
回路と、一致検出手段とを具備して構成され、入力され
た信号は（Ｎ＋２）分岐され、一つは前記ミキサ回路に
入力され、一つは前記シフトレジスタの信号入力端子に
入力され、残りのＮ個の信号はそれぞれ前記Ｎ個のラッ
チ回路のクロック入力部に入力され、前記ミキサ回路の
出力は前記低域通過フィルタに入力され、該低域通過フ
ィルタの出力は前記電圧制御発振器に入力され、該電圧
制御発振器の出力は２分岐され、出力の一つはシフトレ
ジスタのクロック入力端子に入力され、他方は前記可変
分周手段のクロック入力端子に入力され、前記シフトレ
ジスタから出力される並列化されたＮ個の信号はそれぞ
れ対応する前記ラッチ回路の信号入力部に入力され、前
記各ラッチ回路の出力は前記一致検出手段に入力され、
該一致検出手段から出力される制御信号は前記可変分周
手段の分周比制御端子に入力され、入力した信号が前記
電圧制御発振器の発振周波数の１／Ｎの時、前記シフト
レジスタ及び前記Ｎ個のラッチ回路からの出力信号がす
べて同じになり、前記一致検出手段において信号の一致
を検出し、前記可変分周手段の分周比を変化させること
で、入力した信号の信号速度と同速度のクロックが出力
されることを特徴とする自動周波数検知型クロック抽出
回路。5. A mixer circuit, a voltage controlled oscillator having a predetermined oscillation frequency, a low-pass filter, an N (N is an integer of 2 or more) bit shift register, and the N bit shift registers. The input signal is divided into (N + 2) branches, one is input to the mixer circuit, and the other is a signal of the shift register. The remaining N signals are input to the input terminals, and the remaining N signals are input to the clock input sections of the N latch circuits, respectively. The output of the mixer circuit is input to the low-pass filter, and the output of the low-pass filter is output. Is input to the voltage controlled oscillator, the output of the voltage controlled oscillator is branched into two, one of the outputs is input to the clock input terminal of the shift register, and the other is the clock of the variable frequency dividing means. N parallel signals input to the input terminals and output from the shift register are input to corresponding signal input sections of the latch circuits, respectively, and outputs of the latch circuits are input to the coincidence detecting means. ,
A control signal output from the coincidence detecting means is input to a frequency division ratio control terminal of the variable frequency dividing means. When the input signal is 1 / N of the oscillation frequency of the voltage controlled oscillator, the shift register and the N All the output signals from the latch circuits become the same, and the coincidence detecting means detects the coincidence of the signals, and changes the frequency dividing ratio of the variable frequency dividing means, thereby the same speed as the signal speed of the input signal. An automatic frequency detection type clock extraction circuit, characterized in that the clock is output.
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-
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- 1996-11-19 JP JP8308441A patent/JP3055604B2/en not_active Expired - Fee Related
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|---|
| 桑原守二監修、田中良一、他著「ディジタルマイクロ波通信」株式会社企画センター、昭和６０年、ｐｐ．４９−５１ |
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| JPH10150417A (en) | 1998-06-02 |
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