JP3062880B2

JP3062880B2 - 位相測定装置及び方法

Info

Publication number: JP3062880B2
Application number: JP9244194A
Authority: JP
Inventors: ステファン・エフ・ブラゾ
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1996-09-10
Filing date: 1997-09-09
Publication date: 2000-07-12
Anticipated expiration: 2017-09-09
Also published as: EP0849907B1; EP0849907A2; DE69732085D1; JPH10153626A; DE69732085T2; US5754437A; EP0849907A3

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、電気信号
測定に関し、特に、広帯域電気通信ネットワークを介し
て伝達する電気信号内の位相ジッタ及び周波数ワンダー
を測定する装置及び方法に関する。

【０００２】

【従来の技術】電気通信ネットワークは、２０世紀にな
って劇的に発展してきており、これらネットワークに
は、音声の他にデータ及びビデオのサービスを行う世界
規模の人工衛星、マイクロ波及びファイバ光学リンクが
ある。アナログの単純な古い電話サービス（Plain Old
Telephone Service:ＰＯＴＳ）から始まって、電気通信
産業は、１９５０年代に非同期デジタル・システムに入
った。デジタル・システムの階層には、構成単位として
ＤＳと名付けたデジタル信号を用いている。基本的なレ
ートは、ＤＳ０であり、これは、１秒当たり６４キロバ
イト（６４Ｋｂｐｓ）の単一音声チャンネルである。Ｄ
Ｓ１は、２４音声チャンネルに、１秒当たり１．５４４
メガバイト（１．５４４Ｍｂｐｓ）に等しいハウス・キ
ーピング・ビットを足したものである。次の表１は、制
定されたＤＳのレベル及びビット・レートを示す。

【表１】郵便及び電気通信管理ヨーロッパ協議会（ＣＥＰＴ）
は、表２に示すレートであって、プレイソクロナウス・
デジタル・ハイアラキー（Pleisochronous DigitalHier
archy:ＰＤＨ）と呼ばれる等価非同期デジタル標準を採
用した。

【表２】ファイバ光学ネットワーク・リンクは、特に、１９７０
年代から迅速に発展し、ネットワークの信頼性、帯域
（バンド）幅及び品質における劇的な改良に貢献した。

【０００３】しかし、ファイバ光学電気通信システムの
第１世代では、独占的なアーキテクチャ、装置、ライン
・コード、複合フォーマット及び保守手順に左右され
た。これらシステムのプロバイダ（設備者）は、種々の
供給業者からの装置を混成したり、一致させるために、
標準規格を望んだ。よって、１９８０年代の後半に、交
換キャリア標準組合（Exchange Carriers Standards As
ociation）及び国際電報電話協議委員会（Internationa
l Telegraph and Telephone Consultative Committee）
は、同期デジタル・ハイアラキー（ＳＤＨ）として単一
の国際標準規格を展開した。

【０００４】ＳＤＨは、世界規模の電気通信ネットワー
ク用に広帯域の伝送技術を確立したファイバ光学データ
伝送システムである。同期光学ネットワーク（Synchron
ousOptical Network：ＳＯＮＥＴ）は、アメリカ合衆国
で実現された。２１世紀に向かった世界規模の電気通信
用の伝送設備を設けるために、包括的なＳＤＨ／ＳＯＮ
ＥＴ標準規格が期待されている。

【０００５】ＳＤＨ／ＳＯＮＥＴは、従来の電話ネット
ワーク・システムと同じく簡単に利用できるが、その改
良された構成の柔軟性及び帯域幅には、現在のシステム
よりも大きな利点がある。これらは、音声、データ及び
ビデオ信号を広帯域の同期チャンネルに多重化できる能
力がある。ここでは、個別のデータ・バイトを簡単且つ
単一に識別でき、必要な装置を減らし、ネットワークの
信頼性を高め、オーバーヘッド及びペイロード・バイト
を用意できる。なお、オーバーロード・バイトにより、
ペイロード・バイトの管理ができる。

【０００６】ＳＤＨ／ＳＯＮＥＴは、同期し柔軟な光学
ハイアラキーによって、異なる容量の多重信号を伝送す
るバイト・インタリーブ多重技術を用いる。バイト・イ
ンタリーブが、多重化を単純にし、端から端までのネッ
トワーク管理能力を与える。ＳＤＨ／ＳＯＮＥＴ多重化
では、先ず、１秒当たり５１．９４メガバイト（５１．
８４Ｍｂｐｓ）で動作する同期転送信号レベル１（Sync
hronous Transport Singal level-1:ＳＴＳ−１）と呼
ばれている最低レベル又はベース信号を発生する。レベ
ルのより高い信号（ＳＴＳ−Ｎ）は、ＳＴＳ−１を整数
倍したものであり、表３に示す如きＳＴＳ−Ｎ信号の仲
間ができる。ＳＴＳ−Ｎ信号は、Ｎバイトでインタリー
ブされたＳＴＳ−１信号を含んでいる。また、表３は、
光学キャリア・レベル−Ｎ（ＯＣ−Ｎ）で表され、各Ｓ
ＴＳ−Ｎ信号用の光学対応部も示す。ＳＤＨにおいて、
ベース信号は、１５５．５２Ｍｂｐｓで動作する同期伝
送モジュール・レベル１（ＳＴＭ−１）と呼ばれる。高
次のレベル信号（ＳＴＭ−Ｎ）は、ベース・レートの倍
数である。

【表３】

【０００７】ビット・ストリーム自体から伝送タイミン
グを導出する従来のデータ伝送システムとは異なり、Ｓ
ＤＨ／ＳＯＮＥＴネットワーク要素は、外部タイミング
基準から伝送タイミングを導出している。特に、従来の
データ伝送システムは、非同期伝送であるが、ＳＤＨ／
ＳＯＮＥＴは、同期伝送である。

【０００８】非同期タイミング・システムの多重化信号
は、情報の全フレームを蓄積するのに充分なほど大きな
蓄積バッファを必要とするが、システムに大きな時間遅
延が生じる。これとは対照に、ＳＤＨ／ＳＯＮＥＴ同期
システムの多重化入力信号は、比較的に小さなタイミン
グ差を考慮するのに、数バイトの蓄積バッファのみが必
要である。

【０００９】しかし、ＳＤＨネットワークの全体的なタ
イミング動作は、従来のＰＤＨ（Pleisochronous Digit
al Hierarchy）ネットワークと全く異なる。特に、デー
タ・サービスの発生と、伝送と、累積と、タイミング・
ジッタ及びワンダー（wander：その定義は後述する）の
影響とは、本質的に異なる。ジッタ及びワンダーは、装
置の製造業者及びネットワークの操作者のみに影響する
ばかりでなく、かかるネットワークを用いて高品位で信
号を配信しようとするテレビジョン放送局の如き最終ユ
ーザにも影響する。

【００１０】ＳＤＨネットワークにおけるジッタ及びワ
ンダー、特に、ＳＤＨポインタ・ジッタの影響は異なる
ので、ハイブリッドＳＤＨ／ＰＤＨネットワークをイン
ストールし、限定し、保守するのに用いる試験装置にも
影響を与える。既存の方法は、もはや適さず、信頼性が
ないので、新たなジッタ及びワンダー測定方法が必要と
される。

【００１１】ジッタ及びワンダーは、デジタル信号にお
いて、理想的な時間位置からの重要時点（意味のある瞬
間）の短期間の変動及び長期間の変動として夫々定義す
る。例えば、デジタル信号が、理想的なクロック信号源
に対して時間的に前後に移動することにより、デジタル
信号の時間位置が連続的に変化する。データ信号上のジ
ッタ及びワンダーは、データを発生するのに用いるクロ
ック信号の位相変調と等価である。

【００１２】ジッタ及びワンダーには、信号の位相がど
の程度シフトするかの幅と、その信号の位相のシフトが
いかに迅速であるかという周波数とがある。標準規格で
は、周波数変動は、ジッタとしての１０ヘルツより高い
レートでの変化であり、位相変動は、ワンダーとしての
１０ヘルツ未満のレートでの変化である。幅は、ユニッ
ト・インターバル（ＵＩ）として特定され、ジッタの１
ＵＩは、データ・レートに関係なく、１データ・ビット
幅である。ジッタ幅は、ネットワーク装置内のビット・
エラーを起こすピーク・ジッタであるので、通常、ＲＭ
Ｓ値（実効値）ではなく、ピーク・ピーク値で定められ
る。

【００１３】ジッタ測定は、基準クロックに対して行
う。この定義により、信号がそれ自体を基準にした場合
には、ジッタがない。よって、被測定信号及び基準クロ
ックとの間の位相差又は周波数差として、ジッタ及びワ
ンダーを測定する。

【００１４】過度のジッタ及びワンダーにより、適切な
時点で動作しない判断回路が引き起こすロジック・エラ
ー問題や、空又はオーバーフローになった入力バッファ
が引き起こしたり、フレーミング・スリップ、データ損
失又はデータ繰り返しが引き起こす損失データ問題や、
エンコードされたアナログ信号の再生における劣化問題
などのいくつかの問題が生じる。後者の問題は、通常、
音声伝送では問題ではないが、デジタル化されたテレビ
ジョン信号では大きな劣化を引き起こす。なお、デジタ
ル化されたテレビジョン信号には、カラー情報を伝搬す
るのに高度の位相安定性が必要である。

【００１５】ＳＤＨ／ＰＤＨネットワーク内で、多くの
異なる機構が、ジッタ及びワンダーを発生し、伝送し、
変換する。特に、ＳＤＨクロス接続ノード、アナログ・
デジタル・ノード及び終端マルチプレクサ・ノードに
て、ＳＤＨポインタ・ジッタは、潜在的に重要な問題と
なる。ＳＤＨ内のポインタ機構は、かかるノードにおけ
るインカム・ペイロード及びアウトゴーイング・フレー
ムの間の周波数差及び／又は位相差を補償する。例え
ば、分離したＳＤＨネットワークが同じクロックで同期
されていても、ペイロードが異なるＳＤＨネットワーク
にクロス接続されていると、温度変化により、ケーブル
の伝搬遅延に変化が生じて、ライン及びクロックにワン
ダーが生じる。さらに、インカミング・ペイロードは、
代表的には、互いに、又は、アウトゴーイングＳＤＨフ
レームと同相ではない。

【００１６】ＳＤＨポインタは、ペイロード位相でステ
ップ変化を導入するか、又は、ＳＤＨフレームに対して
３バイトまでペイロードを進ませるか遅らせるかして、
ＳＤＨフレーム構造内でペイロードを「フロート」す
る。かかるポインタの移動は、位相調整の２４ビットの
単一ブロックを信号内に挿入できるので、これらポイン
タ移動が大量のジッタをペイロードに持ち込むので、ジ
ッタ・インパルスが生じる。

【００１７】既存のジッタ測定装置は、典型的な１０ヘ
ルツであるジッタ／ワンダーの境界周波数未満で理想的
に応答しないので、上述のジッタの測定は困難である。
これは、従来のＰＤＨネットワークにおいて、論点とは
なっていない。しかし、ＳＤＨ／ＰＤＨネットワークに
おいて、１０ヘルツ未満のジッタ測定応答変動は、測定
精度を大幅に劣化させる。

【００１８】図８は、位相ロック（拘束）ループ（ＰＬ
Ｌ）１０を有する従来のジッタ測定装置を示す。このＰ
ＬＬ１０は、位相検出器１２と、ロウ・パス（低域通
過）フィルタ（ＬＰＦ）と、ループ・フィルタ１４と、
電圧制御発振器（ＶＣＯ）１６と、分周器１８とを具え
ている。ジッタ測定回路は、ＬＰＦの出力信号に応じ
て、クロック再生及びプリスケーラ２０が調整したデー
タ入力信号のジッタを測定する。このジッタ測定装置で
は、ＰＬＬ１０を用いて、ループ帯域幅程度に低い周波
数のジッタを測定できる。このループ帯域幅が非常に低
ければ、あるビデオ測定においては、ＰＬＬ１０が不安
定になるかもしれない。残念なことに、低周波数では、
測定可能なジッタ量は、位相検出器１２のダイナミック
・レンジとプリスケーラ２０が用いる分周比との積を超
えることができない。このループ帯域幅は、ジッタ測定
のハイ・パス特性を決めるが、それを制御するのは困難
である。その理由は、制御が困難であるＶＣＯ１６の利
得が、ループ帯域幅に非常に影響するためである。

【００１９】図９は、従来のワンダー測定回路２２を示
す。位相検出器１２は、クロック再生及びプリスケーラ
２０が調整したデータ入力信号の位相を、例えば、基準
クロック発生器２４が同期させる直接デジタル・シンセ
サイザ（ＤＤＳ）２６が発生した基準信号と比較する。
位相検出器１２の出力信号をロウ・パス・フィルタ（Ｌ
ＰＦ）を介して、ワンダー測定回路に供給して、データ
入力信号のワンダーを測定する。ワンダー測定レンジ
は、位相検出器１２のダイナミック・レンジと、プリス
ケーラ２０が用いる分周比とにより制限される。大きな
分周比を用いる場合、ワンダー測定の分解能が失われ
る。

【００２０】従来のジッタ及びワンダー測定システムの
他の欠点は、典型的には、アナログ手段に関連する。種
々の信号レート、形式、フォーマット及び標準規格に
は、ジッタ及びワンダーの測定が必要である。従来のア
ナログ測定システムは、典型的には、ジッタ又はワンダ
ーのみを測定し、特定の信号レート、形式、フォーマッ
ト又は標準規格を測定するためには、プリスケーラ、Ｐ
ＬＬ及びループ・フィルタの異なる組合せが必要とな
る。

【００２１】本願出願人に譲渡され１９９５年１２月２
１日に出願されたアメリカ合衆国特許出願第０８／５７
６４２２号には、１つの経路における高帯域ジッタと、
第２経路における低帯域ジッタ及びワンダーを測定する
ジッタ及びワンダー測定装置を記載している。この装置
は、デジタル的に制御される位相ロック・フィルタを具
えており、この位相ロック・フィルタは、位相検出器
と、アナログ・デジタル変換器と、デジタル信号プロセ
ッサと、直接デジタル・シンセサイザとを有している。
位相検出器は、入力信号から導出したクロック入力と、
直接デジタル・シンセサイザが発生した第２信号との間
の位相差信号を発生する。この位相差信号をデジタル化
し、デジタル信号プロセッサ及びハイ・パス及びロウ・
パス・フィルタ・バンクに供給する。デジタル信号プロ
セッサは、デジタル・データに対して、２次ループ・フ
ィルタ機能を実行して、直接デジタル・シンセサイザ用
に周波数更新値を発生して、直接デジタル・シンセサイ
ザ出力に対して入力クロック信号をロックする。デジタ
ル信号プロセッサは、更に、ループ・フィルタ・データ
に対して積分機能を実行して、低周波位相データを発生
する。この低周波数位相データを更に処理し、ろ波し
て、サブバンド・ジッタと呼ばれるロウ・パス・ジッタ
を求め、ワンダー測定を行う。また、デジタル信号プロ
セッサは、実行する測定機能に応じてループ・フィルタ
帯域幅を設定する。ハイ・パス及びロウ・パスのフィル
タ帯域に結合したデジタル化位相データをろ波し、測定
プロセッサに供給して、ハイ・パス・ジッタ測定を行
う。この測定における欠点は、ロウ・パス及びハイ・パ
スのジッタ測定用の２重の測定チャンネルである。さら
に、位相ロック・ループのループ帯域幅は、サブバンド
測定用のロウ・パス・フィルタ・カットオフとして用い
る。また、実行する測定と、入力信号の周波数とに応じ
て変化する位相ロック・ループ帯域幅により、ハイ・パ
ス測定が決まる。これは、ループ・フィルタを用いる行
う測定ごとに、ループ帯域幅を構成する必要がある。

【００２２】

【発明が解決しようとする課題】したがって、プログラ
ム的に再構成できる単一の装置により、種々の信号レー
ト、形式、フォーマット及び標準規格を測定する一体化
されたジッタ及びワンダー測定装置及び方法が必要とさ
れている。さらに、ジッタ及びワンダー測定は、安定
し、正確であり、測定周波数範囲が広くなければならな
い。また、ジッタ及びワンダー測定装置及び方法は、位
相ロック・ループのループ帯域幅と関係なく、広範囲に
わたって、ジッタ測定ができなければならない。さらに
また、ジッタ及びワンダー測定装置及び方法は、本質的
にゼロ・ヘルツから、信号データ経路におけるシステム
成分での限界まで、ジッタ測定をできなければならな
い。

【００２３】したがって、本発明の目的は、本質的にゼ
ロ・ヘルツから広範囲にわたって、電気信号の位相差を
測定できる装置及び方法の提供にある。本発明の他の目
的は、電気信号のジッタ及びワンダーを測定できる装置
及び方法の提供にある。本発明の別の目的は、種々の信
号レート、形式、フォーマット及び標準規格にわたって
ジッタ及びワンダーを測定できる装置及び方法の提供に
ある。本発明の更に別の目的は、上述の目的に合致し、
プログラム的に再構成できる単一の装置の提供にある。
本発明の更に他の目的は、広く調整可能である測定周波
数範囲にわたって安定且つ正確にジッタ及びワンダーを
測定する装置及び方法の提供にある。

【００２４】

【課題を解決するための手段】本発明の好適実施例にお
いては、電気信号のジッタ及びワンダーを測定する位相
測定装置は、実時間で動作し、測定を行う多数の帯域幅
をデジタル的に制御する。位相ロック・ループ（ＰＬ
Ｌ）は、位相検出器と、ロウ・パス（低域通過）フィル
タ（ＬＰＦ）と、アナログ・デジタル変換器（ＡＤＣ）
と、デジタル信号プロセッサ（ＤＳＰ）と、直接デジタ
ル・シンセサイザ（ＤＤＳ）と、プリスケーラが続くト
ラッキング（追従）発振器とを具えている。位相検出器
は、入力信号を受け、この入力信号は、ＤＤＳから得た
信号と比較される。位相検出器の出力信号は、ジッタ及
びワンダー・データを含んでおり、位相差信号は、位相
ロック・ループのループ帯域幅よりも高い位相差を表す
第１周波数成分を有する。この位相差信号をろ波し、Ａ
ＤＣでデジタル化する。ＤＳＰは、ＡＤＣから位相差信
号データを受け、このデータに対して比例積分フィルタ
機能を実行して、周波数更新値を生じる。この周波数更
新値をＤＤＳに供給して、ＤＤＳ内の位相累積レジスタ
を更新することにより、ＰＬＬをロックする。

【００２５】ＤＤＳは、位相累積レジスタで決まる正確
なレートでクロック信号を発生する。トラッキング発振
器は、ＤＤＳ周波数の高調波にロックして、位相測定の
分解能を増加する。マスタ基準クロックは、ＰＬＬを制
御し、その安定性及び精度は、低周波数ワンダーを測定
するのに充分である。ＤＳＰは、更に、ループ・フィル
タ機能の結果に対して積分機能を実行し、位相ロック・
ループのループ帯域幅未満の位相差信号の第２周波数成
分を発生する。ＰＬＬのループ帯域幅よりも高い第１周
波数成分を表すアナログ・デジタル変換器からの位相差
信号データと、ＰＬＬのループ帯域幅未満の第２周波数
成分を表すデジタル信号プロセッサからの処理済み位相
差信号データとを加算回路で組合せる。加算回路からの
組合せ信号を測定回路に供給して、第１信号の位相差を
測定する。

【００２６】本発明の１実施例では、測定回路は、デジ
タル的にプログラム可能（プログラマブル）なロウ・パ
ス・フィルタ及びハイ・パス（高域通過）フィルタを具
えており、これらロウ・パス・フィルタ及びハイ・パス
・フィルタのブレークポイントを設定して、サブバン
ド、ワイドバンド、フルバンド及びハイバンドの少なく
とも１つにおけるジッタと、ワンダー・バンドにおける
ワンダーとの如く、種々の周波数帯域において、第１信
号の位相差を測定する。ろ波した位相差信号データをプ
ロセッサに供給して、ジッタを測定するための選択した
測定帯域幅にわたる位相差信号データと、ワンダーを測
定するための第２周波数成分の時間にわたる位相差値と
最小及び最大のピーク・ピーク（ピーク対ピーク）値及
びＲＭＳ値を蓄積する。発生手段は、ユニット・インタ
ーバル内のジッタと、時間増分内のワンダーとを計算す
る。ＤＤＳへの周波数更新は、微分され、ろ波されて、
周波数ドリフト測定を行う。

【００２７】本発明の別の実施例では、測定回路は、デ
ジタル信号プロセッサと、アキュムレータとを具えてい
る。デジタル信号プロセッサは、位相差信号」第２周波
数成分を表す処理済み位相差信号データに対して、ロウ
・パス・フィルタ及びハイ・パス・フィルタの機能を実
行し、アキュムレータは、ワンダー・データ用に第２周
波数成分の時間にわたってろ波した位相差値蓄積する。
加算回路は、ＤＳＰからの位相差信号データのろ波し積
分した第２周波数成分と、ＡＤＣからの位相差信号デー
タの第１周波数成分とを組み合わせる。なお、この第１
周波数成分は、デジタル的にプログラム可能なロウ・パ
ス・フィルタ内でロウ・パス・フィルタ処理（ろ波）さ
れる。加算回路の出力は、デジタル的にプログラム可能
なハイ・パス・フィルタ内でハイ・パス・フィルタ処理
（ろ波）され、プロセッサに供給されて、選択したジッ
タ帯域にわたって位相差信号データの最小及び最大のピ
ーク・ピーク値及びＲＭＳ値を蓄積する。

【００２８】第１信号の位相差を測定する方法では、こ
の第１信号を受け、ループ帯域幅を有する位相ロック・
ループの一部であるデジタル的に制御される周波数信号
源により、第２周波数の第２信号を発生する。位相検出
器は、第１及び第２周波数の間の位相差を示す位相差信
号を発生し、この位相差信号は、位相ロック・ループの
ループ帯域幅より高い位相差を表す第１周波数成分を有
する。この位相差信号をデジタル化し、処理して、周波
数更新を行う。そして、デジタル的に制御される周波数
信号源に周波数補正データを供給して、第１及び第２周
波数を位相ロック状態にする。第２周波数成分は、位相
ロック・ループのループ帯域幅未満である。ループ帯域
幅よりも高い第１周波数成分を表す位相差信号データ
と、ループ帯域幅未満の処理した第２周波数成分とを組
み合わせて処理し、第１信号における位相差を測定す
る。

【００２９】本発明の方法は更に、位相差測定用の周波
数帯域を選択し、少なくとも１つのジッタ量の位相差デ
ータ振幅のピーク・ピーク及びＲＭＳを測定し、ワンダ
ー量をもとめるため第２周波数成分の時間にわたるろ波
した位相差値を測定する。

【００３０】本発明の他の目的及び利点は、添付図を参
照した以下の詳細説明から明らかになろう。

【００３１】

【発明の実施の形態】図１は、本発明の位相測定装置３
０の機能ブロック図を示す。この位相測定装置３０の主
なアプリケーションは、ＤＳ、Ｅ及びＳＤＨ／ＳＯＮＥ
Ｔの如きデジタル入力信号３２内のクロックと、基準信
号との間の位相差の測定である。位相測定装置３０が測
定できる入力信号フォーマット、レート及び範囲には、
好ましくは、少なくとも１秒当たり２．５ギガバイトま
での通信速度を有するノンリターン・ツウ・ゼロ（ゼロ
不復帰）、リターン・ツウ・ゼロ（ゼロ復帰）、コード
・マーク反転、交互マーク反転、従来のクロック信号な
どの電気システム及び電気／光学システムが用いる種々
の通信フォーマットがある。サブバンド、ワイドバン
ド、フルバンド及びハイバンドと呼ばれる多くのジッタ
・バンドの少なくとも１つや、ワンダー・バンドの如き
周波数帯域において、入力信号の位相差エラーを測定す
る。位相差エラー測定を行う周波数帯域は、これら特定
の帯域に限定されるものではなく、本発明の要旨内で用
いることができる他の周波数帯域でもよい。ジッタに対
してはユニット・インターバルで、ワンダーに対しては
時間で、ユーザに位相差エラーを伝える。

【００３２】ジッタ及びワンダー測定ができる階層（St
ratum）１レートであるか、ジッタ測定のみが必要な場
合には階層３レートであるのが好ましいセシウム原子ク
ロック発生器などのクロック信号源からの基準クロック
３４が、位相測定装置３０のタイミング及び同期機能を
制御する。この基準クロック３４を位相ロック・ループ
（ＰＬＬ）３６、組合せ手段３８及び測定手段４０に供
給する。ＰＬＬ３６は、デジタル信号プロセッサ（ＤＳ
Ｐ）４４と、デジタル的に制御される（デジタル制御）
周波数信号源（ＤＣＦＳ）４６と、アナログ・デジタル
変換器（ＡＤＣ）５０とを含んでいる。組合せ手段３８
及び測定手段４０は、詳細に後述するように、Ｘｉｌｉ
ｎｘ社製４００６型や、Ａｌｔｅｒａ社製ＦＬＥＸ８０
００シリーズFPGAや、又は、ＦＰＧＡ、ディスクリート
・デジタル・フィルタ及び他の要素との組合せであるフ
ィールド・プログラマブル・ゲート・アレイ（ＦＰＧ
Ａ）で実現してもよい。システム・プロセッサ４２は、
ＰＬＬ３６、組合せ手段３８及び測定手段４０に結合す
る。位相測定装置３０は、好ましくは、本願出願人が製
造しているＣＴＳ７１０型や、ＣＴＳ７５０ＳＯＮＥＴ
及びＳＤＨ試験セット用の光学プラグイン装置として実
現できる。

【００３３】ＰＬＬ３６では、位相検出器４８が入力信
号３２を受ける。デジタル制御周波数信号源４６は、基
準クロック３４及びＤＳＰ４４からの入力信号に応答し
て、第２周波数の第２信号を発生し、位相検出器４８に
供給する。位相検出器４８は、入力信号３２とデジタル
制御周波数信号源４６からの信号との間の位相差に比例
する位相差信号を発生する。ＡＤＣ５０は、この位相差
信号を受け、ＰＬＬ３６のループ帯域幅よりも高い第１
周波数成分のデジタル位相差信号データを発生する。Ｄ
ＳＰ４４及び組合せ手段４４は、ＡＤＣ５０からの位相
差信号電圧を受ける。ＤＳＰ４４は、位相差信号データ
を処理して、周波数制御信号をデジタル制御周波数信号
源４６に供給して、このデジタル制御周波数信号源４６
の出力信号を入力信号３２に位相ロックする。ＤＳＰ４
４は、周波数制御データに対して積分機能を実行し、Ｐ
ＬＬ３６のループ帯域幅未満の第２周波数成分を表す位
相差信号データを発生して、組合せ手段３８に供給す
る。

【００３４】組合せ回路３８は、ＤＳＰ４４からのルー
プ帯域幅未満の積分した位相差信号データと、ＡＤＣ５
０からのループ帯域幅より高い位相差信号データとを受
け、好ましくは、これら入力信号を加算して、入力信号
の位相差エラーを含む出力を発生する。測定手段４０
は、組合せた位相差信号データを受け、このデータを被
測定帯域に応じてろ波し、その帯域内における入力信号
の位相差を測定する。測定手段４０が測定した位相差は
をシステム・プロセッサ４２に供給して、ジッタ測定に
対してはユニット・インターバルに変換し、ワンダー測
定に対しては、秒、又は、秒の一部に変換する。ユニッ
ト・インターバル・ジッタ測定及びワンダー測定の結果
を、表示のために表示プロセッサ（図示せず）に供給す
る。位相ロック・ループ３６内のデジタル制御周波数信
号源４６と、ＰＬＬ３６のループ帯域幅よりも高い位相
差信号データ及び低い位相差信号データを加算する組合
せ手段３８とを非常に正確な基準クロック３４と共に用
いることにより、位相差エラーを測定する装置３０はゼ
ロ・ヘルツまでの非常に正確な測定をできる。

【００３５】図２及び図３は、第１周波数の第１信号の
ジッタ及びワンダーを測定する本発明による位相測定装
置３０の第１実施例を示す。本発明によりジッタ及びワ
ンダーを測定する装置（ＪＡＷＡ）３０は、ＰＬＬ３６
を制御するＤＳＰ４４を用いており、プリスケーラ６０
から受けた信号を、入力信号６２から再生し、光学的に
プリスケールしたクロックに位相ロックさせる。ＰＬＬ
３６のループ帯域幅は、ＤＳＰ４４で制御可能である。
ループ帯域幅よりも高い入力信号位相ジッタが、プリス
ケーラ６０からの信号と、再生したクロックとの位相差
として現れ、以下、この位相差を位相差信号の第１周波
数成分という。ループ帯域幅未満の位相ジッタは、デジ
タル制御周波数信号源４６内のＤＤＳ６４の周波数を調
整するのに必要な周波数調整の積分として現れ、以下、
位相差信号の第２周波数成分という。ＤＤＳ６４の周波
数は、トラッキング発振器６６及びプリスケーラ６０が
安定して乗算して、ＰＬＬ３６を入力信号周波数に位相
ロックする。

【００３６】システム・クロック発生器６８は、位相測
定装置３０内のタイミング機能及び同期機能を制御する
２５．９２ＭＨｚの信号を発生する。測定を安定且つ正
確にするために、システム・クロック発生器６８は、セ
シウム原子基準クロック３４にロックされる。

【００３７】クロック再生及びプリスケーラ７０は、少
なくとも適応標準規格が要求する周波数までの入力デー
タ遷移におけるジッタを防ぐ方法で、データ信号の如き
入力電気信号又は電気光学信号から、クロック信号を再
生する。再生されたクロック信号は、適切にプリスケー
ルされ、位相検出器４８がプリスケーラ６０からの信号
と位相比較する。位相検出器４８は、好ましくは、ダイ
ナミック・レンジが±２πラジアンのモトローラ社製Ｍ
ＣＫ１２１４０型である。

【００３８】位相検出器４８は、好ましくは、線形位相
対電圧特性を有する３状態位相検出器であり、受信しプ
リスケールした入力信号と、プリスケーラ６０からの信
号との間の位相差を直接評価できる。これら２つの信号
の公称周波数が等しい、即ち、ＰＬＬ３６がロックされ
ていると仮定すれば、位相検出器４８からの出力信号
は、ジッタ測定に対して非常にふさわしい。特に、この
出力信号は、ジッタ信号をパルス幅変調したものであ
り、ジッタ信号を抽出するのにロウ・パスろ波（フィル
タ処理）のみを必要とする。所定の時間インターバル
（時間間隔）にわたって位相検出器４８からのろ波され
た出力の最大振幅を求めて、ピーク・ジッタ測定を行
う。

【００３９】トラッキング発振器６６は、好ましくは、
ＤＤＥ（直接デジタル・シンセサイザ）６４が発生した
４ＭＨｚから８ＭＨｚの信号の１００番目の高調波にロ
ックした４００〜８００ＭＨｚの周波数範囲で動作する
Ｚコム（Ｚ−Ｃｏｍｍ）電圧制御発振器である。ＤＤＳ
６４は、好ましくは、２５．９２ＭＨｚのシステム・ク
ロック６８及び１０１．２５ＫＨｚレートでＤＳＰ４４
が更新した周波数にロックされるアナログ・デバイシス
社製７００８型である。プリスケーラ６０は、プログラ
ム可能な周波数倍数を発生するので、トラッキング発振
器６６は、総ての好ましい入力信号レートで用いるのに
適する。安定性を確実にするため、トラッキング発振器
６６のトラッキング帯域幅は、ＰＬＬ３６の最大帯域幅
よりも非常に広く、好ましくは、約２０ＫＨｚである。

【００４０】位相検出器４８が発生した出力信号は、６
ＭＨｚのアナログ・ロウ・パス・フィルタ（ＬＰＦ）７
２がろ波する。このＬＰＦ７２は、デジタル化レートが
２５．９２ＭＨｚであるＡＤＣ５０用の信号をアンチ・
エリアシングする。ＡＤＣ５０は、好ましくは、１０ビ
ット分解能のアナログ・デバイシス社製９０５０型であ
る。

【００４１】ＡＤＣ５０からのデジタル化した位相差デ
ータは、後述のＰＬＬ３６及び組合せ手段３８の両方に
供給する。２段カスケード接続のデシメーション補間コ
ム（くし歯）ロウ・パス（ＣＩＣ）フィルタ７４によ
り、ＰＬＬ３６内のデータの２５．９２ＭＨｚのデジタ
ル化レートを、ＤＳＰ４４の１０１．２５ＫＨｚサンプ
リング・レートに変換する。ＣＩＣフィルタ７４は、好
ましくは、デシメーション比が２５６で、１０１．２５
ＫＨｚサンプリング・レートで一定の１０マイクロ秒グ
ループ遅延である。これは、ＤＳＰ４４が処理する前の
データをアンチエリアシングするために非常に適する。

【００４２】モトローラ社製５６３０３型が好ましいＤ
ＳＰ４４は、比例積分ループ・フィルタ、積分、及びＰ
ＬＬ３６のロック外れ検出機能、周波数ドリフト検出機
能を実行する。さらに、ＤＳＰ４４は、ロウ・パス及び
ハイ・パスのフィルタ機能を実現してもよい。特に、Ｄ
ＳＰ４４は、ＣＩＣフィルタ７４からのろ波しデジタル
化した位相差信号データを受け、比例積分ループ・フィ
ルタ機能を実行して、アナログ２次アクティブ・ループ
・フィルタを模倣して、このデータを処理する。ＤＳＰ
４４は、ろ波し処理したデータを用いて、ＤＤＳ６４の
周波数決定レジスタを更新する。この処理は、好ましく
は、１０１．２５ＫＨｚ更新レートでの２５．９２ＭＨ
ｚのシステム・クロック６８での正確な約数での時間増
分にて生じる。ＤＳＰ４４が実行するループ・フィルタ
・プログラムは、好ましくは、後述の式１で示す関数に
より実現される。

【数１】ここで、ｎは、サンプリング・レートで決まるｎ個のタ
イム・スロットに等しく、ＡＤＣNetは、±５１２から
のＡＤＣ５０の値である。

【００４３】この処理を行うのに必要なＤＳＰのビット
数は、次のように決まる。ＡＤＣ５０は、１０ビット数
である（ＡＤＣNetは、ほぼ、符号を付した９ビット数
である）。ＰＬＬ３６の帯域幅は、少なくとも１０Ｈｚ
である。したがって、遷移のため、ＡＤＣ値がゼロに戻
る前に、加重で最大２００００サンプルがある。Ｋpの
最大数は、約２５００である。さらに、このように低い
帯域幅の場合、Ｋlは、常に１未満である。したがっ
て、２４ビットのアーキテクチャは、加重機能を達成す
るのに充分である。

【００４４】Ｋp及びＫの計算が標準アナログＰＬＬモ
デルに追従する。ここで用いる仮定及び定数は、ＤＤＳ
６４の感度が０．００６ヘルツ／ビットに等しく、ダン
ピング係数が５であり、位相検出器４８の利得がプリス
ケーラ６０の分周比及びＡＤＣ５０のダイナミック・レ
ンジの百分率で決まる。特定の実施例において、ＰＬＬ
３６のループ・フィルタは、約５００ヘルツの範囲内で
プログラムされている。代わりに、好ましい範囲が約５
００Ｈｚから約１ＫＨｚである所望のパラメータを基に
約２.５ＫＨｚまでの帯域幅の範囲をカバーするよう
に、ループ・フィルタをプログラムしてもよい。

【００４５】ＰＬＬ３６は、デジタルを基本とし、好ま
しくは、デジタル的に実現されたフィルタ、積分器、及
び発振器を用いるので、これらを実施する数学的な基礎
については、図４を参照して後述する。ＰＬＬ３６のル
ープ帯域幅の条件について述べたが、これは、開ループ
伝達関数により決まる。ハイ・パス・フィルタ（ＨＰ
Ｆ）の出力信号は、位相検出器４８が発生した位相エラ
ー信号Ｖdから導出する。位相検出器利得（ボルト／ラ
ジアン）は、定数Ｋdが表し、ＶＣＯ利得（ラジアン／
秒／ボルト）は、定数Ｋoが表す。Ｆ（ｓ）は、ループ
・フィルタ９０のラプラス変換関数を示す。

【００４６】ハイ・パス・フィルタ・モードにおけるＰ
ＬＬ３６の閉ループ伝達関数ＨHPF（ｓ）は、式２で表
す。

【数２】

【００４７】ロウ・パス・フィルタ・モードにおけるＰ
ＬＬ３６の対応する閉ループ伝達関数ＨLPF（ｓ）は、
式３で表す。

【数３】

【００４８】ループ・フィルタ９０は、典型的には、比
例成分及び積分成分を含んでおり、その伝達関数は、式
４となる。

【数４】

【００４９】好ましくは、ＰＬＬ３６のループ帯域幅
は、総ての入力信号及び周波数帯域測定に対して、５０
０ヘルツの範囲内に固定されている。しかし、サブバン
ド・ジッタ測定周波数帯域に対しては、ループ帯域幅
を、ロウ・パス・フィルタ帯域制限を設定するために用
いてもよい。好適な実施例においては、１ＫＨｚに対し
てサブバンド測定用のループ帯域幅を設定するが、ルー
プ帯域幅は、約５００Ｈｚから約２．５ＫＨｚの範囲内
でもよい。

【００５０】所望のループ帯域幅をｆdesとし、２より
大きいダンピング係数をζdesとすると、式５及び６に
示すように主要単一ポールを仮定して、ループ利得が求
まる。

【数５】

【数６】

【００５１】代表的なシステム・パラメータは、表４の
ようになる。

【表４】

【００５２】好ましいリード制御器利得は、主要ポール
近似を正確に行うのに必要なわずかの調整を含んでお
り、式５及び６は、好ましいダンピング係数及びコーナ
ー周波数用の正確な比例及び積分利得を与える。

【００５３】連続時間（ラプラス）領域において、ルー
プ・フィルタを上述した。ＤＳＰ４４内でループ・フィ
ルタを実現するには、これらを離散系又はｚ領域に変換
する必要がある。これは、式７で示すようにプリラッピ
ング（prewraping）双線形変換を用いて行う。

【数７】この式７は、ｓプレーンの虚軸をｚプレーンの単位円に
マッピングする。Ｆsは、システム・サンプル・レート
であり、好ましくは、１０１．２５ＫＨｚである。

【００５４】プリラッピングは、所望アナログ周波数
（Ωd）を対応するデジタル周波数（ωd）に正確にマッ
ピングするのを確実にする。また、式８に示すように、
線形時間領域及び離散的時間領域の間の非線形周波数マ
ッピングのため、このプリラッピングが必要である。

【数８】

【００５５】ループ・フィルタ・ブレークポイントは、
好ましくは、両方の領域にわたって保護されているの
で、必要なプリラッピングを決定する。式７及び８を組
み合わせて、ｓ領域のアナログ・プロットタイプをｚ領
域のデジタル的実行にマッピングできる。これら組合せ
は、式９で表す。

【数９】なお、Ω1は、ラジアン／秒における好ましいループ帯
域幅である。

【００５６】制御器の伝達関数は、一般的な係数を式１
０で表すように、ｚ領域における２次有限インパルス応
答（ＩＩＲ）フィルタである。

【数１０】

【００５７】実際の係数は、式４及び９を式１０に組み
合わせて得る。次に、このフィルタは、式１１で示す差
式を用いて実施できる。

【数１１】

【００５８】再び図４を参照する。積分器は、ＰＬＬ３
６のＶＣＯ機能のアナログ又はデジタルによる実施にお
いて固有のものである。しかし、デジタルによる実施に
おいて、ＤＳＰ４４は、アナログ領域のみで存在するの
で、ロウ・パスろ波されたＰＬＬ信号に直接アクセスを
しない。したがって、Ｆ（ｚ）が発生した周波数サンプ
ルからループ・フィルタのサンプルを得ることは、ＤＤ
Ｓ６４における固有のものを模倣する積分関数を実施す
るＤＳＰ４４を必要とする。

【００５９】積分器の実施は、式１２を基本としてい
る。

【数１２】

【００６０】積分器出力からＤＤＳ６４の更新周波数値
の計算は、利得段と等価であり、よって、式１３に示す
分子定数に含めることができる。そして、ＤＳＰ４４
は、トラッキング発振器６６、ＤＤＳ６４及びプリスケ
ーラ６０を含むＶＣＯ構造全体を模倣する。これは、
「プラント」Ｐ（ｚ）の如き既知の制御システム用語を
用いており、これら両方の領域は、式１３で表せる。

【数１３】

【００６１】ループ・フィルタ及び積分機能は、ＤＳＰ
４４において多くの異なる方法で実現できる。例えば、
ループ・フィルタ機能及びＶＣＯ構造全体を模倣する機
能は、ＰＬＬ３６のループ帯域幅未満の位相差信号の第
２周波数成分を発生する機能を模倣するＤＤＳ６４及び
ＶＣＯ構造用の周波数更新値を発生するループ・フィル
タ機能と並行に実現できる。他の実現方法では、周波数
更新値を加算し、その結果を適切に拡大縮小（スケーリ
ング）して第２周波数成分を発生することにより、周波
数更新値において積分機能を実施する。本願の特許請求
の範囲は、ループ・フィルタ機能及び積分機能の上述の
実施例及び他の実現方法をカバーするものであり、ＤＤ
Ｓ６４用に周波数更新値を発生し、ＰＬＬ３６のループ
帯域幅未満の位相差信号データの第２周波数成分を発生
する。

【００６２】再び図２及び図３を参照する。ＰＬＬ３６
は、好ましくは、ロック外れ状態から回復できる。位相
検出器４８が、正又は負の制限電圧を発生することによ
り、ロック外れ状態に応答するので、ＡＤＣ５０がデジ
タル化した位相検出器４８の出力電圧が所定の正又は負
しきい値を超えたときに、ＤＳＰ４４は、ロック外れ状
態を補正できる。ＤＳＰ４４は、ループ・フィルタ係数
を切り換えて、より広いループ帯域幅に対応する設定に
応答して、所定期間だけＰＬＬ３６がロックされるのを
待つ。この所定期間経過後、ＰＬＬ３６が依然ロック外
れ状態ならば、ＤＳＰ４４は、ループ・フィルタ係数を
切り換えて、より広いループ帯域幅に対応する別の設定
に応答する。ＰＬＬ３６がロックするまで、この処理を
繰り返す。

【００６３】ＰＬＬ３６のループ帯域幅未満の位相差の
第２周波数成分を表すＤＳＰ４４からの積分した周波数
制御データは、ＣＩＣ補間フィルタ７４を通過すること
により、２５．９２ＭＨｚに補間される。好適な実施例
において、補間されたデータは、１６ビット・データで
あり、これは、組合せ回路（手段）３８に供給されて、
ＡＤＣ５０からの１０ビット出力データと加算される。
組合せ回路３８は、位相差信号データの第１及び第２周
波数成分を表すＡＤＣ５０及びＤＳＰ４４の出力を加算
するアキュムレータを有するデジタル加算ノードとして
実現してもよい。好適には、この組合せ手段は、Ｘｉｌ
ｉｎｘ社製ＦＰＧＡ５２型で実現した。ＤＳＰ４４及び
ＡＤＣ５０からの対応サンプル点の各々を加算して、測
定手段４０に供給する。位相差信号データの第１及び第
２周波数成分を組み合わせる際のエラーは、トラッキン
グ発振器６６の影響であり、２つの信号経路での遅延の
一致できる程度で決まる。これらエラーは、極めて小さ
くできる。組合せ回路の加算出力は、本質的にはゼロ・
ヘルツからＡＤＣ５０の周波数限界までの第１信号にお
ける位相差を表す。

【００６４】電気通信産業は、データ・レートに部分的
に基づいて伝送信号の位相差エラーを測定するために、
絶えず標準規格を設定している。例えば、ＩＴＵ標準委
員会は、データ・レートに関係なく、ハイ・パス・フィ
ルタのブレークポイントを１０ヘルツに対して設定する
というジッタのフルバンド測定を提案した。高帯域測定
においては、ハイ・パス・フィルタのブレークポイント
の標準は、ＤＳ１及びＤＳ３データ・レートでは１０ヘ
ルツに、Ｅ１及びＥ２データ・レートでは２０ヘルツで
設定された。Ｅ３用のハイ・パス・フィルタのブレーク
ポイントは、１００ヘルツに設定され、Ｅ４では２００
ヘルツに設定されている。５１．８４Ｍｂｐｓ、１５
５．５２Ｍｂｐｓ、６２２．０８Ｍｂｐｓのデータ・レ
ートでは、ハイ・パス・フィルタのブレークポイント
は、夫々１００ヘルツ、５００ヘルツ、１０００ヘルツ
である。異なるデータ・レートに対するロウ・パスのブ
レークポイントの例は、１．５４４Ｍｂｐｓで４０ＫＨ
ｚであり、２．０４８Ｍｂｐｓで１００ＫＨｚであり、
８．４８８Ｍｂｐｓ、４４．７３６Ｍｂｐｓ及び５１．
８４Ｍｂｐｓで４００ＫＨｚであり、３４．３６８Ｍｂ
ｐｓで８００ＫＨｚであり、１３９．２６４Ｍｂｐｓで
３．５ＭＨｚであり、１５５．５２Ｍｂｐｓで１．３Ｍ
Ｈｚであり、６２２．０８Ｍｂｐｓで５ＭＨｚである。

【００６５】これら標準規格から判る特徴や、関連した
種々のデータ・レートのために、位相測定装置３０は、
伝送信号の位相差エラーを測定するための周波数帯域を
実現するために、デジタル的にプログラム可能なロウ・
パス・フィルタ及びハイ・パス・フィルタを組み込んで
いる。これらフィルタが、機能的には、従来の位相測定
装置のアナログ・フィルタの複雑なバンクを交換した。
図５は、種々の測定帯域におけるロウ・パス及びハイ・
パスのフィルタ機能に対する相対的なフィルタ応答を示
す。この図５の測定帯域幅は、標準規格、電気通信プロ
バイダ、測定試験機器製造業者が定めた周波数帯域限界
を変更した結果、測定帯域が変動していることを示して
いる。約ゼロ・ヘルツから約１０ヘルツ（Ｆw）の周波
数範囲にわたって、ワンダー測定を行う。サブバンド測
定は、約０．１ヘルツ（Ｆsb）から約１ＫＨｚ（Ｆ3）
までの周波数範囲にわたって行う。フルバンド測定は、
約０．１ヘルツ（Ｆf）から約５ＭＨｚ（Ｆ4）までの周
波数範囲にわたって行う。ワイドバンド測定は、約１０
ヘルツ（Ｆ1）から約５ＭＨｚ（Ｆ4）までの周波数範囲
にわたって行う。ハイバンド測定は、約７００ヘルツ
（Ｆ2）から約５ＭＨｚ（Ｆ4）までの周波数範囲にわた
って行う。

【００６６】直列結合されたデジタル的にプログラム可
能なロウ・パス・フィルタ７８及びハイ・パス・フィル
タ８０は、加算した位相差エラー・データを受け、位相
差測定用に選択周波数帯域を実施する。ロウ・パス・フ
ィルタ７８及びハイ・パス・フィルタ８０は、実施する
測定と、入力信号６２のデータ・レートとを基本とした
ロウ・パス及びハイ・パスのフィルタ機能を実行する。
ロウ・パス・フィルタ機能のフィルタ・ブレークポイン
トは、約１０ヘルツから約５ＭＨｚまでの範囲において
プログラム可能である。ハイ・パス・フィルタ機能のフ
ィルタ・ブレークポイントは、約０．１ヘルツから約２
５０ＫＨｚまでの範囲においてプログラム可能である。
デジタル的にプログラム可能なロウ・パス・フィルタ
は、好ましくは、有限インパルス応答（ＦＩＲ）フィル
タと直列のボックスカー（boxcar）平均デシメーション
・フィルタを有する２段フィルタとして実施できる。ボ
ックスカー平均フィルタは、２分周機能を行い、Ｘｉｌ
ｉｎｘ社製４００６型フィールド・プログラマブル・ゲ
ート・アレイ（ＦＰＧＡ）５２で実現する。この有限イ
ンパルス応答フィルタは、好ましくは、ボックスカー・
フィルタ５２の出力を受けるＨａｒｒｉｓ社製ＨＳＰ４
３２６８型デシメーション・デジタル・フィルタであ
る。このボックスカー・フィルタをＤＳ１及びＥ１の如
きあるデータ・レートに対して用いる。なお、ＦＩＲフ
ィルタ内のデシメーションは、ろ波を行うのには充分で
はない。他の場合、ボックスカー・フィルタは、帯域通
過を行う。

【００６７】デジタル的にプログラム可能なハイ・パス
・フィルタ８０は、好ましくは、ＦＰＧＡ５２で実現す
る。ハイ・パス・フィルタ８０用のフィルタ・ブレーク
ポイントを、約０．１ヘルツから約２５０ＫＨｚの範囲
内で連続的にプログラム可能であり、選択的には、１０
０ヘルツから２５０ＫＨｚの範囲内でプログラム可能で
ある。好ましくは、ハイ・パス・フィルタ機能は、約
０．１ヘルツから約２０ヘルツの範囲内で１−２−５ス
テップ・シーケンスで実現でき、選択的には、１００ヘ
ルツから２５０ＫＨｚの範囲内でプログラム可能であ
る。本発明でのハイ・パス・フィルタ機能のブレークポ
イントは、電気通信産業の測定標準規格に応じて一般的
に決める。しかし、ロウ・パス及びハイ・パスのフィル
タ・ブレークポイントは、標準規格にて確立された特定
のブレークポイントに限定されるものではなく、本発明
を逸脱することなく測定帯域を確立するために他のフィ
ルタ・ブレークポイントをプログラムしてもよい。特定
のデータ・レート及び測定帯域を選択するユーザ入力に
応答して、システム・プロセッサ４２から、フィルタ・
ブレークポイントに寄与するフィルタ係数を受ける。好
ましくは、ソフトウェア制御で動作するシステム・プロ
セッサ４２は、ユーザが選択した動作パラメータを基に
したフィルタ係数を設定する。代わりに、標準でない位
相測定帯域を確立するために、操作者がフィルタ・ブレ
ークポイントを手動で設定してもよい。

【００６８】別のデジタル的にプログラム可能なロウ・
パス・フィルタ７８の設計は、２個のＨａｒｒｉｓ社製
ＨＳＰ４３１６８型デシメーション・デジタル・フィル
タを用い、カスケード接続された２段のデシメーション
・デジタル・フィルタ（ＤＤＦ）である。各ＤＤＦは、
有効な多層構造で、長さが１６Ｄ−１である対称有限イ
ンパルス応答（ＦＩＲ）フィルタを実現する。なお、Ｄ
は、デシメーション比である。データ及びフィルタ係数
は、好ましくは、少なくとも１０ビットの精度で表す。
ＦＩＲフィルタは、対称であるので、線形位相応答が確
実になる。

【００６９】ＤＤＦをカスケード接続して、多段デシメ
ーション・フィルタを実現し、多段プログラマブル・フ
ィルタを効果的に提供する。これは、プリスケーラ７０
の分周比が１０のとき、２メガビット／秒の入力信号を
ろ波するのに特に必要である。ＦＩＲフィルタの長さを
決定する一般的な規則を式１４に示す。

【数１４】

【００７０】式１４の分子は、通過帯域及び停止帯域リ
ップル規格の関数であり、分母は、遷移帯域幅とサンプ
リング周波数との比である。ＤＤＦの各々は、そのΔＦ
／Ｆ比を低くするので、多段デシメーションは、有利で
ある。２段カスケードの実現において、第１ＤＤＦは、
信号を多量にデシメーションし、第２ＤＤＦが処理する
サンプリング・レートを下げるので、式１４のパラメー
タＦの減少で示すように、第２ＤＤＦの長さを比例的に
短くできる。ΔＦを非常に広くできるので、第１ＤＤＦ
を比較的短くできる。

【００７１】量子化したデータ及び係数を用いる際、多
段ろ波は有利である。Ｈａｒｒｉｓ社製ＨＳＰ４３１６
８型ＤＤＦにおいて、１０ビット・データ表現は、停止
帯域を約６５ｄＢの減衰に制限する。劣化した信号を２
回減衰するフィルタ特性を選択することにより、各ＤＤ
Ｆにおいて、７０ｄＢよりも大きな減衰を行う。

【００７２】ろ波した位相差信号データを測定プロセッ
サ８２に供給して、ワンダー量、又は少なくとも１つの
ジッタ量を測定する。測定プロセッサ８２は、好ましく
は、ＦＰＧＡ５２により実現する。この測定プロセッサ
は、時間経過に伴った位相差信号データのピーク・ピー
ク値及びＲＭＳ値を蓄積するアキュムレータを有する。
本発明において、８ヘルツの繰り返しレートに等価な１
２５ミリ秒の時間インターバルにわたって、位相差信号
データの最小及び最大ピーク・ピーク値を累積する。こ
の１２５ミリ秒の時間インターバルにわたる最小及び最
大ピーク・ピーク値を試験の時間インターバルにわたっ
て結びつけ、適切にスケーリングして、試験用のユニッ
ト・インターバル測定を行う。スケーリング係数は、ユ
ニット・インターバル・レンジの関数であり、これは、
位相検出器４８の前段において、クロック再生／プリス
ケーラ７０でのプログラム可変分周器の関数である。

【００７３】可変分周器による２での分周は、４ＵＩ範
囲を与え、５１２での分周は、１０２４ＵＩ範囲を与
え、任意の範囲がプログラム可能である。本発明の好適
な実施例において、ＤＳ１、ＤＳ３、Ｅ１、Ｅ３などの
データ・レートや、ＳＤＨ／ＳＯＮＥＴデータ・レート
は、６及び１８ＵＩ範囲に維持される。ユニット・イン
ターバルを計算する一般化した形式は、試験の時間イン
ターバルにわたって最大及び最小ピーク・ピーク値の差
を求め、その結果をユニット・インターバル範囲と乗算
し、その結果を最大符号の最小及び最大値の和で除算す
る。例として、１２ビットの符号付きピーク・ピーク値
は、２０４８の最大値と、−２０４８の最小値であり、
加算値は、４０９６である。時間インターバルにわたる
最大及び最小ピーク値は、夫々＋５００及び−３００で
ある。ユニット・インターバル範囲は、１０ＵＩであ
る。ピーク・ピーク値の差は、８００であり、１０ＵＩ
範囲と乗算し、４０９６で除算して、１．９５３ＵＩを
得る。

【００７４】ＲＭＳモードにおいて、位相差信号データ
を連続的に累積し、１２５ミリ秒時間インターバルにわ
たってＲＭＳ機能を実行する。各１２５ミリ秒時間イン
ターバルのＲＭＳデータを試験の時間インターバルにわ
たって連結し、適切にスケーリングして、試験用のＲＭ
Ｓユニット・インターバル測定を行う。ワンダー・モー
ドにおいて、５０ヘルツ繰り返しレートに等価な２０ミ
リ秒の時間インターバルにわたって、位相差信号データ
を加算する。各２０ミリ秒時間インターバル期間中の加
算した位相差信号データを時間測定インターバルにわた
って互いに加算し、適切にスケーリングして、時間イン
ターバル・エラーを発生する。これは、本質的には、入
力信号から再生したクロックと基準クロックとの間のエ
ラーである。位相ワンダーを約ゼロミリ秒から±１０ミ
リ秒の範囲内で測定し、位相ジッタを約ゼロ・ユニット
・インターバルから約±２５０ユニット・インターバル
の範囲で測定する。

【００７５】代わりに、組合せ手段３８は、ＲＭＳモー
ドにおいて、位相差信号データに対して、連続的に累積
し、ＲＭＳ機能を実行する。１２５ミリ秒時間インター
バルで、ＲＭＳ位相差信号データを組み合わせ手段に渡
す。同様に、ワンダー・モードにおいて、ワンダー・デ
ータ用の２０ミリ秒インターバルにわたって位相差信号
データを加算し、測定手段４０内のデジタル的にプログ
ラム可能なロウ・パス・フィルタ７８及びハイ・パス・
フィルタ８０に渡す。

【００７６】計算し、スケーリングしたジッタ及びワン
ダー・データを表示プロセッサ（図示せず）に出力し、
液晶表示器、陰極線管装置などの表示装置上でフォーマ
ットし、表示する。これらジッタ及びワンダー・データ
を、ハード又はフロッピー・ドライブの如き記憶装置に
蓄積したり、ＲＳ−２３２ラインの如き適切な通信リン
クを介してコンピュータなどの外部装置に送る。

【００７７】測定手段の別の実施例は、時間経過に伴っ
た累積１２５ミリ秒ピーク・ピーク及びＲＭＳデータ並
びに累積２０ミリ秒位相差データをＤＳＰ４４に供給し
て、ジッタ・ユニット・インターバル及びワンダー時間
を計算する。ＤＳＰ４４は、入力データを蓄積するアキ
ュムレータと、ユニット・インターバル及び時間データ
を結びつけ発生するステート・マシンとを含んでいる。
これらユニット・インターバル・ジッタ・データ及びワ
ンダー時間データを表示プロセッサに供給して、表示を
行う。

【００７８】測定手段の好適な実施では、時間経過に伴
った累積１２５ミリ秒ピーク・ピーク及びＲＭＳデータ
並びに累積２０ミリ秒位相差データをシステム・プロセ
ッサ４２に送り、ジッタ・ユニット・インターバル及び
ワンダー時間を計算する。プログラム制御の下に動作す
るシステム・プロセッサ４２は、入力データを受け、ユ
ニット・インターバル及び時間データを結びつけて発生
する。これらユニット・インターバル・ジッタ・データ
及びワンダー時間データを表示プロセッサに供給して、
表示を行う。

【００７９】デジタル的にプログラム可能なロウ・パス
・フィルタ７８及びハイ・パス・フィルタ８０からのろ
波した位相差信号データをデジタル・アナログ変換器
（ＤＡＣ）８４にも供給し、位相差エラー信号のアナロ
グ再構成を行う。ＤＡＣ８４は、２５．９２ＭＨｚレー
トでデジタル入力を変換する。位相差信号のアナログ再
構成は、アナログ・ロウ・パス・フィルタ（ＬＰＦ）８
６が行う。

【００８０】電気通信ネットワークを介して音声、デー
タ及びビデオを集中させるので、他の媒体の標準規格と
合わせるために、付加的な測定が必要となる。ＮＴＳＣ
及びＰＡＬにおいて、ゼロから０．５ヘルツの帯域幅内
で測定されるカラー副搬送波の周波数ドリフトのレート
を特定する中継放送標準規格を設定する。デジタル伝送
信号内に埋め込まれたビデオ・ペイロード内のカラー副
搬送波は、本質的にデジタル伝送信号の周波数ドリフト
である周波数ドリフトを有する。上述の如く、ＤＳＰ４
４は、ループ・フィルタ機能を実行することによりアナ
ログ２次アクティブ・ループ・フィルタを模倣して、周
波数更新値を発生する。これを用いて、ＤＤＳ６４の周
波数決定レジスタを更新する。ＤＤＳ６４への周波数判
断サンプルを、０から０．５ヘルツの帯域幅でＤＳＰ４
４にて微分し、ろ波して、カラー副搬送波の周波数ドリ
フトに対応する周波数ドリフト測定を行う。この結果
を、表示のために表示プロセッサに供給するか、しきい
値周波数ドリフト値と比較し、周波数ドリフト・ライン
・レートがビデオ用の周波数ドリフト標準を超したとき
に、警報状態とする。

【００８１】ＤＳＰ４４は、ロウ・パス及びハイ・パス
のフィルタ機能を実行し、データを組み合わせ手段３８
に供給する前に、ＰＬＬ３６のループ帯域幅未満の位相
差信号データの第２周波数成分を予めろ波する。次に、
これは、デジタル的にプログラム可能なロウ・パス・フ
ィルタ７８及びハイ・パス・フィルタ８０のブレークポ
イントを変更する。ＤＳＰ４４内のハイ・パス・フィル
タ機能は、約０．１ヘルツから約２０ヘルツの範囲内で
のブレークポイントを有する。ハイ・パス・フィルタ８
０のブレークポイントを、約１００ヘルツから２５０Ｋ
Ｈｚの範囲にてプログラム可能に変更するか、ハイ・パ
ス・フィルタを帯域通過にしてもよい。ＤＳＰ４４内の
ロウ・パス・フィルタ機能は、ゼロ・ヘルツから約１０
ヘルツでブレークポイントを有する。ロウ・パス・フィ
ルタ７８のブレークポイントを、約４０ＫＨｚから５Ｍ
Ｈｚの範囲にてプログラム可能に変更する。さらに、Ｄ
ＳＰ４４は、ワンダー・データを発生するために位相差
信号データの第２周波数成分を加算するアキュムレータ
を含んでもよい。

【００８２】適切なＩＩＲフィルタの設計及び実施は、
特に、ＤＳＰ４４の如き固定小数点ＤＳＰプロセッサで
実施する場合、有限精度に対する挑戦的なものとなる。
幸いにも、ＤＳＰ４４は、計算動作期間中、４８ビット
係数で動作できる。

【００８３】ハイ・パスＩＩＲフィルタは、好ましく
は、２次ハイ・パス・フィルタである。低次により、係
数量子化問題を最小にする。ＩＩＲフィルタのラプラス
変換関数は、式１５で表す。

【数１５】なお、Ωｎは、ラジアン／秒における固有周波数であ
る。

【００８４】式７に関連して説明した双線形変換を用い
ることにより、式１５の離散的に等価な数式を式１６で
表す。

【数１６】なお、ｂnは、適切な−３ｄＢ帯域幅を達成できるよう
に選択される。

【００８５】このフィルタは、式１２で表す積分器とな
るので、元のポール及びゼロが相殺されるため、２つの
動作を組み合わせることができる。２つの変換機能をカ
スケードすると、式１７で表す機能になる。

【数１７】

【００８６】式１７のカスケードした変換関数に対応す
る循環差式は、式１８となる。

【数１８】出力を量子化することを表すシミュレーションｙは、４
８ビットの精度でなければならない。

【００８７】ワンダー・データを発生するために、ＤＳ
Ｐ４４は、位相差データのサンプルを発生し、この位相
差データは、１０Ｈｚにロウ・パスろ波され、５０Ｈｚ
レートにデシメーションされる。この処理は、入力とし
て、計算したＤＤＳ周波数更新を扱い、これは、１０
１。２５ＫＨｚにて計算される。これらサンプルを２０
２５のブロック内で加算し、データの部分的ろ波を行う
と共に、このデータを５０Ｈｚにデシメーションする。
この結果のサンプルは、整数係数を有するＦＩＲ（有限
インパルス応答）フィルタを用いて１０Ｈｚにロウ・パ
スろ波される。かかるフィルタは、利得を有するが、そ
の結果にいかなる丸め込みを導入しない。この点は、ワ
ンダー・データが１０の１１乗の１部分よりも非常に小
さい長期間のエラーを含むので、重要である。つぎに、
補正した周波数基準をサンプルの各々から減算して、Ｄ
ＤＳ３２の周波数レジスタ内の限定されたビット数によ
るいかなるエラーも補正する。その結果のサンプルを連
続的に加算して、５０Ｈｚレートでサンプルされた公称
値から総合位相差エラーを表す。

【００８８】図６及び図７は、本発明の位相測定装置３
０の他の好適実施例を示す。図２及び図３の実施例と同
じ素子は、同じ参照番号で示す。この好適実施例は、位
相ロック・ループ（ＰＬＬ）３６と、デジタル的にプロ
グラム可能なロウ・パス・フィルタ７８及びハイ・パス
・フィルタ８０と、加算回路形式の組合せ手段３８と、
測定プロセッサの形式の測定手段８２と、基準入力クロ
ックにロックされたシステム・クロック発生器６８の形
式の基準クロックとを具えている。ＰＬＬ３６は、デジ
タル信号プロセッサ４４と、直接デジタル・シンセサイ
ザ６４、トラッキング発振器６６及びプリスケーラ６０
から成るデジタル制御周波数信号源４６と、位相検出器
４８と、アナログ・デジタル変換器（ＡＤＣ）５０とを
具えている。

【００８９】信号入力６２は、クロック再生／プリスケ
ーラ７０に供給される。このクロック再生／プリスケー
ラ７０は、少なくとも適応可能な標準規格が必要とする
周波数までの入力データ遷移におけるジッタを保てる方
法で、データ信号の如き入力電気信号又は電気光学信号
からクロック信号を再生する。プリスケーラ６０からの
信号と位相検出器４８が位相比較するのために、再生さ
れたクロック信号は、適切に予めスケーリングされる。
位相検出器４８は、入力信号６２とプリスケーラ６０か
らの信号との間の位相差に比例する位相差信号を発生す
る。位相検出器４８が発生した出力信号は、６ＭＨｚの
アナログ・ロウ・パス・フィルタ（ＬＰＦ）７２でろ波
され、ＡＤＣ５０に供給される。ＡＤＣ５０は、位相差
信号を受け、ＰＬＬ３６のループ帯域幅より高い第１周
波数成分のデジタル位相差信号データを発生する。１０
ビット・データであるＡＤＣ５０のデジタル化出力を２
段のカスケード・デシメーション補間コム・ロウ・パス
（ＣＩＣ）フィルタ７４及びデジタル的にプログラム可
能なロウ・パス・フィルタ７８に供給する。フィルタ７
４が、ＰＬＬ３６のデータの２５．９２ＭＨｚデジタル
化レートをＤＳＰ４４の１０１．２５ＫＨｚサンプル・
レートに変換する。

【００９０】ＤＳＰ４４は、フィルタ７４からのデシメ
ーション位相差信号データを受け、比例積分ループ・フ
ィルタ機能を実行することによってアナログ２次アクテ
ィブ・ループ・フィルタを模倣して、デシメーション位
相差信号データを処理する。このループ・フィルタ機能
は、約５００ヘルツから約１ＫＨｚまでの範囲でプログ
ラム可能なループ・ブレークポイントを有する。好適に
は、総てのデータ伝送レベル及び測定帯域幅に対して、
約５００ヘルツの範囲内で、このループ・フィルタを設
定する。サブバンド測定に対しては、約１ＫＨｚの範囲
内で、ループ・フィルタ帯域幅をプログラムしてもよ
い。ＤＳＰ４４は、ろ波し処理したデータを用いて、Ｄ
ＤＳ６４の周波数決定レジスタを更新する。ＤＤＳ６４
は、２５．９２ＭＨｚシステム・クロック６８と、１０
１．２５ＫＨｚレートでＤＳＰ４４が更新した周波数と
にロックされる。トラッキング発振器６６は、ＤＤＳ６
４が発生した４ＭＨｚから８ＭＨｚの信号の１００番目
の高調波にロックされた４００〜８００ＭＨｚの周波数
範囲内で動作する。プリスケーラ６０は、プログラム可
能な倍数の周波数を発生するので、トラッキング発振器
６６は、総ての好ましい入力信号レートで用いるのに適
する。安定性を確保するために、トラッキング発振器６
６のトラッキング帯域幅は、ＰＬＬ３６の最大帯域幅よ
りも大幅に高く、好ましくは、２０ＫＨｚよりも高い。

【００９１】ＤＳＰ４４は、周波数制御データに対して
積分機能を実行し、ＰＬＬ３６のループ帯域幅未満の位
相差信号データの第２周波数成分を発生する。ＤＳＰ４
４は、ＤＤＳの周波数更新値の加算ブロックに対してロ
ウ・パス・フィルタ機能を実行して、ワンダー・データ
を発生すると共に、第２周波数成分に対してハイ・パス
・フィルタ機能を実行して、その結果を組合せ手段３８
に供給する。ＤＳＰ４４内のロウ・パス・フィルタ機能
は、約１０Ｈｚから約２０Ｈｚまでの範囲においてプロ
グラム可能なブレークポイントを含んでいる。ハイ・パ
ス・フィルタ機能は、約０．１ヘルツから約２０ヘルツ
までの範囲にてプログラム可能なブレークポイントを含
んでいる。好適な実施例において、ハイ・パス・フィル
タ機能は、１−２−５ステップでプログラム可能であ
る。代わりに、ハイ・パス・フィルタ機能は、０．１ヘ
ルツから２０ヘルツの範囲にわたって連続的にプログラ
ム可能でもよい。ＰＬＬ３６のループ帯域幅未満の積分
しろ波した位相差信号データ（１４ビット・データ）
は、ＣＩＣ補間ロウ・パス・フィルタ７６を介して、組
合せ手段３８に供給する。なお、この組合せ手段３８
は、デジタル加算ノードとして実現してある。フィルタ
７６は、ＤＳＰ４４の１０１．２５ＫＨｚの出力を２
５．９２ＭＨｚのシステム・クロック・レートまで補間
する。

【００９２】ＡＤＣ５０からの１０ビットのデジタル化
した位相差信号データを、デジタル的にプログラム可能
なロウ・パス・フィルタ７８内の２分周デシメーション
・ボックスカー・平均フィルタ１００に供給する。この
ボックスカー・フィルタ１００は、好ましくは、Ｘｉｌ
ｉｎｘ社製４００６型フィールド・プログラマブル・ゲ
ート・アレイ（ＦＰＧＡ）で実現する。ボックスカー・
フィルタ１００の出力をデシメーション・デジタル・フ
ィルタ１０２に供給する。このデシメーション・デジタ
ル・フィルタ１０２は、好ましくは、Ｈａｒｒｉｓ社製
ＨＳＰ４３１６８型デシメーション・デジタル・フィル
タである。デジタル的にプログラム可能なロウ・パス・
フィルタ７８は、約４０ＫＨｚから約５ＭＨｚまでの範
囲でプログラム可能なブレークポイントを有する。ＤＳ
１及びＥ１の如きあるデータ・レートでこのボックスカ
ー・フィルタを用いる。なお、このろ波を行うのに、Ｆ
ＩＲフィルタのデシメーションは充分でない。他の場合
は、ボックスカー・フィルタは、帯域通過である。ロウ
・パス・フィルタ７８は、ＤＳ１、ＤＳ３などの低い信
号伝送レートで、位相差信号データを多量にデシメーシ
ョンする。よって、ロウ・パス・フィルタの出力は、位
相差信号データを補間するＣＩＣ補間ロウ・パス・フィ
ルタ１０４により、２５．９２ＭＨｚのシステム・クロ
ック・レートに戻す。

【００９３】ＰＬＬ３６のループ帯域幅より高い位相差
信号データの第１周波数成分を表し、ロウ・パスろ波さ
れ、補間されたフィルタ１０４からの位相差信号データ
と、ＰＬＬ３６のループ帯域幅未満の位相差信号データ
のろ波されたＤＳＰ４４からの第２周波数成分とを、加
算回路３８により加算する。ピーク・ピーク・モードに
おいて、ＤＳＰ４４及びロウ・パス・フィルタ７８から
の各データ対を加算し、デジタル的にプログラム可能な
ハイ・パス・フィルタ８０に渡す。ＲＭＳモードにおい
て、１２５ミリ秒の時間インターバルにわたって、これ
らデータ対を連続的に加算して、ＲＭＳ機能実行する。
つぎに、このＲＭＳ結果をハイ・パス・フィルタ８０に
渡す。代わりに、測定プロセッサ８２にて、ピーク・ピ
ーク・データ対を加算して、ＲＭＳ機能を実行してもよ
い。

【００９４】デジタル的にプログラム可能なハイ・パス
・フィルタは、約１００ヘルツから約２５０ＫＨｚまで
の範囲又は帯域通過においてプログラマブル可能なブレ
ークポイントを有するハイ・パス・フィルタ機能を実現
する。ＤＳＰ４４のロウ・パス及びハイ・パスのフィル
タ機能及びループ・フィルタ機能の組合せと、ロウ・パ
ス・フィルタ７８及びハイ・パス・フィルタ８０のロウ
・パス及び及びハイ・パスのフィルタ機能とが、入力信
号６２の位相差エラーを測定するための種々の測定ジッ
タ帯域を確立する。図５に示すように、約０．１ヘルツ
（Ｆsb）から約１ＫＨｚ（Ｆ3）までの周波数範囲にわ
たって、サブバンド測定を実行する。約０．１ヘルツ
（Ｆf）から約５ＭＨｚ（Ｆ4）間での範囲にわたってフ
ルバンド測定を実行する。約１０ヘルツ（Ｆ1）から約
５ＭＨｚ（Ｆ4）までの範囲にわたって、ワイドバンド
測定を実行する。約７００ヘルツ（Ｆ2）から約５ＭＨ
ｚ（Ｆ4）までの範囲にわたって、ハイバンド測定を実
行する。

【００９５】ロウ・パス及びハイ・パスしたデジタル位
相差信号データを測定プロセッサ８２に供給して、選択
した測定帯域の１つにおけるジッタ位相を測定する。測
定プロセッサ８２は、好ましくは、ＦＰＧＡ５２で実現
する。測定プロセッサは、時間経過に伴った位相差信号
データのピーク・ピーク値及びＲＭＳ値を蓄積するアキ
ュムレータを具えている。好適な実施例においては、８
ヘルツの繰り返しレートに等価な１２５ミリ秒の時間イ
ンターバルにわたって、位相差信号データの最小及び最
大ピーク・ピーク値を累積する。測定プロセッサに実現
したＲＭＳでは、１２５ミリ秒の時間インターバルにわ
たって、位相差信号データ対を連続的に加算し、ＲＭＳ
機能を実行する。１２５ミリ秒の時間インターバルにわ
たる最小及び最大ピーク・ピーク値及びＲＭＳ値をシス
テム・プロセッサ４２（図６及び図７に示さず）に供給
して、試験の時間インターバルにわたって連結し、適切
にスケーリングして、この試験のユニット・インターバ
ル測定を行う。

【００９６】デジタル的にプログラム可能なハイ・パス
・フィルタ８０からのろ波した位相差信号データをデジ
タル・アナログ変換器（ＤＡＣ）８４にも供給して、位
相差エラー信号をアナログ的に再構成する。ＤＡＣ８４
は、２５．９２ＭＨｚでデジタル入力を変換して、その
出力をロウ・パス・フィルタ（ＬＰＦ）８６に供給し
て、位相差信号のアナログ的再構成をする。

【００９７】ＤＳＰ４４は、ＰＬＬ３６のループ帯域幅
未満のろ波した位相差信号データを加算するアキュムレ
ータを具えており、ワンダー・データを発生する。ゼロ
・ヘルツから約１０ヘルツまでの測定帯域にわたって、
ワンダー測定を行う。ＤＳＰ４４のロウ・パス・フィル
タ機能は、ワンダー測定帯域用のロウ・パス・フィルタ
・ブレークポイントを設定する。５０ヘルツ繰り返しレ
ートに等価な２０ミリ秒の時間インターバルにわたっ
て、位相差信号データを加算する。２０ミリ秒時間イン
ターバルの各々で加算した位相差信号データをシステム
・プロセッサ４２に供給する。なお、加算した２０ミリ
秒時間インターバル・データを時間測定インターバルに
わたって互いに加算し、適切にスケーリングして、時間
インターバル・エラーを発生する。このエラーは、本質
的には、入力信号から再生したクロックと、基準クロッ
クとの間のエラーであり、時間のユニットとで測定され
る。位相測定装置３０の上述の実施は、伝達信号のワン
ダー及びジッタの瞬時の測定を可能にする。

【００９８】ＤＳＰ４４は、ループ・フィルタ係数を、
広範囲のループ帯域幅に対応する設定に切り換え、ＰＬ
Ｌ３６がロックされる所定時間だけ待つことにより、ロ
ック外れの検出機能を達成する。所定期間経過後、ＰＬ
Ｌ３６が依然としてロック外れならば、ＤＳＰ４４は、
より広いループ帯域幅に対応する他の設定にループ・フ
ィルタ係数を切り換えることにより応答する。この処理
は、ＰＬＬ３６がロックするまで繰り返す。

【００９９】ＤＳＰ４４は、周波数更新値を用いる周波
数ドリフト測定機能を実施して、ＤＤＳ６４の周波数決
定レジスタを更新する。約ゼロから０．５ヘルツまでの
帯域幅にわたって、この周波数更新値を微分すると共に
ろ波する。この周波数ドリフトの測定結果は、デジタル
伝送信号に埋め込まれたビデオ信号内のカラー副搬送波
の周波数ドリフトに対応する。この結果を、表示用に表
示プロセッサに供給するか、周波数ドリフトしきい値と
比較して、周波数ドリフト・ライン・レートがビデオ用
周波数ドリフト標準を超えたときに警報を発生する。

【０１００】本発明の一部を、上述の好適実施例とは異
なるように実現できることが当業者には理解できよう。
例えば、本発明は、電気通信ネットワークに関して上述
した以外の種々の入力信号周波数、電気及び電気光学信
号形式、測定周波数、測定帯域幅にも利用できる。例え
ば、本発明は、データ蓄積装置、ビデオ・ケーブル伝送
ネットワーク、ビデオ記録、デジタル的にコード化した
伝送媒体におけるジッタ及びワンダーの測定に適する。
したがって、クロック周波数、フィルタ・ブレークポイ
ント、デジタル化レート及び関連したパラメータを適切
に変更して適合できる。同様に、限定された周波数範囲
において入力信号を測定するために、プリスケーラ及び
トラッキング発振器を除去してもよい。勿論、測定アプ
リケーションに応じて、本発明が用いるろ波は、アナロ
グ手段及びデジタル手段のいずれにも最適に実施でき
る。

【０１０１】本発明の要旨を逸脱することなく、上述の
実施例の細部において種々の変形をできることが当業者
には明らかであろう。

【０１０２】

【発明の効果】上述の如く、本発明によれば、種々の信
号レート、形式、フォーマット及び標準規格に対して、
本質的にゼロ・ヘルツから広範囲の測定周波数範囲にわ
たって、電気信号の位相差、即ち、ジッタ及びワンダー
を測定できる。また、プログラム的に装置を再構成し
て、単一の装置で、ジッタ及びワンダーを測定できる。

【図面の簡単な説明】

【図１】本発明の位相測定装置の機能ブロック図であ
る。

【図２】本発明の実施例により、デジタルＰＬＬ、デジ
タル・フィルタ及びＤＳＰを用いて、ジッタ及びワンダ
ーを測定する位相測定装置の一部分のブロック図であ
る。

【図３】図２の位相測定装置の他の部分のブロック図で
ある。

【図４】本発明に用いるＰＬＬの数学モデルを示す機能
ブロック図である。

【図５】本発明により種々のワンダー及びジッタを測定
するのに必要なフィルタ・ブレークポイント及び相対フ
ィルタ応答を示すグラフ図である。

【図６】本発明の他の実施例により、デジタルＰＬＬ、
デジタル・フィルタ及びＤＳＰを用いて、ジッタ及びワ
ンダーを測定する位相測定装置の一部分のブロック図で
ある。

【図７】図６の位相測定装置の他の部分のブロック図で
ある。

【図８】電気信号の位相ジッタを測定するためにＰＬＬ
を用いた従来のジッタ測定装置のブロック図である。

【図９】基準クロック及び電気信号の間の位相変化を測
定するために位相検出器を用いた従来のワンダー測定装
置のブロック図である。

【符号の説明】

３０位相測定装置３６位相ロック・ループ３８組合せ手段４０測定手段４２システム・プロセッサ４４デジタル信号プロセッサ４６デジタル制御周波数信号源４８位相検出器５０アナログ・デジタル変換器５２フィールド・プログラマブル・ゲート・アレイ６０プリスケーラ６４直接デジタル・シンセサイザ６６トラッキング発振器６８システム・クロック発生器７０カラー再生／プリスケーラ７２ロウ・パス・フィルタ７４ＣＩＣデシメーション・ロウ・パス・フィルタ７６ＣＩＣ補間フィルタ７８デジタル・プログラマブル・ロウ・パス・フィル
タ８０デジタル・プログラマブル・ハイ・パス・フィル
タ８２測定プロセッサ８４デジタル・アナログ変換器８６アナログ・ロウ・パス・フィルタ１００デシメーション・ボックスカー・フィルタ１０２デシメーション・デジタル・フィルタ１０４ＣＩＣ補間ロウ・パス・フィルタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平８−15350（ＪＰ，Ａ) 特開平２−147866（ＪＰ，Ａ) 特開昭63−100381（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 25/00 G01R 29/02 H03L 7/06

Claims

(57)【特許請求の範囲】

【請求項１】第１周波数の第１信号及び第２周波数の
第２信号の間の位相差を測定する装置であって、ループ帯域幅を有し；デジタル信号プロセッサと；基準
クロック及び上記デジタル信号プロセッサに応答して、
上記第２周波数の上記第２信号を発生するデジタル制御
周波数信号源と；上記第１信号及び上記第２信号を受
け、上記第１周波数及び上記第２周波数の位相差に比例
し、上記ループ帯域幅よりも高い位相を表す第１周波数
成分を有する位相差信号を発生する位相検出器と；上記
位相差信号をデジタル化して、上記位相差信号の上記第
１周波数成分を有する位相差信号データを発生するアナ
ログ・デジタル変換器とを含み；上記位相差信号データ
を上記デジタル信号プロセッサに供給し、上記位相差信
号データを処理して上記ループ帯域幅未満の上記位相差
を表す第２周波数成分を発生すると共に、周波数制御デ
ータを上記デジタル制御周波数信号源に供給して上記第
１周波数及び上記第２周波数を位相ロック状態にする位
相ロック・ループと、上記アナログ・デジタル変換器からの上記位相差信号デ
ータ、及び上記位相差信号の上記第１周波数成分及び上
記第２周波数成分を表す上記デジタル信号プロセッサか
らの処理済み位相差信号データを組合せる組合せ手段
と、該組合せ手段の出力信号に応じて上記第１信号及び上記
第２信号の位相差を測定する測定手段とを具えた位相測
定装置。
【請求項２】第１周波数の第１信号に存在するジッタ
量及びワンダー量の少なくとも一方を測定する装置であ
って、ループ帯域幅を有し；ループ・フィルタ機能、積分機
能、ロウ・パス・フィルタ機能、ハイ・パス・フィルタ
機能、及びロックはずれ検出機能の少なくとも１つを実
行するデジタル信号プロセッサと；基準クロック及び上
記デジタル信号プロセッサに応答して、上記第２周波数
の上記第２信号を発生するデジタル制御周波数信号源
と；上記第１信号及び上記第２信号を受け、上記第１周
波数及び上記第２周波数の位相差に比例し、上記ループ
帯域幅よりも高い位相を表す第１周波数成分を有する位
相差信号を発生する位相検出器と；上記位相差信号をデ
ジタル化して、上記位相差信号の上記第１周波数成分を
有する位相差信号データを発生するアナログ・デジタル
変換器とを含み；上記位相差信号データを上記デジタル
信号プロセッサに供給し、上記位相差信号データに対し
て上記ループ・フィルタ機能及び上記積分機能を実行し
て上記ループ帯域幅未満の上記位相差を表す第２周波数
成分を発生すると共に、周波数制御データを上記デジタ
ル制御周波数信号源に供給して上記第１周波数及び上記
第２周波数を位相ロック状態にし、上記デジタル信号プ
ロセッサが上記積分した位相差信号データに対して上記
ロウ・パス・フィルタ機能及び上記ハイ・パス・フィル
タ機能を更に実行する位相ロック・ループと、上記アナログ・デジタル変換器に結合して、上記第１周
波数成分を表す上記位相差信号データに対してロウ・パ
ス・フィルタ機能を実行するデジタル的にプログラム可
能なロウ・パス・フィルタと、上記デジタル的にプログラム可能なロウ・パス・フィル
タからの上記ロウ・パス・フィルタ処理された位相差信
号を、上記デジタル信号プロセッサからの上記フィルタ
処理され積分された位相差信号データと加算する加算回
路と、該加算回路の出力信号を受けるように結合され、上記加
算された位相差信号データに対してハイ・パス・フィル
タ機能を実行するデジタル的にプログラム可能なハイ・
パス・フィルタと、上記第１信号の上記ジッタ量及び上記ワンダー量の少な
くとも一方を測定する測定手段とを具えた測定装置。
【請求項３】第１周波数の第１信号及び第２周波数の
第２信号の間の位相差を測定する方法であって、上記第１信号を受け、ループ帯域幅を有する位相ロック・ループの一部である
デジタル制御周波数信号源により、上記第２周波数の上
記第２信号を発生し、上記位相ロック・ループの上記ループ帯域幅より高い位
相差を表す第１周波数成分を有し、上記第１周波数及び
上記第２周波数の間の位相差を示す位相差信号を、位相
検出器により発生し、上記位相差信号をデジタル化し、上記位相差信号の上記
第１周波数成分を有する位相差信号データを発生し、上記位相差信号データをデジタル的に処理して、上記位
相ロック・ループの上記ループ帯域幅未満の第２周波数
成分を発生し、周波数補正データを上記デジタル制御周
波数信号源に供給して、上記第１周波数及び上記第２周
波数を位相ロック状態にし、上記ループ帯域幅よりも高い上記第１周波数成分を表す
位相差信号データを、上記ループ帯域幅未満の上記処理
した第２周波数成分と組合せ、この組合せた位相差信号データを処理して、上記第１信
号及び上記第２信号の間の上記位相差を測定することを
特徴とする位相測定方法。