JP3064082B2 - 半導体装置の接触窓形成方 - Google Patents
半導体装置の接触窓形成方Info
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- JP3064082B2 JP3064082B2 JP4010883A JP1088392A JP3064082B2 JP 3064082 B2 JP3064082 B2 JP 3064082B2 JP 4010883 A JP4010883 A JP 4010883A JP 1088392 A JP1088392 A JP 1088392A JP 3064082 B2 JP3064082 B2 JP 3064082B2
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- field oxide
- impurity diffusion
- diffusion region
- forming
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特に高集積化及び素子の信頼性向上を図
った半導体装置及びその接触窓形成方法に関する。
造方法に係り、特に高集積化及び素子の信頼性向上を図
った半導体装置及びその接触窓形成方法に関する。
【０００２】
【従来の技術】半導体装置の超高集積化のために０．５
μｍ級から０．３μｍ級にパターンが微細化されるにつ
れ、０．５μｍ級では予想できなかった基本的物性自体
の問題から工程の限界、装備の限界等色々の問題が生じ
て、半導体素子の信頼性と生産性に致命的な影響を与え
る。特に、ＭＯＳトランジスタにおいては、チャンネル
長さの減少及びフィールド酸化膜の大きさ減少によっ
て、ショートチャンネル（Short channel effect）、パ
ンチスルー（punch-through ）現象等が生じて高集積化
に大きい阻害要素になっている。
μｍ級から０．３μｍ級にパターンが微細化されるにつ
れ、０．５μｍ級では予想できなかった基本的物性自体
の問題から工程の限界、装備の限界等色々の問題が生じ
て、半導体素子の信頼性と生産性に致命的な影響を与え
る。特に、ＭＯＳトランジスタにおいては、チャンネル
長さの減少及びフィールド酸化膜の大きさ減少によっ
て、ショートチャンネル（Short channel effect）、パ
ンチスルー（punch-through ）現象等が生じて高集積化
に大きい阻害要素になっている。
【０００３】図１Ａは従来の方法による半導体装置の接
触窓形成方法を説明するための簡略なレイアウト図であ
り、図１Ｂは図１Ａのレイアウト図のＡＡ線を切って見
た半導体装置の断面図である。
触窓形成方法を説明するための簡略なレイアウト図であ
り、図１Ｂは図１Ａのレイアウト図のＡＡ線を切って見
た半導体装置の断面図である。
【０００４】前記図１Ａにおいて、左右に対称に引かれ
それぞれが長方形に限定された領域は、半導体基板を素
子形成領域及び素子分離領域に限定するためのフィール
ド酸化膜形成のためのマスクパターンＰ１であり、前記
マスクパターンＰ１内にありその内部に行き違う二つの
斜線が引かれた正方形領域は、導電層を半導体基板の不
純物拡散領域に接触させる接触窓形成のためのマスクパ
ターンＰ２であり、前記マスクパターンＰ２を含み両方
向に長く伸びた領域は、前記導電層形成のためのマスク
パターンＰ３であり、Ｌ5 はフィールド酸化膜最短幅、
Ｌ1 は接触窓間の最短距離、Ｄは第２不純物拡散領域、
ＬS は第２不純物拡散領域間の最短距離、そしてＬOLは
前記第２不純物拡散領域を横方向に延長した時互いに重
なる領域を意味する。
それぞれが長方形に限定された領域は、半導体基板を素
子形成領域及び素子分離領域に限定するためのフィール
ド酸化膜形成のためのマスクパターンＰ１であり、前記
マスクパターンＰ１内にありその内部に行き違う二つの
斜線が引かれた正方形領域は、導電層を半導体基板の不
純物拡散領域に接触させる接触窓形成のためのマスクパ
ターンＰ２であり、前記マスクパターンＰ２を含み両方
向に長く伸びた領域は、前記導電層形成のためのマスク
パターンＰ３であり、Ｌ5 はフィールド酸化膜最短幅、
Ｌ1 は接触窓間の最短距離、Ｄは第２不純物拡散領域、
ＬS は第２不純物拡散領域間の最短距離、そしてＬOLは
前記第２不純物拡散領域を横方向に延長した時互いに重
なる領域を意味する。
【０００５】前記図１Ｂは、第１導電形の半導体基板１
０を素子分離領域及び素子形成領域に限定するフィール
ド酸化膜１２、前記素子形成領域内に形成された第２導
電形の第１不純物拡散領域１００、前記第１不純物拡散
領域内に形成された第２導電形の第２不純物拡散領域２
００、半導体基板１０と導電層５０を隔離するための層
間絶縁層１８、導電層５０と前記第２不純物拡散領域２
００を電気的に連結するための目的で前記層間絶縁層１
８に形成される接触窓３００及び前記導電層５０より構
成される半導体基板を示す。
０を素子分離領域及び素子形成領域に限定するフィール
ド酸化膜１２、前記素子形成領域内に形成された第２導
電形の第１不純物拡散領域１００、前記第１不純物拡散
領域内に形成された第２導電形の第２不純物拡散領域２
００、半導体基板１０と導電層５０を隔離するための層
間絶縁層１８、導電層５０と前記第２不純物拡散領域２
００を電気的に連結するための目的で前記層間絶縁層１
８に形成される接触窓３００及び前記導電層５０より構
成される半導体基板を示す。
【０００６】前記図１Ｂにおいて、第２導電形の前記第
２不純物拡散領域２００は前記導電層５０と半導体基板
１０との間の接触抵抗を低下させる目的及び接触窓形成
のための乾式蝕刻時、過多蝕刻によって前記第１不純物
拡散領域１００の深さより深く半導体基板が蝕刻され、
素子動作を不可能にすることを防止するための目的で形
成されるが、通常前記第２不純物拡散領域２００の不純
物濃度は第１不純物拡散領域１００の不純物濃度より高
く、その接合深さ（半導体基板表面を基準とした時の不
純物拡散領域の深さ）は前記第１不純物拡散領域より深
く形成される。
２不純物拡散領域２００は前記導電層５０と半導体基板
１０との間の接触抵抗を低下させる目的及び接触窓形成
のための乾式蝕刻時、過多蝕刻によって前記第１不純物
拡散領域１００の深さより深く半導体基板が蝕刻され、
素子動作を不可能にすることを防止するための目的で形
成されるが、通常前記第２不純物拡散領域２００の不純
物濃度は第１不純物拡散領域１００の不純物濃度より高
く、その接合深さ（半導体基板表面を基準とした時の不
純物拡散領域の深さ）は前記第１不純物拡散領域より深
く形成される。
【０００７】接触窓を通じてドープされた不純物イオン
で形成された前記第２不純物拡散領域は、前記不純物イ
オンをドープする工程時または以後の他の工程の時、半
導体基板に供給される熱エネルギーにより側面拡散をす
ることになるが、これは素子分離領域の有効素子分離間
隔を縮めてショートチャンネル効果及びパンチスルーを
生ずる。前記図１Ｂを参照した時、第２不純物拡散領域
２００が形成される前の有効素子分離間隔Ｌ1 は、第２
不純物拡散領域が形成された後の有効素子分離間隔Ｌ2
よりΔＬ（一側にある第２不純物拡散領域により前記素
子分離領域が側面蝕刻された距離をΔＬ／２とし、両側
の第２不純物拡散領域にある不純物イオンの側面拡散条
件が同一であると仮定した時）ほど縮められたことが分
かる。有効素子分離間隔の減少問題は、素子分離領域が
割合に大きい時（例えば、１６Ｍｂ級ＤＲＡＭにおける
前記素子分離領域の大きさは約０．８μｍ程度であ
る）、即ち、集積度が小さい時は大きい問題点とならな
かったが、高集積化の傾向によりその領域が減少（例え
ば、６４Ｍｂ級ＤＲＡＭにおける前記素子分離領域の大
きさは約０．５μｍ程度である）される時は素子の信頼
性低下に大きい要因として作用する。
で形成された前記第２不純物拡散領域は、前記不純物イ
オンをドープする工程時または以後の他の工程の時、半
導体基板に供給される熱エネルギーにより側面拡散をす
ることになるが、これは素子分離領域の有効素子分離間
隔を縮めてショートチャンネル効果及びパンチスルーを
生ずる。前記図１Ｂを参照した時、第２不純物拡散領域
２００が形成される前の有効素子分離間隔Ｌ1 は、第２
不純物拡散領域が形成された後の有効素子分離間隔Ｌ2
よりΔＬ（一側にある第２不純物拡散領域により前記素
子分離領域が側面蝕刻された距離をΔＬ／２とし、両側
の第２不純物拡散領域にある不純物イオンの側面拡散条
件が同一であると仮定した時）ほど縮められたことが分
かる。有効素子分離間隔の減少問題は、素子分離領域が
割合に大きい時（例えば、１６Ｍｂ級ＤＲＡＭにおける
前記素子分離領域の大きさは約０．８μｍ程度であ
る）、即ち、集積度が小さい時は大きい問題点とならな
かったが、高集積化の傾向によりその領域が減少（例え
ば、６４Ｍｂ級ＤＲＡＭにおける前記素子分離領域の大
きさは約０．５μｍ程度である）される時は素子の信頼
性低下に大きい要因として作用する。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、信頼度の高い半導体装置及びその接触窓形成方法を
提供することである。
は、信頼度の高い半導体装置及びその接触窓形成方法を
提供することである。
【０００９】本発明の他の目的は、高集積化を実現する
ための半導体装置及びその接触窓形成方法を提供するこ
とである。
ための半導体装置及びその接触窓形成方法を提供するこ
とである。
【００１０】
【課題を解決するための手段】本発明の前述した目的
は、半導体装置において、第１導電形の半導体基板と、
前記第１導電形の半導体基板上に形成されたフィールド
酸化膜を介在して前記フィールド酸化膜の両側面に形成
された活性領域と、前記活性領域の各々に形成された第
２導電形の第１不純物拡散領域と、前記第１不純物拡散
領域と前記フィールド酸化膜上に形成された層間絶縁膜
と、前記フィールド酸化膜に隣接した前記層間絶縁膜内
に形成され、前記不純物拡散領域を各々露出させ、前記
フィールド酸化膜を最小幅に横切る一直線上にその中心
が配置されない接触窓と、前記接触窓により露出された
半導体基板内に各々形成され、前記第１不純物拡散領域
より深く且つ前記第１不純物拡散領域より前記フィール
ド酸化膜の下まで張り出すように形成された第２導電形
の第２不純物拡散領域を具備し、前記第２不純物拡散領
域間の最短距離が前記フィールド酸化膜の最小幅より大
きいかまたは同一であることを特徴とする半導体装置に
よって達成される。
は、半導体装置において、第１導電形の半導体基板と、
前記第１導電形の半導体基板上に形成されたフィールド
酸化膜を介在して前記フィールド酸化膜の両側面に形成
された活性領域と、前記活性領域の各々に形成された第
２導電形の第１不純物拡散領域と、前記第１不純物拡散
領域と前記フィールド酸化膜上に形成された層間絶縁膜
と、前記フィールド酸化膜に隣接した前記層間絶縁膜内
に形成され、前記不純物拡散領域を各々露出させ、前記
フィールド酸化膜を最小幅に横切る一直線上にその中心
が配置されない接触窓と、前記接触窓により露出された
半導体基板内に各々形成され、前記第１不純物拡散領域
より深く且つ前記第１不純物拡散領域より前記フィール
ド酸化膜の下まで張り出すように形成された第２導電形
の第２不純物拡散領域を具備し、前記第２不純物拡散領
域間の最短距離が前記フィールド酸化膜の最小幅より大
きいかまたは同一であることを特徴とする半導体装置に
よって達成される。
【００１１】また、本発明の前記目的は、第１導電形の
半導体基板上にフィールド酸化膜を形成してフィールド
酸化膜の両側に活性領域を形成する段階と、前記フィー
ルド酸化膜の両側に形成された活性領域上に各々第２導
電形の第１不純物拡散領域を形成する段階と、前記第１
不純物拡散領域が形成された半導体基板の全面に層間絶
縁層を形成する段階と、前記フィールド酸化膜に隣接し
た前記層間絶縁層を蝕刻して前記第１不純物拡散領域の
一部を各々露出させ、前記フィールド酸化膜を最小幅に
横切る一直線上にその中心が配置されない接触窓を前記
フィールド酸化膜の両側に各々形成する段階と、前記接
触窓を通じて第２導電形の不純物をドープして前記第１
不純物拡散領域より深く且つ前記第１不純物拡散領域よ
り前記フィールド酸化膜の下まで張り出すように第２不
純物拡散領域を形成し、前記第２不純物拡散領域間の最
短距離が前記フィールド酸化膜の最小幅より大きいかま
たは同一に形成する段階とを具備することを特徴とする
半導体装置の接触窓形成方法によって達成される。
半導体基板上にフィールド酸化膜を形成してフィールド
酸化膜の両側に活性領域を形成する段階と、前記フィー
ルド酸化膜の両側に形成された活性領域上に各々第２導
電形の第１不純物拡散領域を形成する段階と、前記第１
不純物拡散領域が形成された半導体基板の全面に層間絶
縁層を形成する段階と、前記フィールド酸化膜に隣接し
た前記層間絶縁層を蝕刻して前記第１不純物拡散領域の
一部を各々露出させ、前記フィールド酸化膜を最小幅に
横切る一直線上にその中心が配置されない接触窓を前記
フィールド酸化膜の両側に各々形成する段階と、前記接
触窓を通じて第２導電形の不純物をドープして前記第１
不純物拡散領域より深く且つ前記第１不純物拡散領域よ
り前記フィールド酸化膜の下まで張り出すように第２不
純物拡散領域を形成し、前記第２不純物拡散領域間の最
短距離が前記フィールド酸化膜の最小幅より大きいかま
たは同一に形成する段階とを具備することを特徴とする
半導体装置の接触窓形成方法によって達成される。
【００１２】
【作用】本発明は、接触窓を、所定の離隔体を最短距離
で横断する一直線上に一列に配置されないように形成す
ることにより、有効素子分離間隔を拡張することができ
る。
で横断する一直線上に一列に配置されないように形成す
ることにより、有効素子分離間隔を拡張することができ
る。
【００１３】
【実施例】以下、添付した図面に基づいて、本発明をさ
らに詳しく説明する。
らに詳しく説明する。
【００１４】引続き紹介される図面における図１Ａ及び
図１Ｂにおける同一な符号は同一な部分を示す。
図１Ｂにおける同一な符号は同一な部分を示す。
【００１５】図２Ａは、接触窓形成のためのマスクパタ
ーンＰ２をフィールド酸化膜を最短距離で横断する一直
線上に一列に配置させないレイアウト図であり、Ｌ12は
接触窓間の最短距離、Ｌ10は接触窓のフィールド酸化膜
側の縁と前記フィールド酸化膜との最短距離及びθは接
触窓間を最短距離で連結した線とフィールド酸化膜を最
短距離で横断する線間の角を指す。前記図２Ａによれ
ば、接触窓間の最短距離Ｌ12が前記図１Ａの最短距離Ｌ
11より（Ｌ11／ｃｏｓθ）（１−ｃｏｓθ）ほど長くな
ったので、前記ＬS もこれに比例して増加したことと、
それぞれの素子形成領域に形成された第２不純物拡散領
域を横方向に延長した時、互いに重なる領域の幅（図１
Ａの参照符号ＬOL）がなくなったことが分かる。この
際、第２不純物拡散領域は、前記ＬS が前記Ｌ5 より大
きいか等しくなるよう形成されるのが望ましい。
ーンＰ２をフィールド酸化膜を最短距離で横断する一直
線上に一列に配置させないレイアウト図であり、Ｌ12は
接触窓間の最短距離、Ｌ10は接触窓のフィールド酸化膜
側の縁と前記フィールド酸化膜との最短距離及びθは接
触窓間を最短距離で連結した線とフィールド酸化膜を最
短距離で横断する線間の角を指す。前記図２Ａによれ
ば、接触窓間の最短距離Ｌ12が前記図１Ａの最短距離Ｌ
11より（Ｌ11／ｃｏｓθ）（１−ｃｏｓθ）ほど長くな
ったので、前記ＬS もこれに比例して増加したことと、
それぞれの素子形成領域に形成された第２不純物拡散領
域を横方向に延長した時、互いに重なる領域の幅（図１
Ａの参照符号ＬOL）がなくなったことが分かる。この
際、第２不純物拡散領域は、前記ＬS が前記Ｌ5 より大
きいか等しくなるよう形成されるのが望ましい。
【００１６】この時、フィールド酸化膜の最短幅は２μ
ｍ以下であり、前記接触窓の中心間の距離は５μｍ以下
の方が好適である。
ｍ以下であり、前記接触窓の中心間の距離は５μｍ以下
の方が好適である。
【００１７】図２Ｂ及び図２Ｃは、前記図２ＡのＡＡ線
及びＢＢ線を切って見た断面図であって、第２不純物拡
散領域２００形成後の有効素子分離間隔Ｌ2が前記図１
Ｂの有効素子分離間隔Ｌ2 よりΔＬ／２ほど延長された
ことが分かる。通常前記ΔＬは、第２不純物拡散領域の
深さを約２０００Å〜５０００Å程度にした時約０．１
５μｍ程度になるので、素子分離領域の大きさが約０．
５μｍ程度である６４Ｍｂ級ＤＲＡＭにおいては、従来
の方法により接触窓を形成すれば、有効素子分離間隔を
０．３５μｍ程度にすることができたが、本発明の方法
によれば約０．４３μｍ程度まで延長することができ
て、ショットチャンネル現象及びパンチスルー発生率を
はるかに減らすことができる。これは、前記フィールド
酸化膜を最短距離で横断する一直線上に並んで形成した
接触窓を、前記フィールド酸化膜を最短距離で横断する
一直線上に並んで配列されないようにすることによっ
て、前記第２不純物拡散領域を横方向に延長した時重な
る領域の幅（図１Ａの参照部分ＬOL）をなくしたからで
ある。
及びＢＢ線を切って見た断面図であって、第２不純物拡
散領域２００形成後の有効素子分離間隔Ｌ2が前記図１
Ｂの有効素子分離間隔Ｌ2 よりΔＬ／２ほど延長された
ことが分かる。通常前記ΔＬは、第２不純物拡散領域の
深さを約２０００Å〜５０００Å程度にした時約０．１
５μｍ程度になるので、素子分離領域の大きさが約０．
５μｍ程度である６４Ｍｂ級ＤＲＡＭにおいては、従来
の方法により接触窓を形成すれば、有効素子分離間隔を
０．３５μｍ程度にすることができたが、本発明の方法
によれば約０．４３μｍ程度まで延長することができ
て、ショットチャンネル現象及びパンチスルー発生率を
はるかに減らすことができる。これは、前記フィールド
酸化膜を最短距離で横断する一直線上に並んで形成した
接触窓を、前記フィールド酸化膜を最短距離で横断する
一直線上に並んで配列されないようにすることによっ
て、前記第２不純物拡散領域を横方向に延長した時重な
る領域の幅（図１Ａの参照部分ＬOL）をなくしたからで
ある。
【００１８】図３Ａないし図３Ｄは、前記図２ＡのＡＡ
線を切って見た本発明による半導体装置の接触窓形成方
法を説明するための断面図である。
線を切って見た本発明による半導体装置の接触窓形成方
法を説明するための断面図である。
【００１９】まず、図３Ａを参照すれば、フィールド酸
化膜１２を形成する工程を示したもので、図２Ａの前記
マスクパターンＰ１を用いて第１導電形の半導体基板１
０を素子分離領域及び素子形成領域に限定するフィール
ド酸化膜１２を前記半導体基板の素子分離領域に形成す
る。この際、前記フィールド酸化膜は選択酸化法ＬＯＣ
ＯＳ等の色々の方法によって形成される。
化膜１２を形成する工程を示したもので、図２Ａの前記
マスクパターンＰ１を用いて第１導電形の半導体基板１
０を素子分離領域及び素子形成領域に限定するフィール
ド酸化膜１２を前記半導体基板の素子分離領域に形成す
る。この際、前記フィールド酸化膜は選択酸化法ＬＯＣ
ＯＳ等の色々の方法によって形成される。
【００２０】図３Ｂを参照すれば、第１不純物拡散領域
１００の形成工程を示したもので、前記フィールド酸化
膜１２が形成されている結果物全面に第２導電形の不純
物イオン７０をドープすることによって、前記第１不純
物拡散領域１００を形成する。
１００の形成工程を示したもので、前記フィールド酸化
膜１２が形成されている結果物全面に第２導電形の不純
物イオン７０をドープすることによって、前記第１不純
物拡散領域１００を形成する。
【００２１】この際、前記第１不純物拡散領域は約１０
００Å〜４０００Å程度の深さで形成されるのが望まし
い。また、不純物イオンをドープする工程は、ＭＯＳト
ランジスタを形成する時は、ゲート電極が形成された後
に行われるように、製造しようとする素子によって工程
順序を若干ずつ異にすることができることは、当分野に
おいて通常の知識をもつ者により明らかである。
００Å〜４０００Å程度の深さで形成されるのが望まし
い。また、不純物イオンをドープする工程は、ＭＯＳト
ランジスタを形成する時は、ゲート電極が形成された後
に行われるように、製造しようとする素子によって工程
順序を若干ずつ異にすることができることは、当分野に
おいて通常の知識をもつ者により明らかである。
【００２２】図３Ｃを参照すれば、接触窓９及び第２不
純物拡散領域２００を形成する工程を示したもので、フ
ィールド酸化膜１２を間に置き前記第１不純物拡散領域
１００が形成されている半導体基板１０全面に所定の厚
さで絶縁物質を塗布することによって、層間絶縁層１８
を形成した後、図２ＡのマスクパターンＰ２を適用して
前記層間絶縁層を部分的に蝕刻することによって前記接
触窓９を形成し、前記接触窓を通じて第２導電形の不純
物イオン７０を再ドープして前記第２不純物拡散領域２
００を形成するが、前記第２不純物拡散領域は導電層と
半導体基板との間の接触抵抗を低下させ、接触窓形成の
ための蝕刻工程時、前記半導体基板の過多蝕刻によって
素子動作が麻痺させられることを防止するための目的で
形成される。この際、前記接触窓９は前記図２Ａないし
図２Ｃで説明した通り、フィールド酸化膜を最短距離で
横断する一直線上に一列に形成されないように形成さ
れ、前記第２不純物拡散領域２００は前記第１不純物拡
散領域１００より不純物濃度面においてはさらに高く、
深さ面においてはさらに深く、例えば２０００Å〜５０
００Å程度の深さで形成されるべきである。第２不純物
拡散領域領域２００形成のための不純物イオンドープ工
程時、基板に供給される熱エネルギーによって、前記第
２不純物拡散領域が側面方向に拡張されることが観察で
きる。
純物拡散領域２００を形成する工程を示したもので、フ
ィールド酸化膜１２を間に置き前記第１不純物拡散領域
１００が形成されている半導体基板１０全面に所定の厚
さで絶縁物質を塗布することによって、層間絶縁層１８
を形成した後、図２ＡのマスクパターンＰ２を適用して
前記層間絶縁層を部分的に蝕刻することによって前記接
触窓９を形成し、前記接触窓を通じて第２導電形の不純
物イオン７０を再ドープして前記第２不純物拡散領域２
００を形成するが、前記第２不純物拡散領域は導電層と
半導体基板との間の接触抵抗を低下させ、接触窓形成の
ための蝕刻工程時、前記半導体基板の過多蝕刻によって
素子動作が麻痺させられることを防止するための目的で
形成される。この際、前記接触窓９は前記図２Ａないし
図２Ｃで説明した通り、フィールド酸化膜を最短距離で
横断する一直線上に一列に形成されないように形成さ
れ、前記第２不純物拡散領域２００は前記第１不純物拡
散領域１００より不純物濃度面においてはさらに高く、
深さ面においてはさらに深く、例えば２０００Å〜５０
００Å程度の深さで形成されるべきである。第２不純物
拡散領域領域２００形成のための不純物イオンドープ工
程時、基板に供給される熱エネルギーによって、前記第
２不純物拡散領域が側面方向に拡張されることが観察で
きる。
【００２３】図３Ｄを参照すれば、導電層５０を形成す
る工程を示したもので、前記接触窓を、例えば多結晶シ
リコン、シリサイド（Silicide）及びポリサイド（Poly
cide）等のような導電物質中いずれか一つの物質または
組み合わされた物質で埋め込んだ後、図２Ａの前記マス
クパターンＰ３を適用して前記導電物質をパターニング
することによって、前記導電層５０を完成する。前記第
２不純物拡散領域２００は、前記導電層形成前に形成さ
れ得ることもあるが（図３Ｃ参照）、前記導電層形成過
程または形成後に第２導電形の不純物イオンをドープし
て形成することもできる。
る工程を示したもので、前記接触窓を、例えば多結晶シ
リコン、シリサイド（Silicide）及びポリサイド（Poly
cide）等のような導電物質中いずれか一つの物質または
組み合わされた物質で埋め込んだ後、図２Ａの前記マス
クパターンＰ３を適用して前記導電物質をパターニング
することによって、前記導電層５０を完成する。前記第
２不純物拡散領域２００は、前記導電層形成前に形成さ
れ得ることもあるが（図３Ｃ参照）、前記導電層形成過
程または形成後に第２導電形の不純物イオンをドープし
て形成することもできる。
【００２４】
【表１】 上記表１は三つの場合、即ちフィールド酸化膜を間に置
き両側とも接触窓が形成されている場合、いずれか一方
のみ接触窓が形成されている場合、及び両側共に接触窓
が形成されていない場合に、フィールド酸化膜の大きさ
によるブレークダウン電圧の変化を示す実験結果を表し
たもので、両側共に接触窓が形成されている場合より、
いずれか一方にのみ接触窓が形成されている場合のブレ
ークダウン電圧がはるかに大きいことがわかる。
き両側とも接触窓が形成されている場合、いずれか一方
のみ接触窓が形成されている場合、及び両側共に接触窓
が形成されていない場合に、フィールド酸化膜の大きさ
によるブレークダウン電圧の変化を示す実験結果を表し
たもので、両側共に接触窓が形成されている場合より、
いずれか一方にのみ接触窓が形成されている場合のブレ
ークダウン電圧がはるかに大きいことがわかる。
【００２５】図４は本発明による半導体装置の接触窓形
成方法の他の実施例を説明するためのレイアウト図であ
って、第２不純物拡散領域を横方向に延長した時、前記
図２Ａにおいては重なる部分が全くなかったが、前記図
４においてはＬOLほど重なることになる場合を示す。
成方法の他の実施例を説明するためのレイアウト図であ
って、第２不純物拡散領域を横方向に延長した時、前記
図２Ａにおいては重なる部分が全くなかったが、前記図
４においてはＬOLほど重なることになる場合を示す。
【００２６】前記他の実施例によれば、前記第２不純物
拡散領域を横方向に延長した時、前記一実施例とは異な
ってその重なる長さＬOLが生ずるが、その大きさが従来
より小さくなるので（図１で前記ＬOLを１０と仮定した
時、前記図４で前記ＬOLは５である）、従来の方法より
ショートチャンネル効果、パンチスルー現象等の問題点
が生ずる確率が減少した場合であり、工程上マージンが
確保できる。
拡散領域を横方向に延長した時、前記一実施例とは異な
ってその重なる長さＬOLが生ずるが、その大きさが従来
より小さくなるので（図１で前記ＬOLを１０と仮定した
時、前記図４で前記ＬOLは５である）、従来の方法より
ショートチャンネル効果、パンチスルー現象等の問題点
が生ずる確率が減少した場合であり、工程上マージンが
確保できる。
【００２７】図５Ａ及び図５Ｂは、従来の方法及び本発
明の方法でレイアウトされたセンス増幅器の一部分のレ
イアウト図を示したもので、前記図５Ａでフィールド酸
化膜を最短距離で横断する一直線の長さＡを１０とし、
前記フィールド酸化膜を間に置き、その両側に形成され
た接触窓間の最短距離Ａ’を１６とした時、前記図５Ｂ
ではフィールド酸化膜を最短距離で横断する一直線の長
さａを８に縮小したといえども、接触窓間の最短距離は
そのまま保たれるので、信頼性のあるよう高集積化が達
成できることが分かる。
明の方法でレイアウトされたセンス増幅器の一部分のレ
イアウト図を示したもので、前記図５Ａでフィールド酸
化膜を最短距離で横断する一直線の長さＡを１０とし、
前記フィールド酸化膜を間に置き、その両側に形成され
た接触窓間の最短距離Ａ’を１６とした時、前記図５Ｂ
ではフィールド酸化膜を最短距離で横断する一直線の長
さａを８に縮小したといえども、接触窓間の最短距離は
そのまま保たれるので、信頼性のあるよう高集積化が達
成できることが分かる。
【００２８】前記一実施例及び他の実施例では、前記離
隔体としてフィールド酸化膜を例えながら説明したが、
その両側に不純物拡散領域が形成される任意の物質層で
あれば何でも前記離隔体に適用できることが、当分野に
おいて通常の知識をもつ者にとって明らかである。
隔体としてフィールド酸化膜を例えながら説明したが、
その両側に不純物拡散領域が形成される任意の物質層で
あれば何でも前記離隔体に適用できることが、当分野に
おいて通常の知識をもつ者にとって明らかである。
【００２９】本発明は前記実施例に限定されず、多くの
変形が本発明の技術的思想内で当分野において通常の知
識をもつ者によって可能であるのは明白である。
変形が本発明の技術的思想内で当分野において通常の知
識をもつ者によって可能であるのは明白である。
【００３０】
【効果】以上述べたように、本発明による半導体装置の
接触窓形成方法によれば、接触窓を、所定の離隔体を最
短距離で横断する一直線上に一列に配置されないように
形成することによって、有効素子分離間隔を拡張できて
半導体装置の高集積化を信頼性のあるよう達成できる。
そして、第２不純物拡散領域が第１不純物拡散領域より
さらに深く形成されていることにより、前記第２不純物
拡散領域が導電層と半導体基板との間の接触抵抗を低下
させ、また、接触窓形成のための触刻工程時に、前記半
導体基板の過多触刻によって素子動作が麻痺させられる
ことを防止することが可能となる。
接触窓形成方法によれば、接触窓を、所定の離隔体を最
短距離で横断する一直線上に一列に配置されないように
形成することによって、有効素子分離間隔を拡張できて
半導体装置の高集積化を信頼性のあるよう達成できる。
そして、第２不純物拡散領域が第１不純物拡散領域より
さらに深く形成されていることにより、前記第２不純物
拡散領域が導電層と半導体基板との間の接触抵抗を低下
させ、また、接触窓形成のための触刻工程時に、前記半
導体基板の過多触刻によって素子動作が麻痺させられる
ことを防止することが可能となる。
【図１】 Ａ及びＢは、従来の方法による半導体装置の
接触窓形成方法を説明するための簡略なレイアウト図
と、このレイアウト図のＡＡ線を切って見た半導体装置
の断面図である。
接触窓形成方法を説明するための簡略なレイアウト図
と、このレイアウト図のＡＡ線を切って見た半導体装置
の断面図である。
【図２】 ＡないしＣは、本発明による半導体装置の接
触窓形成方法の一実施例を説明するための簡略なレイア
ウト図と、このレイアウト図のＡＡ線及びＢＢ線を切っ
て見た半導体装置の断面図である。
触窓形成方法の一実施例を説明するための簡略なレイア
ウト図と、このレイアウト図のＡＡ線及びＢＢ線を切っ
て見た半導体装置の断面図である。
【図３】 ＡないしＤは、前記図２ＡのＡＡ線を切って
見た本発明による半導体装置の接触窓形成方法を説明す
るための断面図である。
見た本発明による半導体装置の接触窓形成方法を説明す
るための断面図である。
【図４】 本発明による半導体装置の接触窓形成方法の
他の実施例を説明するための簡略なレイアウト図であ
る。
他の実施例を説明するための簡略なレイアウト図であ
る。
【図５】 Ａ及びＢは従来の方法及び本発明の方法でレ
イアウトされたセンス増幅器の一部分のレイアウト図で
ある。
イアウトされたセンス増幅器の一部分のレイアウト図で
ある。
９ 接触窓 １０ 半導体基板 １２ フィールド酸化膜 １８ 層間絶縁層 ７０ 第２導電形の不純物イオン １００ 第１不純
物拡散領域 ２００ 第２不純物拡散領域
物拡散領域 ２００ 第２不純物拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/8249 Ｈ０１Ｌ 27/06 ３２１Ｆ 27/06 27/08 １０２Ｄ 27/088 ３２１Ｆ 27/092 (56)参考文献 特開 平１−117045（ＪＰ，Ａ) 特開 平３−29321（ＪＰ，Ａ) 特開 平３−203270（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 第１導電形の半導体基板と、 前記第１導電形の半導体基板上に形成されたフィールド
酸化膜を介在して前記フィールド酸化膜の両側面に形成
された活性領域と、 前記活性領域の各々に形成された第２導電形の第１不純
物拡散領域と、前記第１不純物拡散領域と前記フィール
ド酸化膜上に形成された層間絶縁膜と、 前記フィールド酸化膜に隣接した前記層間絶縁膜内に形
成され、前記第１不純物拡散領域を各々露出させ、前記
フィールド酸化膜を最小幅に横切る一直線上にその中心
が配置されない接触窓と、 前記接触窓により露出された半導体基板内に各々形成さ
れ、前記第１不純物拡散領域より深く且つ前記第１不純
物拡散領域より前記フィールド酸化膜の下まで張り出す
ように形成された第２導電形の第２不純物拡散領域を具
備し、前記第２不純物拡散領域間の最短距離が前記フィ
ールド酸化膜の最小幅より大きいかまたは同一であるこ
とを特徴とする半導体装置。 - 【請求項２】 前記フィールド酸化膜の最小幅は２μｍ
以下であり、前記接触窓の中心間の距離は５μｍ以下で
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 第１導電形の半導体基板上にフィールド
酸化膜を形成してフィールド酸化膜の両側に活性領域を
形成する段階と、 前記フィールド酸化膜の両側に形成された活性領域上に
各々第２導電形の第１不純物拡散領域を形成する段階
と、 前記第１不純物拡散領域が形成された半導体基板の全面
に層間絶縁層を形成する段階と、 前記フィールド酸化膜に隣接した前記層間絶縁層を蝕刻
して前記第１不純物拡散領域の一部を各々露出させ、前
記フィールド酸化膜を最小幅に横切る一直線上にその中
心が配置されない接触窓を前記フィールド酸化膜の両側
に各々形成する段階と、 前記接触窓を通じて第２導電形の不純物をドープして前
記第１不純物拡散領域より深く且つ前記第１不純物拡散
領域より前記フィールド酸化膜の下まで張り出 すように
第２不純物拡散領域を形成し、前記第２不純物拡散領域
間の最短距離が前記フィールド酸化膜の最小幅より大き
いかまたは同一に形成する段階とを具備することを特徴
とする半導体装置の接触窓形成方法。 - 【請求項４】 前記フィールド酸化膜の最小幅は２μｍ
以下であり、前記接触窓の中心間の距離は５μｍ以下で
あることを特徴とする請求項３に記載の半導体装置の接
触窓形成方法。 - 【請求項５】 第１導電形の半導体基板上に最小幅が２
μｍ以下のフィールド酸化膜を形成してフィールド酸化
膜の両側に活性領域を形成する段階と、 前記フィールド酸化膜の両側に形成された活性領域上に
各々第２導電形の第１不純物拡散領域を形成する段階
と、 前記第１不純物拡散領域が形成された半導体基板の全面
に層間絶縁層を形成する段階と、 前記フィールド酸化膜に隣接した前記層間絶縁層を蝕刻
して前記第１不純物拡散領域の一部を各々露出させ、前
記フィールド酸化膜を最小幅に横切る一直線上にその中
心が配置されない接触窓として、接触窓の中心間の距離
が５μｍ以下の接触窓を前記フィールド酸化膜の両側に
各々形成する段階と、 前記接触窓を通じて第２導電形の不純物をドープして前
記第１不純物拡散領域より深く且つ前記第１不純物拡散
領域より前記フィールド酸化膜の下まで張り出すように
第２不純物拡散領域を形成し、前記第２不純物拡散領域
間の最短距離が、前記フィールド酸化膜の最小幅より大
きいかまたは同一に形成する段階とを具備することを特
徴とする半導体装置の接触窓形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910018520A KR940006689B1 (ko) | 1991-10-21 | 1991-10-21 | 반도체장치의 접촉창 형성방법 |
| KR1991-018520 | 1991-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136400A JPH05136400A (ja) | 1993-06-01 |
| JP3064082B2 true JP3064082B2 (ja) | 2000-07-12 |
Family
ID=19321570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010883A Expired - Lifetime JP3064082B2 (ja) | 1991-10-21 | 1992-01-24 | 半導体装置の接触窓形成方 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5508564A (ja) |
| JP (1) | JP3064082B2 (ja) |
| KR (1) | KR940006689B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3212920U (ja) * | 2016-12-22 | 2017-10-12 | 千惠子 藤澤 | 米ドル硬貨仕訳け財布 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0861503B1 (en) * | 1995-11-13 | 2002-02-27 | Micron Technology, Inc. | Electrostatic discharge protection circuit comprising staggered contacts |
| TW306054B (en) * | 1996-07-16 | 1997-05-21 | Winbond Electronics Corp | Bit line pull up circuit of static random access memory |
| US6166441A (en) * | 1998-11-12 | 2000-12-26 | Intel Corporation | Method of forming a via overlap |
| US6976181B2 (en) * | 2001-12-20 | 2005-12-13 | Intel Corporation | Method and apparatus for enabling a low power mode for a processor |
| JP4487266B2 (ja) * | 2006-08-30 | 2010-06-23 | エルピーダメモリ株式会社 | 半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4603341A (en) * | 1983-09-08 | 1986-07-29 | International Business Machines Corporation | Stacked double dense read only memory |
| JPH0831458B2 (ja) * | 1987-09-08 | 1996-03-27 | 三菱電機株式会社 | 超電導配線集積回路 |
| JPH01117045A (ja) * | 1987-10-29 | 1989-05-09 | Seiko Epson Corp | 半導体集積回路装置 |
| US4839705A (en) * | 1987-12-16 | 1989-06-13 | Texas Instruments Incorporated | X-cell EEPROM array |
| JP2546696B2 (ja) * | 1987-12-17 | 1996-10-23 | 富士通株式会社 | シリコン炭化層構造 |
| US5061985A (en) * | 1988-06-13 | 1991-10-29 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for producing the same |
| JPH01321656A (ja) * | 1988-06-23 | 1989-12-27 | Fujitsu Ltd | 半導体装置 |
| JPH0828473B2 (ja) * | 1988-09-29 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2978504B2 (ja) * | 1989-04-14 | 1999-11-15 | 日本電気株式会社 | Ｍｏｓトランジスタ |
| EP0400877A3 (en) * | 1989-05-31 | 1991-10-23 | AT&T Corp. | Contact metallization of semiconductor integrated circuit devices |
| JPH0671073B2 (ja) * | 1989-08-29 | 1994-09-07 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH03203270A (ja) * | 1989-12-29 | 1991-09-04 | Sharp Corp | 半導体装置 |
-
1991
- 1991-10-21 KR KR1019910018520A patent/KR940006689B1/ko not_active Expired - Lifetime
-
1992
- 1992-01-24 JP JP4010883A patent/JP3064082B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-16 US US08/307,040 patent/US5508564A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3212920U (ja) * | 2016-12-22 | 2017-10-12 | 千惠子 藤澤 | 米ドル硬貨仕訳け財布 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5508564A (en) | 1996-04-16 |
| KR940006689B1 (ko) | 1994-07-25 |
| JPH05136400A (ja) | 1993-06-01 |
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