JP3067186B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、例えばMOS型半導体
メモリに適用して好適なものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and is suitably applied to, for example, a MOS type semiconductor memory.
この発明は、MISトランジスタを有する半導体装置に
おいて、MISトランジスタのゲート電極とオーバーラッ
プする部分におけるチャネル領域が、第１の幅を有する
部分と第１の幅よりも大きな第２の幅を有する部分とに
より形成されており、ゲート電極に関してチャネル領域
の第２の幅を有する部分側に形成された半導体領域に層
間絶縁膜に形成されたコンタクトホールを通じて配線が
接続されており、配線はゲート電極にまたがって形成さ
れている。これによって、ゲート電極の近傍の段差の大
きさの軽減により、MISトランジスタの拡散層に金属配
線をコンタクトさせるためのコンタクトホールの部分に
おける金属配線のステップカバレッジの向上を図ること
ができるとともに、この段差に起因するレジスト残りや
エッチング残りを防止することができる。According to the present invention, in a semiconductor device having an MIS transistor, a channel region in a portion overlapping a gate electrode of the MIS transistor has a portion having a first width and a portion having a second width larger than the first width. A wiring is connected to a semiconductor region formed on the side of the channel region having the second width with respect to the gate electrode through a contact hole formed in the interlayer insulating film, and the wiring extends over the gate electrode. It is formed. This reduces the size of the step near the gate electrode, thereby improving the step coverage of the metal wiring in the contact hole portion for contacting the metal wiring with the diffusion layer of the MIS transistor. It is possible to prevent a resist residue and an etching residue caused by the above.
従来のMOS型半導体メモリにおけるアクセストランジ
スタ（選択トランジスタ）の部分の構造を第４図、第５
図及び第６図に示す。ここで、第４図は平面図、第５図
及び第６図はそれぞれ第４図のＶ−Ｖ線及びVI−VI線に
沿っての断面図である。FIGS. 4 and 5 show the structure of an access transistor (selection transistor) in a conventional MOS semiconductor memory.
FIG. 6 and FIG. Here, FIG. 4 is a plan view, and FIGS. 5 and 6 are cross-sectional views taken along lines VV and VI-VI in FIG. 4, respectively.
第４図、第５図及び第６図に示すように、この従来の
MOS型半導体メモリにおいては、例えばｐ型シリコン（S
i）基板101の表面にフィールド酸化膜102が選択的に形
成され、これによって素子間分離が行われている。この
フィールド酸化膜102で囲まれた活性領域の表面には、
ゲート酸化膜103が形成されている。WL′はワード線を
示す。このワード線WL′の側壁には、サイドウォールス
ペーサ104が形成されている。As shown in FIG. 4, FIG. 5 and FIG.
In a MOS semiconductor memory, for example, p-type silicon (S
i) A field oxide film 102 is selectively formed on the surface of the substrate 101, thereby separating elements. On the surface of the active region surrounded by the field oxide film 102,
A gate oxide film 103 is formed. WL 'indicates a word line. A side wall spacer 104 is formed on the side wall of the word line WL '.
一方、半導体基板101中には、ワード線WL′に対して
自己整合的に例えばn+型の半導体領域105,106が形成さ
れている。これらの半導体領域105,106には、サイドウ
ォールスペーサ104の下側の部分に例えばn-型の低不純
物濃度部105a,106aが形成されている。そして、ワード
線WL′から成るゲート電極とこれらの半導体領域105,10
6とにより形成されるｎチャネルMOSFETにより、アクセ
ストランジスタが形成される。On the other hand, in the semiconductor substrate 101, for example, n + -type semiconductor regions 105 and 106 are formed in a self-alignment manner with respect to the word line WL '. In these semiconductor regions 105 and 106, for example, n − -type low impurity concentration portions 105a and 106a are formed below the sidewall spacers 104. Then, the gate electrode composed of the word line WL 'and these semiconductor regions 105, 10
The access transistor is formed by the n-channel MOSFET formed by 6 and 6.
符号107,108は層間絶縁膜を示す。また、Ｃ′はコン
タクトホールを示す。このコンタクトホールＣ′を通じ
て、ビット線BL′が半導体領域105に接続されている。Reference numerals 107 and 108 indicate interlayer insulating films. C 'indicates a contact hole. The bit line BL 'is connected to the semiconductor region 105 through the contact hole C'.
この従来のMOS型半導体メモリにおいて、アクセスト
ランジスタのチャネル領域は、ワード線WL′がオーバー
ラップする部分の全体にわたって同一となっており、こ
のワード線WL′の両側の部分ではそれよりも幅が広くな
っている。In this conventional MOS type semiconductor memory, the channel region of the access transistor is the same over the entire area where the word line WL 'overlaps, and the width on both sides of the word line WL' is wider than that. Has become.
ところで、MOSスタティックRAMのような型半導体メモ
リにおいては、書き込み特性の改善を図るために、ドラ
イバトランジスタとアクセストランジスタとの能力比を
大きくする必要がある。そのためには、第４図に示すよ
うに、アクセストランジスタのチャネル幅をチャネル長
に比べて狭くするのが良い。By the way, in a type semiconductor memory such as a MOS static RAM, it is necessary to increase the capability ratio between the driver transistor and the access transistor in order to improve the write characteristics. To this end, as shown in FIG. 4, it is preferable to make the channel width of the access transistor narrower than the channel length.
このようにアクセストランジスタのチャネル幅をチャ
ネル長に比べて狭くする場合、第５図に示すように、チ
ャネル長方向の段差の大きさはほぼワード線WL′を構成
する多結晶Si膜などの膜厚で決まるが、第６図に示すよ
うに、フィールド酸化膜102とワード線WL′とを横断す
る方向の段差の大きさはワード線WL′を構成する多結晶
Si膜などの膜厚とフィールド酸化膜102の膜厚との合計
となり、従って段差はかなり大きくなってしまう。その
結果、コンタクトホールＣ′の部分におけるビット線B
L′のステップカバレッジが悪化してしまうという問題
があった。When the channel width of the access transistor is made narrower than the channel length in this manner, as shown in FIG. 5, the size of the step in the channel length direction is substantially equal to that of a film such as a polycrystalline Si film constituting the word line WL '. As shown in FIG. 6, the size of the step in the direction crossing field oxide film 102 and word line WL 'is determined by the thickness of the polycrystal forming word line WL', as shown in FIG.
The sum of the thickness of the Si film or the like and the thickness of the field oxide film 102 results in a considerably large step. As a result, the bit line B at the contact hole C '
There is a problem that the step coverage of L 'is deteriorated.
また、例えば層間絶縁膜107上に上層の配線を形成す
る場合、上述の大きな段差部において、配線を形成する
ためのパターニング時にマスクとして用いられるレジス
トの残りが生じたり、配線材料のエッチング残りが生じ
たりしてしまうという問題もあった。Further, for example, when an upper layer wiring is formed on the interlayer insulating film 107, a residue of a resist used as a mask at the time of patterning for forming a wiring occurs in the above-mentioned large step portion, or an etching residue of a wiring material occurs. There was also a problem that would be.
従って、この発明の目的は、ゲート電極の近傍の段差
の大きさの軽減により、MISトランジスタの拡散層に金
属配線をコンタクトさせるためのコンタクトホールの部
分における金属配線のステップカバレッジの向上を図る
ことができるとともに、この段差に起因するレジスト残
りやエッチング残りを防止することができる半導体装置
を提供することにある。Therefore, an object of the present invention is to improve the step coverage of a metal wiring in a contact hole portion for contacting a metal wiring with a diffusion layer of an MIS transistor by reducing the size of a step near a gate electrode. It is another object of the present invention to provide a semiconductor device capable of preventing a resist residue and an etching residue caused by the step.
上記目的を達成するために、この発明は、MISトラン
ジスタを有する半導体装置において、MISトランジスタ
のゲート電極（WL）とオーバーラップする部分における
チャネル領域が、第１の幅を有する部分と第１の幅より
も大きな第２の幅を有する部分とにより形成されてお
り、ゲート電極（WL）に関してチャネル領域の第２の幅
を有する部分側に形成された半導体領域（５）に層間絶
縁膜（７、８）に形成されたコンタクトホール（Ｃ）を
通じて配線（BL）が接続されており、配線（BL）はゲー
ト電極（WL）にまたがって形成されている。In order to achieve the above object, according to the present invention, in a semiconductor device having an MIS transistor, a channel region in a portion overlapping with a gate electrode (WL) of the MIS transistor has a portion having a first width and a first width. And a semiconductor region (5) formed on the side of the channel region having the second width with respect to the gate electrode (WL) with respect to the gate electrode (WL). The wiring (BL) is connected through the contact hole (C) formed in 8), and the wiring (BL) is formed over the gate electrode (WL).
上述のように構成されたこの発明の半導体装置によれ
ば、MISトランジスタのゲート電極（WL）とオーバーラ
ップする部分におけるチャネル領域に、第１の幅よりも
大きな第２の幅を有する部分が形成されているので、こ
の第２の幅を有する部分の段差の大きさはほぼゲート電
極（WL）を構成する膜の膜厚で決まる。従って、この部
分の段差の大きさは、従来に比べてほぼフィールド酸化
膜の膜厚分だけ軽減される。According to the semiconductor device of the present invention configured as described above, the portion having the second width larger than the first width is formed in the channel region in the portion overlapping with the gate electrode (WL) of the MIS transistor. Therefore, the size of the step in the portion having the second width is substantially determined by the thickness of the film constituting the gate electrode (WL). Therefore, the size of the step in this portion is reduced by almost the thickness of the field oxide film as compared with the related art.
このようにして、ゲート電極（WL）の近傍の段差の軽
減により、MISトランジスタの拡散層に金属配線（BL）
をコンタクトさせるためのコンタクトホール（Ｃ）の部
分における金属配線（BL）のステップカバレッジの向上
を図ることができるとともに、この段差に起因するレジ
スト残りやエッチング残りを防止することができる。In this way, by reducing the level difference near the gate electrode (WL), the metal wiring (BL) is formed in the diffusion layer of the MIS transistor.
The step coverage of the metal wiring (BL) in the contact hole (C) for making the contact can be improved, and the remaining resist and etching due to the step can be prevented.
以下、この発明の一実施例について図面を参照しなが
ら説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図、第２図及び第３図はこの発明の一実施例によ
るMOS型半導体メモリを示す。ここで、第１図は平面
図、第２図及び第３図はそれぞれ第１図のII−II線及び
III−III線に沿っての断面図である。1, 2 and 3 show a MOS type semiconductor memory according to an embodiment of the present invention. Here, FIG. 1 is a plan view, and FIGS. 2 and 3 are II-II line and FIG.
FIG. 3 is a sectional view taken along the line III-III.
第１図、第２図及び第３図に示すように、この実施例
によるMOS型半導体メモリにおいては、例えばｐ型Si基
板のような半導体基板１の表面にSiO2膜のようなフィー
ルド酸化膜２が選択的に形成され、これによって素子間
分離が行れている。このフィールド酸化膜２で囲まれた
活性領域の表面には、SiO2膜のようなゲート酸化膜３が
形成されている。WLはワード線を示す。このワード線WL
は、例えばリン（Ｐ）のような不純物がドープされた多
結晶Si膜や、この不純物がドープされた多結晶Si膜上に
例えばタングステンシリサイド（WSix）膜のような高融
点金属シリサイド膜を重ねたポリサイド膜により形成さ
れる。このワード線WLの側壁には、例えばSiO2から成る
サイドウォールスペーサ４が形成されている。As shown in FIGS. 1, 2 and 3, in the MOS type semiconductor memory according to this embodiment, a field oxide film such as an SiO 2 film is formed on the surface of a semiconductor substrate 1 such as a p-type Si substrate. 2 are selectively formed, thereby separating the elements. On the surface of the active region surrounded by the field oxide film 2, a gate oxide film 3 such as a SiO 2 film is formed. WL indicates a word line. This word line WL
For example, a polycrystalline Si film doped with an impurity such as phosphorus (P) or a refractory metal silicide film such as a tungsten silicide (WSi x ) film is formed on a polycrystalline Si film doped with the impurity. It is formed by an overlaid polycide film. A side wall spacer 4 made of, for example, SiO 2 is formed on the side wall of the word line WL.
一方、半導体基板１中には、ワード線WLに対して自己
整合的に例えばn+型の半導体領域5,6が形成されてい
る。これらの半導体領域5,6には、サイドウォールスペ
ーサ４の下側の部分に例えばn-型の低不純物濃度部5a,6
aが形成されている。そして、ワード線WLから成るゲー
ト電極とこれらの半導体領域5,6とにより形成されるｎ
チャネルMOSFETにより、アクセストランジスタが形成さ
れる。On the other hand, in the semiconductor substrate 1, for example, n + -type semiconductor regions 5 and 6 are formed in self-alignment with the word line WL. These semiconductor regions 5 and 6 have, for example, n − -type low impurity concentration portions 5 a and 6
a is formed. Then, n formed by the gate electrode composed of the word line WL and these semiconductor regions 5 and 6
An access transistor is formed by the channel MOSFET.
符号７は例えばSiO2膜のような層間絶縁膜、８はリフ
ローを行うことができる例えばリンシリケートガラス
（PSG）膜やホウ素リンシリケートガラス（BPSG）膜の
ような層間絶縁膜を示す。また、Ｃはコンタクトホール
を示す。このコンタクトホールＣを通じて、例えばアル
ミニウム配線のようなビット線BLが半導体領域５に接続
されている。Reference numeral 7 denotes an interlayer insulating film such as a SiO 2 film, and reference numeral 8 denotes an interlayer insulating film capable of performing reflow, such as a phosphosilicate glass (PSG) film or a boron phosphosilicate glass (BPSG) film. C indicates a contact hole. A bit line BL such as an aluminum wiring is connected to the semiconductor region 5 through the contact hole C.
この実施例において、アクセストランジスタのワード
線WLとオーバーラップする部分におけるチャネル領域
は、ワード線WLに関してその幅方向の一方の側ではこの
アクセストランジスタに要求される性能に応じた幅を有
するが、ワード線WLに関して他方の側ではこの幅よりも
大きな幅を有する。より具体的には、ワード線WLとオー
バーラップする部分におけるチャネル領域は、コンタク
トホールＣ側の所定部分で幅が広くなっている。このた
め、第３図に示すように、コンタクトホールＣ側のワー
ド線WLの端部における段差の大きさは、ほぼワード線WL
を構成する膜の膜厚で決まる小さなものとなる。すなわ
ち、コンタクトホールＣ側のワード線WLの端部における
段差の大きさは、このコンタクトホールＣと反対側のワ
ード線WLの端部の段差の大きさに比べて、フィールド酸
化膜２の膜厚分だけ軽減されている。In this embodiment, the channel region of the access transistor overlapping with the word line WL has a width corresponding to the performance required for the access transistor on one side in the width direction of the word line WL. The other side of the line WL has a width larger than this width. More specifically, the channel region in a portion overlapping with the word line WL is wider at a predetermined portion on the contact hole C side. Therefore, as shown in FIG. 3, the size of the step at the end of the word line WL on the side of the contact hole C is almost equal to that of the word line WL.
Is small, which is determined by the thickness of the film constituting. That is, the size of the step at the end of the word line WL on the side of the contact hole C is larger than the size of the step at the end of the word line WL on the side opposite to the contact hole C. Minutes have been reduced.
以上のように、この実施例によれば、コンタクトホー
ルＣ側のワード線WLの端部における段差の大きさの軽減
により、コンタクトホールＣの部分におけるビット線BL
のステップカバレッジの向上を図ることができる。ま
た、層間絶縁膜７上に上層の配線を形成する場合、コン
タクトホールＣ側のワード線WLの端部における段差部に
レジスト残りが生じたり、エッチング残りが生じたりす
るのを防止することができる。As described above, according to this embodiment, by reducing the size of the step at the end of the word line WL on the contact hole C side, the bit line BL at the contact hole C is reduced.
Of step coverage can be improved. In the case where an upper wiring is formed on the interlayer insulating film 7, it is possible to prevent a resist residue or an etching residue from being formed at a step portion at the end of the word line WL on the contact hole C side. .
この実施例による方法は、例えばMOSスタティックRAM
に適用して好適なものである。The method according to this embodiment is, for example, a MOS static RAM.
It is suitable to be applied to.
なお、上述のようにワード線WLとオーバラップする部
分におけるチャネル領域に幅の広い部分を形成しても、
アクセストランジスタの性能低下は生じない。Even if a wide portion is formed in the channel region in a portion overlapping with the word line WL as described above,
No performance degradation of the access transistor occurs.
以上、この発明の実施例につき具体的に説明したが、
この発明は、上述の実施例に限定されるものではなく、
この発明の技術的思想に基づく各種の変形が可能であ
る。Although the embodiments of the present invention have been specifically described above,
The invention is not limited to the embodiments described above,
Various modifications based on the technical concept of the present invention are possible.
以上説明したように、この発明によれば、MISトラン
ジスタのゲート電極とオーバーラップする部分における
チャネル領域が、第１の幅を有する部分と第１の幅より
も大きな第２の幅を有する部分とにより形成されている
ので、ゲート電極の近傍の段差の大きさの軽減により、
MISトランジスタの拡散層に金属配線をコンタクトさせ
るためのコンタクトホールの部分における金属配線のス
テップカバレッジの向上を図ることができるとともに、
この段差に起因するレジスト残りやエッチング残りを防
止することができる。As described above, according to the present invention, the channel region in the portion overlapping the gate electrode of the MIS transistor has a portion having the first width and a portion having the second width larger than the first width. , The size of the step near the gate electrode is reduced,
It is possible to improve the step coverage of the metal wiring in a contact hole portion for making the metal wiring contact the diffusion layer of the MIS transistor,
The resist residue and the etching residue caused by the step can be prevented.
第１図はこの発明の一実施例によるMOS型半導体メモリ
の要部を示す平面図、第２図は第１図のII−II線に沿っ
ての断面図、第３図は第１図のIII−III線に沿っての断
面図、第４図は従来のMOS型半導体メモリの要部を示す
平面図、第５図は第４図のＶ−Ｖ線に沿っての断面図、
第６図は第４図のVI−VI線に沿っての断面図である。 図面における主要な符号の説明 1:半導体基板、2:フィールド酸化膜、 3:ゲート酸化膜、5,6:半導体領域、 7,8:層間絶縁膜、C:コンタクトホール、 WL:ワード線、BL:ビット線。FIG. 1 is a plan view showing a main part of a MOS type semiconductor memory according to one embodiment of the present invention, FIG. 2 is a sectional view taken along the line II-II of FIG. 1, and FIG. FIG. 4 is a sectional view taken along line III-III, FIG. 4 is a plan view showing a main part of the conventional MOS semiconductor memory, FIG. 5 is a sectional view taken along line VV in FIG.
FIG. 6 is a cross-sectional view taken along the line VI-VI of FIG. Explanation of main reference numerals in the drawings 1: semiconductor substrate, 2: field oxide film, 3: gate oxide film, 5, 6: semiconductor region, 7, 8: interlayer insulating film, C: contact hole, WL: word line, BL : Bit line.
Claims (1)
いて、 上記MISトランジスタのゲート電極とオーバーラップす
る部分におけるチャネル領域が、第１の幅を有する部分
と上記第１の幅よりも大きな第２の幅を有する部分とに
より形成されており、 上記ゲート電極に関して上記チャネル領域の上記第２の
幅を有する部分側に形成された半導体領域に層間絶縁膜
に形成されたコンタクトホールを通じて配線が接続され
ており、 上記配線は上記ゲート電極にまたがって形成されている
ことを特徴とする半導体装置。In a semiconductor device having an MIS transistor, a channel region in a portion overlapping with a gate electrode of the MIS transistor has a portion having a first width and a second width larger than the first width. A wiring is connected to a semiconductor region formed on the side of the channel region having the second width with respect to the gate electrode through a contact hole formed in an interlayer insulating film; The semiconductor device, wherein the wiring is formed over the gate electrode.
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|---|---|---|---|
| JP2262430A JP3067186B2 (en) | 1990-09-29 | 1990-09-29 | Semiconductor device |
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| JPH0582778A JPH0582778A (en) | 1993-04-02 |
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