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JP3082073B2 - Ｓｒａｍセル及びその製造方法 - Google Patents
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JP3082073B2 - Ｓｒａｍセル及びその製造方法 - Google Patents

Ｓｒａｍセル及びその製造方法

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JP3082073B2
JP3082073B2 JP09094620A JP9462097A JP3082073B2 JP 3082073 B2 JP3082073 B2 JP 3082073B2 JP 09094620 A JP09094620 A JP 09094620A JP 9462097 A JP9462097 A JP 9462097A JP 3082073 B2 JP3082073 B2 JP 3082073B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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  • Microelectronics & Electronic Packaging (AREA)
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  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリデバイ
ス(device)及びその製造方法に関するもので、特に向上
されたセル比を持つＳＲＡＭセル及びその製造方法に関
する。
【０００２】
【従来の技術】半導体メモリデバイスは、記憶方式によ
ってＤＲＡＭ(Dynamic Random AccessMemory)とＳＲＡ
Ｍ(Static RandomAccess Memory)とに分類される。ＳＲ
ＡＭは早いスピードと低電力消耗及び、単純作動によっ
て駆動されるデバイスで、非常に脚光を浴びているメモ
リデバイスである。また、ＤＲＡＭとは異なって、周期
的に貯蔵された情報をリフレッシュする必要がないだけ
でなく、設計が容易な長所を有する。一般的にＳＲＡＭ
セルは、プルダウン(pull-down) デバイスの２つの駆動
トランジスタ(drivertransistor)と、２つのアクセス(a
ccess)デバイス及び２つのプルアップ(pullup)デバイス
とから構成され、プルアップデバイスの形態によって、
完全ＣＭＯＳセル(full CMOS cell)、ＨＲＬ(High Road
Resistor)セル及びＴＦＴ(Thin Film Transistor)セル
との３つの構造に分類される。完全ＣＭＯＳセルは、Ｐ
チャンネルバルクモスフェット(P-channel bulk MOSFE
T) がプルアップデバイスで使用され、ＨＲＬセルは高
い抵抗値を有するポリシリコンがプルアップデバイスで
使用され、ＴＦＴセルはＰチャンネルポリシリコンＴＦ
Ｔがプルアップデバイスで使用される。この時、完全Ｃ
ＭＯＳセルの構造を有するＳＲＡＭセルは、素子の動作
特性が最も優秀で工程が単純であるが、１つの単位セル
にＮＭＯＳ及びＰＭＯＳトランジスタが共に内蔵されて
セルの大きさが大きいので、ロジック半導体装置に少量
の記憶デバイスを使用する場合に適用される。一方、Ｈ
ＲＬセルの構造を有するＳＲＡＭセルと、ＴＦＴセルの
構造を有するＳＲＡＭセルとは、デバイスの動作特性が
優秀でなく工程が複雑であるが、セルの大きさを顕著に
減らすことができるので、記憶デバイス専用に使用され
る半導体記憶装置に適用される。
【０００３】図１は従来の完全ＣＭＯＳセルの構造を持
つＳＲＡＭセルの回路図である。図１に示すように、Ｓ
ＲＡＭセルはプルアップ用ＰＭＯＳトランジスタＱ１、
Ｑ２のソースがＶＤＤにそれぞれ連結される。セルノー
ドＮ１、Ｎ２でＰＭＯＳトランジスタＱ１、Ｑ２のドレ
インとプルダウン用ＮＭＯＳトラジスタＱ３、Ｑ４のド
レインがそれぞれ直列連結される。ＮＭＯＳトランジス
タＱ３、Ｑ４のソースはＶＳＳに接続される。ＰＭＯＳ
トランジスタＱ１、Ｑ２のゲートとＮＭＯＳトランジス
タＱ３、Ｑ４のゲートがそれぞれ互いに接続されると共
にこの接続点とセルノードＮ１、Ｎ２がそれぞれクロス
カップルされる。アクセス用ＮＭＯＳトランジスタＱ
５、Ｑ６は、そのゲートがワードライン（Ｗ／Ｌ）にそ
れぞれ連結され、そのソースがビートライン（Ｂ／Ｌ
１、Ｂ／Ｌ２ )にそれぞれ連結され、またそのドレイン
がセルノードＮ１、Ｎ２でＮＭＯＳトランジスタＱ３、
Ｑ４のドレインとそれぞれ接続される。前記の構成から
なるＳＲＡＭは、ノードＮ１にＨＩＧＨのデータを貯蔵
し、ノードＮ２にＬＯＷのデータを貯蔵するために、ワ
ードラインＷ／Ｌをターンオンさせて、アクセス用ＮＭ
ＯＳトランジスタＱ５、Ｑ６をそれぞれターンオンさせ
る。そして、ビットラインＢ／Ｌ１にＨＩＧＨを入力す
ると共に、ビットラインＢ／Ｌ２にＬＯＷを入力して、
プルアップ用ＰＭＯＳトランジスタＱ１及び、プルダウ
ン用ＮＭＯＳトランジスタＱ４をターンオンさせると共
に、プルアップ用ＰＭＯＳトランジスタＱ２及び、プル
ダウン用ＮＭＯＳトランジスタ Ｑ３をターンオフさせ
る。これによって、ノードＮ１ではＨＩＧＨ状態、ノー
ドＮ２ではＬＯＷ状態となり、ワードラインＷ／Ｌがタ
ーンオフされても続けてラッチ(latch) されて、ノード
Ｎ２では続けてＬＯＷ状態が保持され、ノードＮ１では
続けてＨＩＧＨ状態が保持される。これによって、ノー
ドＮ１、Ｎ２にそれぞれのデータが貯蔵される。
【０００４】図２は図１に示されたＳＲＡＭセルに対す
る平面図である。図２で図面部号Ａ１、Ａ２はプルアッ
プ用ＰＭＯＳトランジスタＱ１、Ｑ２のアクティブ領域
を示し、Ｂ１、Ｂ２はプルダウン用ＮＭＯＳトランジス
タＱ３、Ｑ４とアクセス用ＮＭＯＳトランジスタＱ５、
Ｑ６とのアクティブ領域を示す。また、３４ａ、３４ｂ
及び５４はゲートラインを示し、Ｃ１〜Ｃ６はコンタク
ト領域を示す。この時、Ｃ１及びＣ２はセルノードＮ
１、Ｎ２のコンタクト領域を示し、Ｃ３及びＣ４はＮＭ
ＯＳトランジスタＱ５、Ｑ６のソースコンタクト領域を
示す。Ｃ５はＰＭＯＳトランジスタＱ１、Ｑ２のソース
コンタクト領域を示し、Ｃ６はＮＭＯＳトランジスタＱ
３、Ｑ４のソースコンタクト領域を示す。図３は図２の
アクティブ領域Ｂ１のIII −III ’線による断面図で、
プルダウン用ＮＭＯＳトランジスタＱ３及びアクセス用
ＮＭＯＳトランジスタＱ５の断面構造を示す。
【０００５】図３に示すように、フィールド酸化膜２に
よってプルアップ用ＮＭＯＳトランジスタＱ３とアクセ
ス用ＮＭＯＳトランジスタＱ５とのアクティブ領域Ｂ１
の定められた半導体基板１と、フィールド酸化膜２の間
の基板１上に形成されたゲート酸化膜３及びそれぞれの
ゲート３４ａ、５４と、ゲート３４ａ、５４の両側のア
クティブ領域Ｂ１内に形成されたそれぞれのソース領域
５ａ、５ｃ及び共通ドレイン領域５ｂと、基板全面に形
成され、ソース及びドレイン領域５ａ、５ｃ、５ｂの所
定部分を露出させるコンタクトホールが備えられた層間
絶縁膜６と、前記コンタクトホールを通じてソース及び
ドレイン領域５ａ、５ｃ、５ｂとコンタクトされた金属
配線層７ａ、７ｂ、７ｃとで構成される。一方、ＳＲＡ
Ｍセルの特性を決定する要因中の１つはプルダウンデバ
イス、すなわち駆動デバイスと、アクセスデバイスの電
流駆動能力比(current driving capability ratio)、す
なわちセル比(cell ratio; IDSAT DRIVER TRANSISTOR/I
DSAT ACCESS TRANSISTOR) であって、このセル比が大き
ければＳＲＡＭセルの特性が向上される。従って、プル
ダウンデバイスの電流容量が大きいほど、アクセスデバ
イスの電流容量が小さいほど、ＳＲＡＭセルの特性が向
上される。
【０００６】このようなセル比に関連したＳＲＡＭセル
の動作を調べて見ると、ノードＮ１にＬＯＷ、ノードＮ
２にＨＩＧＨが貯蔵された場合、ノードＮ１の電圧がア
クセス用ＮＭＯＳトランジスタＱ５、Ｑ６とプルダウン
用ＮＭＯＳトランジスタ Ｑ３、Ｑ４の電流容量比によ
って決定される。これによって、ノードＮ１はプルダウ
ン用ＮＭＯＳトランジスタＱ３、Ｑ４の電流容量が大き
いほど、アクセス用ＮＭＯＳトランジスタＱ５、Ｑ６の
電流容量が小さいほど小さい値を保持しようとする。こ
のようになると、読む動作時に、アクセス用ＮＭＯＳト
ランジスタＱ５、Ｑ６がターンオンされた時、ビットラ
インＢ／Ｌ１の電圧が変動されても、ノードＮ１の電圧
はＬＯＷ状態で大きく変動されず、ノードＮ１の電圧変
動が小さければ、クロスカップルされたノードＮ２の電
圧も、またＨＩＧＨ状態を保持するようになる。従っ
て、従来はアクセス用のＮＭＯＳトランジスタの幅(wid
th) を狭くし、長さ(length)を長くして電流容量を減少
させ、プルダウン用のＮＭＯＳトランジスタの幅を広く
し、長さを短くして電流容量を増加させることによっ
て、全体的にセル比を調節した。しかし、トランジスタ
の幅と長さとは、一定した大きさ以下に減らすことがで
きないので、セル比を向上させるためにセルの大きさを
減らすには限界があった。
【０００７】
【発明が解決しようとする課題】従って、本発明の目的
は、アクセスデバイスの電流を減らすために、セルノー
ドとアクセスデバイスとの間に抵抗(resistor)を介在さ
せることにより、セル比を向上させることのできるＳＲ
ＡＭセル及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１観点により、プルアップデバイス、プ
ルダウンデバイス及びアクセスデバイスが備えられ、前
記プルアップデバイス、プルダウンデバイス及びアクセ
スデバイスがセルノードで接続されたＳＲＡＭセルにお
いて、前記アクセスデバイスと前記セルノードに介在さ
れ、前記アクセスデバイスの電流を減少させる電流減少
手段としてディプレッショントランジスタを備え、前記
ディプレッショントランジスタは、そのゲートが隣接セ
ルノードに連結され、前記セルノードの電圧によってそ
の抵抗値が変わることを特徴とし、前記プルアップデバ
イスはＰチャネルバルクＭＯＳＦＥＴであることを特徴
とし、前記プルアップデバイスは抵抗であり、前記プル
アップデバイスはＰチャネルポリシリコンＴＦＴである
ことを特徴とする。
【０００９】また、上記の目的を達成するために本発明
の第２観点によるＳＲＡＭセルは、プルアップデバイ
ス、プルダウンデバイス及びアクセスデバイスが備えら
れたＳＲＡＭセルにおいて、アクティブ領域が定められ
た第１導電形の半導体基板と、前記基板上に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成された前記
プルダウンデバイス及びアクセスデバイスの第１及び第
２ゲートと、前記第１及び第２ゲート間に形成された第
３ゲートと、前記第３ゲート下部の前記基板に形成され
た第２導電形のチャネル領域と、前記第１及び第３ゲー
ト間と、前記第２及び第３ゲート間と、前記第１及び第
２ゲートの他側のアクティブ領域とにそれぞれ形成され
た第２導電形の第１乃至第４不純物と、前記基板の全面
に形成され、前記第１、第３及び第４不純物拡散領域の
一部を露出させる第１乃至第３コンタクトホールを備え
た層間絶縁膜と、前記層間絶縁膜上に形成され、前記第
１乃至第３コンタクトホールを通じて前記第１、第３及
び第４不純物拡散領域とコンタクトする金属配線層を含
むことを特徴とする。また、プルアップデバイス領域、
プルダウンデバイス領域及びアクセスデバイス領域が定
められた第１導電形の半導体基板を提供する段階と、前
記基板のプルダウンデバイス領域及びアクセスデバイス
領域間と、前記プルアップデバイス領域のチャネル予定
領域とへ、第２導電形の第１不純物イオンを注入してデ
ィプレッショントランジスタのチャネル領域を形成する
同時に、前記プルアップデバイス領域のしきい値電圧を
調節する段階と、前記基板上にゲート絶縁膜を形成する
段階と、前記プルダウンデバイス領域、チャネル領域及
びアクセスデバイス領域の前記ゲート絶縁膜の上部に第
１乃至第３ゲートをそれぞれ形成する段階と、前記第１
乃至第３ゲートの両側の基板へ第２導電形の第２不純物
拡散領域を形成し、前記第１及び第２ゲート間と、前記
第２及び第３ゲート間と、前記第１及び第３ゲートの他
側の基板とに第２導電形の第１乃至第４不純物拡散領域
を形成する段階を含み、前記第１不純物イオンはＰであ
り、前記Ｐイオンの濃度は５×１０ 10 〜５×１０ 12 ions
／cm 2 であることを特徴とし、前記第１不純物イオンは
Ａｓであることを特徴とし、前記Ａｓイオンの濃度は５
×１０ 10 〜５×１０ 12 ions／cm 2 であることを特徴と
し、前記プルアップデバイスは、ＰチャネルバルクＭＯ
ＳＦＥＴであることを特徴とし、前記プルアップデバイ
スは抵抗であることを特徴とし、前記プルアップデバイ
スはＰチャネルポリシリコンＴＦＴであることを特徴と
する。
【００１０】上記構成からなる本発明によると、セルノ
ードとアクセスデバイスとの間に介在された電流減少手
段によって、アクセスデバイスの電流容量が減ることに
より、ＳＲＡＭセルのセル比が向上される。
【００１１】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施例を説明する。図４は本発明の実施例による
完全ＣＭＯＳ構造を有するＳＲＡＭセルの回路図であ
り、図５は本発明の実施例によるＳＲＡＭセルを実現す
るための平面図である。そして、図６Ａ及び６Ｂは本発
明の実施例によるＳＲＡＭセルの製造方法を示す工程断
面図である。図４乃至図６で、図１乃至図３と同一の構
成要素に対しては同一の図面部号を与える一方、それに
関する詳細な説明は省略する。まず、図４に示すよう
に、本発明によるＳＲＡＭセルはセルノードＮ１、Ｎ２
とアクセス用ＰＭＯＳトランジスタＱ５、Ｑ６との間に
抵抗用デバイス、好ましくはＮチャネルディプレッショ
ントランジスタＲＱ１、ＲＱ２が備えられる。ディプレ
ッショントランジスタＲＱ１、ＲＱ２のゲートはセルノ
ードＮ２、Ｎ１と接続され、ディプレッショントランジ
スタＲＱ１、ＲＱ２のソースがアクセス用ＮＭＯＳトラ
ンジスタＱ５、Ｑ６のドレインと接続される。ディプレ
ッショントランジスタＲＱ１、ＲＱ２のドレインはセル
ノードＮ１、Ｎ２と接続される。ディプレッショントラ
ンジスタＲＱ１、ＲＱ２はアクセストランジスタＱ５、
Ｑ６に対して抵抗として働いてアクセス用ＮＭＯＳトラ
ンジスタＱ５、Ｑ６の電流が減少する。
【００１２】図５は図４のＳＲＡＭ回路を概略的に示す
平面図である。図５で図面部号３４ａｌ及び３４ｂｌは
ディプレッショントランジスタＲＱ１、ＲＱ２のゲート
ラインである。図５に示すように、プルアップ用ＰＭＯ
ＳトランジスタＱ１、Ｑ２とプルダウン用ＮＭＯＳトラ
ンジスタＱ３、Ｑ４とのゲートライン３４ａ、３４ｂ
が、セルノードコンタクト領域Ｃ１とアクセス用ＮＭＯ
ＳトランジスタＱ３、Ｑ４のゲートライン５４との間に
突き出てこのゲートライン３４ａｌ、３４ｂｌが形成さ
れる。これに応じて、ＳＲＡＭセルの面積を増やさずに
ディプレッショントランジスタＲＱ１、ＲＱ２が介在す
る。図面部号Ｍはプルアップ用ＰＭＯＳトランジスタＱ
１、Ｑ２のＰチャネルしきい電圧(Threshold Voltage；
Ｖｔ) 調節のためのイオン注入時に用いられるマスクパ
ターンである。このマスクパターンＭは内部がオープン
されたパターンであり、このマスクパターンＭによって
アクティブ領域Ａ１、Ａ２とアクティブ領域Ｂ１、Ｂ２
のディプレッショントランジスタＲＱ１、ＲＱ２のチャ
ネル領域とが露出される。つまり、ＰＭＯＳトランジス
タＱ１、Ｑ２のＰチャネルＶｔ調節のためのイオン注入
時にディプレッショントランジスタＲＱ１、ＲＱ２のＮ
チャネルが同時に形成される。
【００１３】一方、本実施例では完全ＣＭＯＳ型ＳＲＡ
Ｍセルに関してのみ示したが、ＨＲＬＳＲＡＭセル及び
ＰチャネルポリシリコンＴＦＴＳＲＡＭセルにおいても
同一に適用できる。図６Ａ及び６Ｂを参照してディプレ
ッショントランジスタＲＱ１が備えられたＳＲＡＭセル
の製造方法を説明する。図６Ａ及び６Ｂはアクティブ領
域Ｂ１のＶＩＢ−ＶＩＢ’線による断面図である。プル
ダウン用ＮＭＯＳトランジスタＱ３とアクセス用ＮＭＯ
ＳトランジスタＱ５との間にディプレッショントランジ
スタＲＱ１を形成する方法を示す。 まず、図６Ａに示
すように、Ｐ型半導体基板１上にフィールド酸化膜２が
公知のＬＯＣＯＳ(LOCal Oxidation of Silicon)技術に
よって形成されて、アクティブ領域Ｂ１が定められる。
そして、フィールド酸化膜２の間の基板１上にスクリー
ン酸化膜１００が形成される。この後、アクティブ領域
Ｂ１のディプレッショントランジスタＲＱ１のチャネル
予定領域に、Ｎ型不純物、好ましくはＰイオンまたはＡ
ｓイオンが、約５×１０10〜５×１０12ions／cm2 の濃
度でイオン注入されて、ディプレッショントランジスタ
ＲＱ１のＮチャナル領域２００が形成される。この際、
ディプレッショントランジスタＲＱ１のＮチャネル領域
２００は、図５のマスクパターンＭを利用したイオン注
入工程によって形成される。またこのイオン注入工程
は、図６に示されてはいないが、プルアップ用ＰＭＯＳ
トランジスタＱ１、Ｑ２のＰチャネルＶｔ調節のための
イオン注入時に同時に形成される。従って、ディプレッ
ショントランジスタＲＱ１、ＲＱ２を形成するための別
の追加工程を進める必要が無い。
【００１４】次に、図６Ｂに示すように、スクリーン酸
化膜１００が除去され、基板１上にゲート絶縁膜３が形
成される。続いて、ゲート絶縁膜３上にプルダウン用Ｎ
ＭＯＳトランジスタＱ３とディプレッショントランジス
タＲＱ１とアクセス用ＮＭＯＳトランジスタＱ５とのゲ
ート３４ａ、３４ａｌ、５４が形成され、それからソー
ス及びドレイン領域５ａ、５ｂ１、４００／５ｂ２、５
ｃとがアクティブ領域Ｂ１内にそれぞれ形成される。こ
の時、ディプレッショントランジスタＲＱ１のゲート３
４ａｌは、Ｎチャネル領域２００上に形成されると共
に、プルダウン用ＮＭＯＳトランジスタＱ３とアクセス
用ＮＭＯＳトランジスタＱ３とのゲート３４ａ、５４と
の間に形成される。また、プルダウン用ＮＭＯＳトラン
ジスタＱ３とディプレッショントランジスタＲＱ１との
ドレイン領域５ｂ１は共通であり、ディプレッショント
ランジスタＲＱ１のソース領域４００とアクセストラン
ジスタＱ５のドレイン５ｂ２とが連結される。この次、
基板前面に層間絶縁膜６が形成された後蝕刻され、プル
ダウン用ＮＭＯＳトランジスタＱ３のソース及びドレイ
ン領域５ａ、５ｂ１と、アクセス用ＮＭＯＳトランジス
タＱ５のソース領域５ｃが露出されることにより、コン
タクトホールが形成される。前記コンタクトホールに埋
め込まれるように層間絶縁膜６上に金属層が蒸着された
後、パターン化されて金属配線層７ａ、７ｂ、７ｃがそ
れぞれ形成される。
【００１５】
【発明の効果】上記のような本発明によれば、セルノー
ドとアクセスデバイスとの間に抵抗で作用するディプレ
ッショントランジスタが介在され、アクセスデバイスの
電流容量が減少する。これに応じて、セル比が向上さ
れ、それによってＳＲＡＭセルの駆動特性が向上され
る。また、アクセスデバイスの電流減少のための所定の
追加工程を進める必要がないだけでなく、ディプレッシ
ョントランジスタが余分の面積に形成することにより、
セル面積が増加しない。また、本発明は前記の実施例に
限定されず、本発明の技術的な要旨から外れない範囲内
において、多様に変形させて実施することができる。
【図面の簡単な説明】
【図１】従来の完全ＣＭＯＳセル構造を有するＳＲＡＭ
セルの回路図である。
【図２】従来の完全ＣＭＯＳセル構造を有するＳＲＡＭ
セルの平面図である。
【図３】従来のＳＲＡＭセルのプルダウンデバイス及び
アクセスデバイスの断面図である。
【図４】本発明の実施例による完全ＣＭＯＳセル構造を
有するＳＲＡＭセルの回路図である。
【図５】本発明の実施例による完全ＣＭＯＳセル構造を
有するＳＲＡＭセルの平面図である。
【図６】図６Ａ及び図６Ｂは本発明の実施例によるＳＲ
ＡＭセルの製造方法を説明するための工程断面図であ
る。
【符号の説明】
１：半導体基板 ２：フィールド酸化膜 ３：ゲート絶縁膜 ３４ａ、３４ａ１、５４：ゲート ５ａ、５ｂ１、４００／５ｂ２、５Ｃ：ソース及びレー
ン領域 ６：層間絶縁膜 ７ａ、７ｂ、７ｃ：金属配線層 ２００：チャネル領域 Ｑ３：プルダウン用ＮＭＯＳトランジスタ Ｑ５：アクセス用ＮＭＯＳトランジスタ ＲＱ１：Ｎチャネルディプレッショントランジスタ Ａ１、Ａ２、Ｂ１、Ｂ２：アクティブ領域 Ｃ１〜Ｃ６：コンタクト領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−192189（ＪＰ，Ａ) 特開 昭53−53281（ＪＰ，Ａ) 特開 昭57−60853（ＪＰ，Ａ) 特開 平７−130880（ＪＰ，Ａ) 特開 平５−304274（ＪＰ，Ａ) 実開 平５−57855（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 G11C 11/412 H01L 21/8238 H01L 27/092 H01L 27/11

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 プルアップデバイス、プルダウンデバイ
    ス及びアクセスデバイスが備えられ、前記プルアップデ
    バイス、プルダウンデバイス及びアクセスデバイスがセ
    ルノードで接続されたＳＲＡＭセルにおいて、 前記アクセスデバイスと前記セルノードに介在され、前
    記アクセスデバイスの電流を減少させる電流減少手段と
    してディプレッショントランジスタを備え、 前記ディプレッショントランジスタは、そのゲートが隣
    接セルノードに連結され、前記セルノードの電圧によっ
    てその抵抗値が変わる ことを特徴とするＳＲＡＭセル。
  2. 【請求項２】 前記プルアップデバイスはＰチャネルバ
    ルクＭＯＳＦＥＴであることを特徴とする請求項１記載
    のＳＲＡＭセル。
  3. 【請求項３】 前記プルアップデバイスは抵抗であるこ
    とを特徴とする請求項１記載のＳＲＡＭセル。
  4. 【請求項４】 前記プルアップデバイスはＰチャネルポ
    リシリコンＴＦＴであることを特徴とする請求項１記載
    のＳＲＡＭセル。
  5. 【請求項５】 プルアップデバイス、プルダウンデバイ
    ス及びアクセスデバイスが備えられたＳＲＡＭセルにお
    いて、 アクティブ領域が定められた第１導電形の半導体基板
    と、 前記基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された前記プルダウンデバイ
    ス及びアクセスデバイスの第１及び第２ゲートと、前記
    第１及び第２ゲート間に形成された第３ゲートと、 前記第３ゲート下部の前記基板に形成された第２導電形
    のチャネル領域と、 前記第１及び第３ゲート間と、前記第２及び第３ゲート
    間と、前記第１及び第２ゲートの他側のアクティブ領域
    とにそれぞれ形成された第２導電形の第１乃至第４不純
    物拡散領域と、 前記基板の全面に形成され、前記第１、第３及び第４不
    純物拡散領域の一部を露出させる第１乃至第３コンタク
    トホールを備えた層間絶縁膜と、 前記層間絶縁膜上に形成され、前記第１乃至第３コンタ
    クトホールを通じて前 記第１、第３及び第４不純物拡散
    領域とコンタクトする金属配線層を含むことを特徴とす
    るＳＲＡＭセル
  6. 【請求項６】 プルアップデバイス領域、プルダウンデ
    バイス領域及びアクセスデバイス領域が定められた第１
    導電形の半導体基板を提供する段階と、前記基板のプルダウンデバイス領域及びアクセスデバイ
    ス領域間と、前記プルアップデバイス領域のチャネル予
    定領域とへ、第２導電形の第１不純物イオンを注入して
    ディプレッショントランジスタのチャネル領域を形成す
    ると同時に、前記プルアップデバイス領域のしきい値電
    圧を調節する段階と 、前記基板上にゲート絶縁膜を形成する段階と 、前記プルダウンデバイス領域、チャネル領域及びアクセ
    スデバイス領域の前記ゲート絶縁膜の上部に第１乃至第
    ３ゲートをそれぞれ形成する段階 と、前記第１乃至第３ゲートの両側の基板へ第２導電形の第
    ２不純物拡散領域を形成し、前記第１及び第２ゲート間
    と、前記第２及び第３ゲート間と、前記第１及び第３ゲ
    ートの他側の基板とに第２導電形の第１乃至第４ 不純物
    拡散領域を形成する段階を含むことを特徴とするＳＲＡ
    Ｍセルの製造方法。
  7. 【請求項７】 前記第１不純物イオンはＰであることを
    特徴とする請求項６記載のＳＲＡＭセルの製造方法。
  8. 【請求項８】 前記Ｐイオンの濃度は５×１０10〜５×
    １０12ions／cm2 であることを特徴とする請求項７記載
    のＳＲＡＭセルの製造方法。
  9. 【請求項９】 前記第１不純物イオンはＡｓであること
    を特徴とする請求項８記載のＳＲＡＭセルの製造方法。
  10. 【請求項１０】 前記Ａｓイオンの濃度は５×１０10〜
    ５×１０12ions／cm2 であることを特徴とする請求項９
    記載のＳＲＡＭセルの製造方法。
  11. 【請求項１１】 前記プルアップデバイスは、Ｐチャネ
    ルバルクＭＯＳＦＥＴであることを特徴とする請求項６
    記載のＳＲＡＭセルの製造方法。
  12. 【請求項１２】 前記プルアップデバイスは抵抗である
    ことを特徴とする、請求項６記載のＳＲＡＭセルの製造
    方法。
  13. 【請求項１３】 前記プルアップデバイスはＰチャネル
    ポリシリコンＴＦＴであることを特徴とする、請求項６
    記載のＳＲＡＭセルの製造方法。
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