JP3082782B2 - 電圧検知回路 - Google Patents
電圧検知回路Info
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- JP3082782B2 JP3082782B2 JP03082993A JP8299391A JP3082782B2 JP 3082782 B2 JP3082782 B2 JP 3082782B2 JP 03082993 A JP03082993 A JP 03082993A JP 8299391 A JP8299391 A JP 8299391A JP 3082782 B2 JP3082782 B2 JP 3082782B2
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- Japan
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- voltage
- level
- comparator
- circuit
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- Direct Current Feeding And Distribution (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、入力電圧が所定値以上
か否かを検知する電圧検知回路に係るものであって、特
に入力電圧が上昇する際と下降する際の検知レベルを異
ならせてヒステリシス特性を持たせた電圧検知回路に関
するものである。
か否かを検知する電圧検知回路に係るものであって、特
に入力電圧が上昇する際と下降する際の検知レベルを異
ならせてヒステリシス特性を持たせた電圧検知回路に関
するものである。
【０００２】
【従来の技術】通常の電圧検知回路は、予め１個の検知
レベルを設定しておいて、入力する電圧がその検知レベ
ルよりも高いか低いかを検知するものであった。よっ
て、入力電圧が立上がる際と立下がる際は同一検知レベ
ルで検知される。
レベルを設定しておいて、入力する電圧がその検知レベ
ルよりも高いか低いかを検知するものであった。よっ
て、入力電圧が立上がる際と立下がる際は同一検知レベ
ルで検知される。
【０００３】
【発明が解決しようとする課題】ところで、電池を電源
として使用する機器では、消耗した電池の使用を避ける
ために、電池電圧があるレベル以上の電圧のときに始め
て動作を開始させることが望ましく、また使用中の消耗
により電池電圧が低下した場合には、その電圧が低いレ
ベルに達しても機器の動作を継続させることが望まし
い。
として使用する機器では、消耗した電池の使用を避ける
ために、電池電圧があるレベル以上の電圧のときに始め
て動作を開始させることが望ましく、また使用中の消耗
により電池電圧が低下した場合には、その電圧が低いレ
ベルに達しても機器の動作を継続させることが望まし
い。
【０００４】このような要望に応えるには、検知レベル
が１個の従来の電圧検知回路では不可能であり、電圧上
昇時と電圧下降時とで異なったレベルで電圧検知を行う
回路が望まれる。
が１個の従来の電圧検知回路では不可能であり、電圧上
昇時と電圧下降時とで異なったレベルで電圧検知を行う
回路が望まれる。
【０００５】本発明の目的は、電圧上昇時は高いレベル
で電圧を検知し、電圧下降時は低いレベルで電圧を検知
するようにして、上記したような要望を満足させること
ができるようにした電圧検知回路を提供することであ
る。
で電圧を検知し、電圧下降時は低いレベルで電圧を検知
するようにして、上記したような要望を満足させること
ができるようにした電圧検知回路を提供することであ
る。
【０００６】
【課題を解決するための手段】このため本発明は、入力
端子と出力端子との間に直列接続された第１、第２のス
イッチング素子と、上記出力端子と接地との間に接続さ
れ上記出力端子の電圧が立上るとオフし接地に立下がる
とオンする第３のスイッチング素子と、上記入力端子に
印加する電圧が第１のレベルに達すると上記第１のスイ
ッチング素子をオンさせ、該第１のレベルを下回るとオ
フさせる第１コンパレータと、上記入力端子に印加する
電圧が上記第１のレベルにより高い第２のレベルに達し
たか否かを検知する第２コンパレータと、該第２コンパ
レータが上記第２のレベルに達すると上記第２のスイッ
チング素子をオンさせそれを保持するラッチ回路とから
構成したものである。
端子と出力端子との間に直列接続された第１、第２のス
イッチング素子と、上記出力端子と接地との間に接続さ
れ上記出力端子の電圧が立上るとオフし接地に立下がる
とオンする第３のスイッチング素子と、上記入力端子に
印加する電圧が第１のレベルに達すると上記第１のスイ
ッチング素子をオンさせ、該第１のレベルを下回るとオ
フさせる第１コンパレータと、上記入力端子に印加する
電圧が上記第１のレベルにより高い第２のレベルに達し
たか否かを検知する第２コンパレータと、該第２コンパ
レータが上記第２のレベルに達すると上記第２のスイッ
チング素子をオンさせそれを保持するラッチ回路とから
構成したものである。
【０００７】
【実施例】以下、本発明の実施例について説明する。図
１はその一実施例の電圧検知回路の回路図である。１は
入力端子であり、ここでは電源電圧ＶDDが印加する。２
は検知電圧Ｖ１が設定された第１コンパレータ、３は検
知電圧Ｖ２（＞Ｖ１）が設定された第２コンパレータ、
４は検知電圧Ｖ２よりも高い電圧になったときリセット
解除が行われるパワーオンクリア回路である。５はトラ
ンスファゲート５１、インバータ５２およびスイッチ付
インバータ５３からなるラッチ回路であり、パワーオン
クリア回路４の出力レベルによって第２コンパレータ３
の出力を保持したりしなかったりする。６はそのパワー
オンクリア回路４の出力側に接続されるインバータであ
る。７、８は入力端子１に直列接続されたＰＭＯＳのＦ
ＥＴであり、一方のＦＥＴ７はインバータ９を介して第
１コンパレータ２の出力でオン／オフを制御され、他方
のＦＥＴ８はラッチ回路５の出力でオン／オフを制御さ
れる。１０はＦＥＴ８と接地との間に接続されたＮＭＯ
ＳのＦＥＴである。１１、１２はインバータ、１３は出
力端子である。
１はその一実施例の電圧検知回路の回路図である。１は
入力端子であり、ここでは電源電圧ＶDDが印加する。２
は検知電圧Ｖ１が設定された第１コンパレータ、３は検
知電圧Ｖ２（＞Ｖ１）が設定された第２コンパレータ、
４は検知電圧Ｖ２よりも高い電圧になったときリセット
解除が行われるパワーオンクリア回路である。５はトラ
ンスファゲート５１、インバータ５２およびスイッチ付
インバータ５３からなるラッチ回路であり、パワーオン
クリア回路４の出力レベルによって第２コンパレータ３
の出力を保持したりしなかったりする。６はそのパワー
オンクリア回路４の出力側に接続されるインバータであ
る。７、８は入力端子１に直列接続されたＰＭＯＳのＦ
ＥＴであり、一方のＦＥＴ７はインバータ９を介して第
１コンパレータ２の出力でオン／オフを制御され、他方
のＦＥＴ８はラッチ回路５の出力でオン／オフを制御さ
れる。１０はＦＥＴ８と接地との間に接続されたＮＭＯ
ＳのＦＥＴである。１１、１２はインバータ、１３は出
力端子である。
【０００８】さて、この回路では、初期状態（入力端子
１の電源電圧ＶDD＝０ｖ）では、両コンパレータ２、３
の出力電圧Ｖａ、Ｖｂは０ｖである。よってラッチ回路
５はロード状態となっている。以上から、ＦＥＴ７、８
はカットオフしており、出力端子１３の電圧は０ｖであ
る。
１の電源電圧ＶDD＝０ｖ）では、両コンパレータ２、３
の出力電圧Ｖａ、Ｖｂは０ｖである。よってラッチ回路
５はロード状態となっている。以上から、ＦＥＴ７、８
はカットオフしており、出力端子１３の電圧は０ｖであ
る。
【０００９】次に、入力端子１の電源電圧ＶDDが上昇し
てくると、その電圧がＶ１に達した時点でまず第１コン
パレータ２の出力電圧Ｖａが電源電圧ＶDDに立上り、イ
ンバータ９の出力が０ｖとなり、ＦＥＴ７がオンする。
てくると、その電圧がＶ１に達した時点でまず第１コン
パレータ２の出力電圧Ｖａが電源電圧ＶDDに立上り、イ
ンバータ９の出力が０ｖとなり、ＦＥＴ７がオンする。
【００１０】そして、電源電圧ＶDDが更に上昇してＶ２
に達すると第２コンパレータ３の出力電圧Ｖｂが電源電
圧ＶDDに立上る。このとき、パワーオンクリア回路４の
出力は０ｖであるので、ラッチ回路５のトランスファゲ
ート５１がオン、スイッチ付インバータ５３がオフとな
りインバータ５２の出力が０ｖとなって、ＦＥＴ８がオ
ンする。
に達すると第２コンパレータ３の出力電圧Ｖｂが電源電
圧ＶDDに立上る。このとき、パワーオンクリア回路４の
出力は０ｖであるので、ラッチ回路５のトランスファゲ
ート５１がオン、スイッチ付インバータ５３がオフとな
りインバータ５２の出力が０ｖとなって、ＦＥＴ８がオ
ンする。
【００１１】この結果、両ＦＥＴ７、８のオンにより、
ＦＥＴ８とＦＥＴ１０の共通接続点（出力端子１３と等
価）の電圧が電源電圧ＶDDに立上る。このため、ＦＥＴ
１０がオフして、出力端子１３に電源電圧ＶDDが現れ
る。
ＦＥＴ８とＦＥＴ１０の共通接続点（出力端子１３と等
価）の電圧が電源電圧ＶDDに立上る。このため、ＦＥＴ
１０がオフして、出力端子１３に電源電圧ＶDDが現れ
る。
【００１２】この後、パワーオンクリア回路４の出力電
圧が０ｖから電源電圧ＶDDに立上ると、ラッチ回路５の
トランスファゲート５１がオフ、スイッチ付インバータ
５３がオンとなって、そのスイッチ付インバータ５３と
インバータ５２の正帰還動作によりラッチ回路５がラッ
チ状態となり、第２コンパレータ３の出力電圧如何に拘
らず、ＦＥＴ８のオン状態が保持される。
圧が０ｖから電源電圧ＶDDに立上ると、ラッチ回路５の
トランスファゲート５１がオフ、スイッチ付インバータ
５３がオンとなって、そのスイッチ付インバータ５３と
インバータ５２の正帰還動作によりラッチ回路５がラッ
チ状態となり、第２コンパレータ３の出力電圧如何に拘
らず、ＦＥＴ８のオン状態が保持される。
【００１３】一方、電源電圧ＶDDが下降する際には、そ
れがＶ２にまで低下した時点で第２コンパレータ３の出
力電圧Ｖｂが０ｖに立下がるが、上記のようにチッチ回
路５の働きによりＦＥＴ８はオン状態を保持する。
れがＶ２にまで低下した時点で第２コンパレータ３の出
力電圧Ｖｂが０ｖに立下がるが、上記のようにチッチ回
路５の働きによりＦＥＴ８はオン状態を保持する。
【００１４】そして、電源電圧ＶDDが電圧Ｖ１にまで低
下すると、第１コンパレータ２の出力電圧Ｖａが０ｖに
立下がって、インバータ９の出力が電源電圧ＶDDに立上
り、ＦＥＴ７がオフする。この結果、出力端子１３の電
圧が０ｖに立下がる。
下すると、第１コンパレータ２の出力電圧Ｖａが０ｖに
立下がって、インバータ９の出力が電源電圧ＶDDに立上
り、ＦＥＴ７がオフする。この結果、出力端子１３の電
圧が０ｖに立下がる。
【００１５】以上のように、電源電圧ＶDDが立上がる際
には、検知レベルの高い第２コンパレータ３の出力が立
ち上がった時点で出力端子１３に電源電圧ＶDDが現れ、
下降する際には検知レベルの低い第１コンパレータ２の
出力電圧が立下がった時点で出力端子１３の電圧が０ｖ
となるような、ヒステリシス動作となる。以上の動作の
タイミングチャートを図２に示した。なお、インバータ
１１、１２は波形整形のためであり、必ずしも必要な
い。
には、検知レベルの高い第２コンパレータ３の出力が立
ち上がった時点で出力端子１３に電源電圧ＶDDが現れ、
下降する際には検知レベルの低い第１コンパレータ２の
出力電圧が立下がった時点で出力端子１３の電圧が０ｖ
となるような、ヒステリシス動作となる。以上の動作の
タイミングチャートを図２に示した。なお、インバータ
１１、１２は波形整形のためであり、必ずしも必要な
い。
【００１６】図３は別の実施例の電圧検知回路の回路図
である。ここでは、出力端子１３にレギュレータ１４を
接続している。この結果、電源電圧ＶDDが電圧Ｖ２に上
昇した時点でレギュレータ１４が動作を開始し、電圧Ｖ
１に低下した時点で停止するようになる。
である。ここでは、出力端子１３にレギュレータ１４を
接続している。この結果、電源電圧ＶDDが電圧Ｖ２に上
昇した時点でレギュレータ１４が動作を開始し、電圧Ｖ
１に低下した時点で停止するようになる。
【００１７】
【発明の効果】以上から本発明によれば、入力電圧の立
上り時の検知レベルよりも立下がり時の検知レベルが低
くなるようなヒステリシス特性を持たせることができ
る。このため、入力電圧を電池電圧とした場合に、電池
電圧が上記した立上りの検知レベルまで高くなければそ
の電圧を検知しないので、消耗した電池の使用を防止す
ることができ不測の事態を招くおそれがなくなる。ま
た、使用中に電池電圧が低下した場合には、低い電圧に
達するまでは検知しないので、妄りに回路が停止するこ
とが防止できる。
上り時の検知レベルよりも立下がり時の検知レベルが低
くなるようなヒステリシス特性を持たせることができ
る。このため、入力電圧を電池電圧とした場合に、電池
電圧が上記した立上りの検知レベルまで高くなければそ
の電圧を検知しないので、消耗した電池の使用を防止す
ることができ不測の事態を招くおそれがなくなる。ま
た、使用中に電池電圧が低下した場合には、低い電圧に
達するまでは検知しないので、妄りに回路が停止するこ
とが防止できる。
【図１】 本発明の一実施例の電圧検知回路の回路図で
ある。
ある。
【図２】 同電圧検知回路の動作のタイミングチャート
である。
である。
【図３】 別の実施例の電圧検知回路の回路図である。
１：入力端子、２、第１コンパレータ、３：第２コンパ
レータ、４：パワーオンクリア回路、５：ラッチ回路、
５１：トランスファーゲート、５２：インバータ、５
３：スイッチ付インバータ、６：インバータ、７、８：
ＰＭＯＳのＦＥＴ、９：インバータ、１０：ＮＭＯＳの
ＦＥＴ、１１、１２：インバータ、１３：出力端子、１
４：レギュレータ。
レータ、４：パワーオンクリア回路、５：ラッチ回路、
５１：トランスファーゲート、５２：インバータ、５
３：スイッチ付インバータ、６：インバータ、７、８：
ＰＭＯＳのＦＥＴ、９：インバータ、１０：ＮＭＯＳの
ＦＥＴ、１１、１２：インバータ、１３：出力端子、１
４：レギュレータ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32 H02J 1/00 - 1/16 H03K 5/00 - 5/26 H03K 17/00 - 17/98
Claims (2)
- 【請求項１】 入力端子と出力端子との間に直列接続
された第１、第２のスイッチング素子と、上記出力端子
と接地との間に接続され上記出力端子の電圧が立上ると
オフし接地に立下がるとオンする第３のスイッチング素
子と、上記入力端子に印加する電圧が第１のレベルに達
すると上記第１のスイッチング素子をオンさせ、該第１
のレベルを下回るとオフさせる第１コンパレータと、上
記入力端子に印加する電圧が上記第１のレベルにより高
い第２のレベルに達したか否かを検知する第２コンパレ
ータと、該第２コンパレータが上記第２のレベルに達す
ると上記第２のスイッチング素子をオンさせそれを保持
するラッチ回路とからなることを特徴とする電圧検知回
路。 - 【請求項２】 上記入力端子に印加する電圧が上記第
２のレベルを越えると上記ラッチ回路のラッチ動作を行
わせるパワーオンクリア回路を設けたことを特徴とする
請求項１に記載の電圧検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03082993A JP3082782B2 (ja) | 1991-03-25 | 1991-03-25 | 電圧検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03082993A JP3082782B2 (ja) | 1991-03-25 | 1991-03-25 | 電圧検知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04295771A JPH04295771A (ja) | 1992-10-20 |
| JP3082782B2 true JP3082782B2 (ja) | 2000-08-28 |
Family
ID=13789750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03082993A Expired - Fee Related JP3082782B2 (ja) | 1991-03-25 | 1991-03-25 | 電圧検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082782B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3230502B2 (ja) | 1998-11-20 | 2001-11-19 | 日本電気株式会社 | 電圧検出回路 |
| JPWO2013042285A1 (ja) * | 2011-09-22 | 2015-03-26 | パナソニックＩｐマネジメント株式会社 | 電圧検出回路及びそれを備えた電圧レギュレータ装置 |
| CN107957556A (zh) * | 2017-11-24 | 2018-04-24 | 邱诗俊 | 一种基于nb-iot的蓄电池健康检测的系统 |
| CN109313225B (zh) * | 2018-09-21 | 2019-10-01 | 长江存储科技有限责任公司 | 电压检测系统 |
-
1991
- 1991-03-25 JP JP03082993A patent/JP3082782B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04295771A (ja) | 1992-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000530 |
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