JP3085282B2 - Ａｔｍバッファリング方式 - Google Patents
Ａｔｍバッファリング方式Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（Ａｓｙｎ
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同
期転送モード）バッファリング方式に関し、特に、各プ
ロセス処理部に必要とされるバッファリングを、共有の
メモリで実現するＡＴＭバッファリング方式に関する。
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同
期転送モード）バッファリング方式に関し、特に、各プ
ロセス処理部に必要とされるバッファリングを、共有の
メモリで実現するＡＴＭバッファリング方式に関する。
【０００２】更に詳しくは、本発明は、プロセス処理部
を複数有するＡＴＭシステムにおいて、各プロセス処理
部がバッファリングを共有するための共有メモリを有
し、前記プロセス処理部からのセルを多重して前記共有
メモリへ書き込むためのセル多重部を有し、読み出しの
際に前記共有メモリから目的のプロセス処理部へセルを
送出するためのセル分離部を有することを特徴とするＡ
ＴＭバッファリング方式に関するものである。
を複数有するＡＴＭシステムにおいて、各プロセス処理
部がバッファリングを共有するための共有メモリを有
し、前記プロセス処理部からのセルを多重して前記共有
メモリへ書き込むためのセル多重部を有し、読み出しの
際に前記共有メモリから目的のプロセス処理部へセルを
送出するためのセル分離部を有することを特徴とするＡ
ＴＭバッファリング方式に関するものである。
【０００３】また、本発明によれば、複数有する前記プ
ロセス処理部から前記共有メモリへの書き込み及び読み
出しを制御するための共有メモリ制御部を有し、前記プ
ロセス処理部から前記共有メモリ制御部に対して送出さ
れる読み出しコマンド及び書き込みコマンドを多重する
ための制御多重部を有することを特徴とする。
ロセス処理部から前記共有メモリへの書き込み及び読み
出しを制御するための共有メモリ制御部を有し、前記プ
ロセス処理部から前記共有メモリ制御部に対して送出さ
れる読み出しコマンド及び書き込みコマンドを多重する
ための制御多重部を有することを特徴とする。
【０００４】
【従来の技術】この種の従来の技術例として、刊行物１
および刊行物２を挙げることができる。
および刊行物２を挙げることができる。
【０００５】 刊行物１ 筆者 宮本 晃宏氏ほか（ＮＥＣ） 刊行物の題名 １９９５年電子情報通信ソサエティ大会予稿集 Ｂ−５５８ 発行年月日 １９９５年８月３０日 説明ページ・Ｐ．２２５、項番２ 刊行物２ 筆者 中北 英明氏ほか（東芝） 刊行物の題名 １９９６年電子情報通信学会大会予稿集 Ｂ−５９８ 発行年月日 １９９６年３月１１日 説明ページ・Ｐ．３０、項番２ ＡＴＭセルの処理の手法については、例えば刊行物１に
示されるように、各バッファリングの箇所で補助的に外
部メモリを有する。
示されるように、各バッファリングの箇所で補助的に外
部メモリを有する。
【０００６】図５は刊行物１に記載された技術を説明す
るためのブロック図である。
るためのブロック図である。
【０００７】図５を参照するに、図５に示すように、プ
ロセス１処理部２１１からプロセスｎ処理部２１４の各
処理部について、外部にメモリ２１５〜２１８が具備さ
れている。
ロセス１処理部２１１からプロセスｎ処理部２１４の各
処理部について、外部にメモリ２１５〜２１８が具備さ
れている。
【０００８】これらのメモリは主に、スイッチング処理
やスケジューリング処理を行うためにセルを一時的に蓄
積させる必要があり、この目的で外部メモリ２１５〜２
１８が使用される。
やスケジューリング処理を行うためにセルを一時的に蓄
積させる必要があり、この目的で外部メモリ２１５〜２
１８が使用される。
【０００９】図６は刊行物２に開示された技術を説明す
るためのブロック図である。
るためのブロック図である。
【００１０】刊行物２が採用している従来手法では、セ
ルをバッファリングする際に、バッファリングの対象と
してセルそのものの代わりに、オブジェクトを定義して
そのオブジェクトが読み書きされる。
ルをバッファリングする際に、バッファリングの対象と
してセルそのものの代わりに、オブジェクトを定義して
そのオブジェクトが読み書きされる。
【００１１】図６を参照すれば、図６に示すように、セ
ル到着後、オブジェクト生成部３０１によって最初にそ
の情報からオブジェクトが生成される。セルそのもの
は、共有メモリ制御部３２２によって、装置内に共通の
共有メモリ３２１に格納される。
ル到着後、オブジェクト生成部３０１によって最初にそ
の情報からオブジェクトが生成される。セルそのもの
は、共有メモリ制御部３２２によって、装置内に共通の
共有メモリ３２１に格納される。
【００１２】装置内の処理は、定義されたオブジェクト
単位で行われ、バッファリングもこの単位で行われる。
単位で行われ、バッファリングもこの単位で行われる。
【００１３】すなわち、プロセス１処理部３１１からプ
ロセスｎ処理部３１４を通過するのはセルそのものでは
なく、セルによって生成されたオブジェクトである。
ロセスｎ処理部３１４を通過するのはセルそのものでは
なく、セルによって生成されたオブジェクトである。
【００１４】外部メモリについても同様に、オブジェク
トメモリ３１５〜３１８にオブジェクトが一時的に蓄え
られる。
トメモリ３１５〜３１８にオブジェクトが一時的に蓄え
られる。
【００１５】全てのプロセス終了後に、該当オブジェク
トに相当するセルを、共有メモリ３２１から読み出して
送出する。この読み出しは、オブジェクト終端部３０２
が読み出しのコマンドを共有メモリ制御部３２２に送出
することによって行なわれる。
トに相当するセルを、共有メモリ３２１から読み出して
送出する。この読み出しは、オブジェクト終端部３０２
が読み出しのコマンドを共有メモリ制御部３２２に送出
することによって行なわれる。
【００１６】このようにすることによって、刊行物２に
記載された技術ではバッファリングを行うためのメモリ
量が刊行物１に開示された手法と比較して削減できると
いう利点が得られる。
記載された技術ではバッファリングを行うためのメモリ
量が刊行物１に開示された手法と比較して削減できると
いう利点が得られる。
【００１７】刊行物１に開示された従来例では、セル単
位でメモリを全てのプロセス処理部に具備する必要があ
るために、装置全体としてのメモリ量を多大に具備する
必要がある。
位でメモリを全てのプロセス処理部に具備する必要があ
るために、装置全体としてのメモリ量を多大に具備する
必要がある。
【００１８】その理由は、各プロセス処理部におけるセ
ルの蓄積量は定常的なものとは限らず、メモリ溢れを起
こさないための最大のメモリ量を算出して各プロセス処
理部に具備させる必要があるからである。
ルの蓄積量は定常的なものとは限らず、メモリ溢れを起
こさないための最大のメモリ量を算出して各プロセス処
理部に具備させる必要があるからである。
【００１９】あるいは、装置仕様などで規定される廃棄
率に基づいて、その値からメモリ量を逆算する必要があ
るために、全プロセスでその廃棄率を満足させるため
に、全体として必要以上のメモリ量を具備する必要があ
る。
率に基づいて、その値からメモリ量を逆算する必要があ
るために、全プロセスでその廃棄率を満足させるため
に、全体として必要以上のメモリ量を具備する必要があ
る。
【００２０】これらのメモリに実際に蓄積されるセル量
は排他的であり、例えばあるプロセス処理部に属するメ
モリへのセル蓄積量が多いときには、別のプロセス処理
部に属するメモリへのセル蓄積量が少ない、という因果
関係が成り立つ。
は排他的であり、例えばあるプロセス処理部に属するメ
モリへのセル蓄積量が多いときには、別のプロセス処理
部に属するメモリへのセル蓄積量が少ない、という因果
関係が成り立つ。
【００２１】また刊行物２に代表される従来例では、こ
の刊行物１の課題をある程度解決しようとしたものであ
り、刊行物１と比較してより少ないメモリ量で装置が設
計できるという長所がある。
の刊行物１の課題をある程度解決しようとしたものであ
り、刊行物１と比較してより少ないメモリ量で装置が設
計できるという長所がある。
【００２２】その理由は、定義されるオブジェクトはセ
ルに比較してデータ量が少なく、各プロセス処理部にお
けるメモリ量を少なくできるからである。
ルに比較してデータ量が少なく、各プロセス処理部にお
けるメモリ量を少なくできるからである。
【００２３】また、実際に蓄積されるセルそのものにつ
いては、各プロセス処理部に具備させる必要がなく共有
化されており、上述の排他的な特性を持つセル蓄積とい
う性質によるメモリ量の問題を解決している。結果的
に、この２種類のメモリ量の装置内合計が、刊行物１と
比較して少ないことを示している。
いては、各プロセス処理部に具備させる必要がなく共有
化されており、上述の排他的な特性を持つセル蓄積とい
う性質によるメモリ量の問題を解決している。結果的
に、この２種類のメモリ量の装置内合計が、刊行物１と
比較して少ないことを示している。
【００２４】
【発明が解決しようとする課題】しかしながら、刊行物
２に代表される従来方式にも課題は残る。その第１の課
題は、装置内のメモリ量を削減する目的で、オブジェク
トを定義していることにある。この処理を必要とするた
めに、回路の大規模化及び内部遅延が生じる。
２に代表される従来方式にも課題は残る。その第１の課
題は、装置内のメモリ量を削減する目的で、オブジェク
トを定義していることにある。この処理を必要とするた
めに、回路の大規模化及び内部遅延が生じる。
【００２５】また、共有メモリのリソースを管理する目
的で、セルとオブジェクトが対応しているかどうか、言
い換えればオブジェクトの監視を常時行う必要がある。
的で、セルとオブジェクトが対応しているかどうか、言
い換えればオブジェクトの監視を常時行う必要がある。
【００２６】第２の課題は、刊行物１に開示された技術
に内在する課題を完全には解決できない点である。
に内在する課題を完全には解決できない点である。
【００２７】その理由は、オブジェクトメモリを新規に
具備する必要があるからであり、より少ないメモリ量
で、装置を適用させるには、このメモリをも削減する必
要がある。
具備する必要があるからであり、より少ないメモリ量
で、装置を適用させるには、このメモリをも削減する必
要がある。
【００２８】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＡＴＭ
バッファリング方式を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＡＴＭ
バッファリング方式を提供することにある。
【００２９】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るＡＴＭバッファリング方式は、スイッ
チング処理やスケジューリング処理などのセルを一時的
に蓄積させる処理、即ちバッファリングが必要なプロセ
ス処理部を複数有するＡＴＭシステムにおいて、各プロ
セス処理部がバッファリングを共有して行うための共有
メモリと、前記プロセス処理部からのセルを多重して前
記共有メモリへ書き込むためのセル多重部と、前記プロ
セス処理部が前記共有メモリへのバッファリングを終了
させるために読み出しを行う際に前記共有メモリから目
的のプロセス処理部へセルを送出するためのセル分離部
とを備えて構成される。
に、本発明に係るＡＴＭバッファリング方式は、スイッ
チング処理やスケジューリング処理などのセルを一時的
に蓄積させる処理、即ちバッファリングが必要なプロセ
ス処理部を複数有するＡＴＭシステムにおいて、各プロ
セス処理部がバッファリングを共有して行うための共有
メモリと、前記プロセス処理部からのセルを多重して前
記共有メモリへ書き込むためのセル多重部と、前記プロ
セス処理部が前記共有メモリへのバッファリングを終了
させるために読み出しを行う際に前記共有メモリから目
的のプロセス処理部へセルを送出するためのセル分離部
とを備えて構成される。
【００３０】また、本発明に係るＡＴＭバッファリング
方式は、スイッチング処理やスケジューリング処理など
のセルを一時的に蓄積させるバッファリング処理が必要
なプロセス処理部を複数有するＡＴＭシステムにおい
て、各プロセス処理部がバッファリングを行う際に前記
共有メモリへの書き込み及び読み出しを制御するための
共有メモリ制御部を有し、前記プロセス処理部から前記
共有メモリ制御部に対して送出される読み出しコマンド
及び書き込みコマンドを多重するための制御多重部を有
することを特徴としている。
方式は、スイッチング処理やスケジューリング処理など
のセルを一時的に蓄積させるバッファリング処理が必要
なプロセス処理部を複数有するＡＴＭシステムにおい
て、各プロセス処理部がバッファリングを行う際に前記
共有メモリへの書き込み及び読み出しを制御するための
共有メモリ制御部を有し、前記プロセス処理部から前記
共有メモリ制御部に対して送出される読み出しコマンド
及び書き込みコマンドを多重するための制御多重部を有
することを特徴としている。
【００３１】前記共有メモリ制御部は、前記各プロセス
処理部からのコマンドに従って書き込み要求コマンドが
到来した際には該当するプロセス処理部の番号と空きア
ドレスから該プロセス処理部のアドレスを決定して前記
共有メモリへ該アドレス情報を送出する。
処理部からのコマンドに従って書き込み要求コマンドが
到来した際には該当するプロセス処理部の番号と空きア
ドレスから該プロセス処理部のアドレスを決定して前記
共有メモリへ該アドレス情報を送出する。
【００３２】また前記共有メモリ制御部は、該当するプ
ロセス処理部の番号から、読み出されるセルのアドレス
情報を前記共有メモリに送出すると共に、該共有メモリ
からのセルが所定のプロセス処理部に転送されるよう
に、前記セル分離部に対して制御信号を送出し、該共有
メモリから読み出されたセルを前記セル分離部を経て該
当するプロセス処理部にて受信されるように制御するこ
とを特徴としている。
ロセス処理部の番号から、読み出されるセルのアドレス
情報を前記共有メモリに送出すると共に、該共有メモリ
からのセルが所定のプロセス処理部に転送されるよう
に、前記セル分離部に対して制御信号を送出し、該共有
メモリから読み出されたセルを前記セル分離部を経て該
当するプロセス処理部にて受信されるように制御するこ
とを特徴としている。
【００３３】さらに前記共有メモリ制御部は、前記共有
メモリの空きアドレス管理及び割り付けのすべてを行う
ことを特徴としている。
メモリの空きアドレス管理及び割り付けのすべてを行う
ことを特徴としている。
【００３４】
【発明の実施の形態】次に、本発明をその好ましい一実
施の形態について図面を参照しながら詳細に説明する。
施の形態について図面を参照しながら詳細に説明する。
【００３５】［実施の形態の構成］先ず、本発明による
一実施の形態の構成について図面を参照して説明する。
一実施の形態の構成について図面を参照して説明する。
【００３６】図１は、本発明に係るＡＴＭバッファリン
グ方式の一実施の形態を示すブロック構成図である。
グ方式の一実施の形態を示すブロック構成図である。
【００３７】図１を参照するに、１１１〜１１４はプロ
セス処理部、１２１は共有メモリ、１２２は共有メモリ
制御部、１２３は制御多重部、１２４はセル多重部、１
２５はセル分離部をそれぞれ示している。
セス処理部、１２１は共有メモリ、１２２は共有メモリ
制御部、１２３は制御多重部、１２４はセル多重部、１
２５はセル分離部をそれぞれ示している。
【００３８】［実施の形態の動作］次に図１を参照しな
がら、本発明による一実施の形態の動作について説明す
るに、セルが装置に入力されると、最初にプロセス１処
理部１１１に入力される。このプロセス１処理部１１１
における処理の過程でバッファリングが必要となったと
きには、プロセス１処理部１１１は、制御多重部１２３
を経て、共有メモリ制御部１２２にセルの書き込み要求
コマンドを送出する。同時にプロセス１処理部１１１
は、セル多重部１２４を経て共有メモリ１２１へ書き込
む対象となるセルを送出する。
がら、本発明による一実施の形態の動作について説明す
るに、セルが装置に入力されると、最初にプロセス１処
理部１１１に入力される。このプロセス１処理部１１１
における処理の過程でバッファリングが必要となったと
きには、プロセス１処理部１１１は、制御多重部１２３
を経て、共有メモリ制御部１２２にセルの書き込み要求
コマンドを送出する。同時にプロセス１処理部１１１
は、セル多重部１２４を経て共有メモリ１２１へ書き込
む対象となるセルを送出する。
【００３９】共有メモリ制御部１２２では、各プロセス
処理部からのコマンドに従って、書き込み要求コマンド
が到来した際には該当するプロセス処理部の番号と空き
アドレスから、そのアドレスを決定して共有メモリ１２
１へそのアドレス情報を送出する。
処理部からのコマンドに従って、書き込み要求コマンド
が到来した際には該当するプロセス処理部の番号と空き
アドレスから、そのアドレスを決定して共有メモリ１２
１へそのアドレス情報を送出する。
【００４０】前記プロセス１処理部１１１が処理の過程
でバッファリングを終了させてセルを読み出す時には、
プロセス１処理部１１１は、制御多重部１２４を経て、
共有メモリ制御部１２２に対してセルの読み出し要求コ
マンドを送出する。
でバッファリングを終了させてセルを読み出す時には、
プロセス１処理部１１１は、制御多重部１２４を経て、
共有メモリ制御部１２２に対してセルの読み出し要求コ
マンドを送出する。
【００４１】共有メモリ制御部１２２は、該当するプロ
セス処理部の番号から、読み出されるセルのアドレス情
報を共有メモリ１２１に対して送出すると共に、共有メ
モリ１２１からのセルが目的のプロセス処理部に転送さ
れるように、セル分離部１２５に対して制御信号を送出
する。
セス処理部の番号から、読み出されるセルのアドレス情
報を共有メモリ１２１に対して送出すると共に、共有メ
モリ１２１からのセルが目的のプロセス処理部に転送さ
れるように、セル分離部１２５に対して制御信号を送出
する。
【００４２】このとき共有メモリ１２１から送出された
セルは、セル分離部１２５を経て当初のプロセス１処理
部１１１により受信される。共有メモリ１２１の空きア
ドレス管理と割り付けは、全て共有メモリ制御部１２２
で行われる。
セルは、セル分離部１２５を経て当初のプロセス１処理
部１１１により受信される。共有メモリ１２１の空きア
ドレス管理と割り付けは、全て共有メモリ制御部１２２
で行われる。
【００４３】プロセス１処理部１１１からプロセス２処
理部１１２へセルが転送され、プロセス２処理部１１２
では前述したようなプロセス１処理部１１１で述べたバ
ッファリングと同様の処理が行なわれる。このようにし
て、プロセスｎ処理部１１４による処理が完了すると、
装置からセルが送出される。
理部１１２へセルが転送され、プロセス２処理部１１２
では前述したようなプロセス１処理部１１１で述べたバ
ッファリングと同様の処理が行なわれる。このようにし
て、プロセスｎ処理部１１４による処理が完了すると、
装置からセルが送出される。
【００４４】次に本発明による一実施の形態の動作を図
２、図３、図４に示された動作フローに従って更に詳し
く説明する。
２、図３、図４に示された動作フローに従って更に詳し
く説明する。
【００４５】図２は本発明による一実施の形態における
全体の処理フロー（Ｆｌｏｗ１）例を示すフローチャー
ト、図３は本発明による一実施の形態における共有メモ
リ書き込み処理フロー（Ｆｌｏｗ２）例を示すフローチ
ャート、図４は本発明による一実施の形態における共有
メモリ読み出し処理フロー（Ｆｌｏｗ３）例を示すフロ
ーチャートである。
全体の処理フロー（Ｆｌｏｗ１）例を示すフローチャー
ト、図３は本発明による一実施の形態における共有メモ
リ書き込み処理フロー（Ｆｌｏｗ２）例を示すフローチ
ャート、図４は本発明による一実施の形態における共有
メモリ読み出し処理フロー（Ｆｌｏｗ３）例を示すフロ
ーチャートである。
【００４６】図１〜図４を参照するに、図２に示された
全体処理（Ｆｌｏｗ１）のステップＳ１において、プロ
セスｉ（ｉ＝１〜ｎ）処理部１１１〜１１４が選択され
る。このプロセス処理はプロセス１処理部１１１、プロ
セス２処理部１１２・・・・・・・・・・、プロセスｎ
処理部１１４と順次進行するものとする。
全体処理（Ｆｌｏｗ１）のステップＳ１において、プロ
セスｉ（ｉ＝１〜ｎ）処理部１１１〜１１４が選択され
る。このプロセス処理はプロセス１処理部１１１、プロ
セス２処理部１１２・・・・・・・・・・、プロセスｎ
処理部１１４と順次進行するものとする。
【００４７】次にステップＳ１で選択されたプロセスｉ
処理部内での処理が実行される。先ずステップＳ２にお
いて、セルが到来する。次いでステップＳ３において、
共有メモリ１２１に到来したセルの書き込み処理が行わ
れる。この書き込み処理の詳細は図３に示された共有メ
モリ書き込み処理（Ｆｌｏｗ２）であり、後刻詳述され
る。
処理部内での処理が実行される。先ずステップＳ２にお
いて、セルが到来する。次いでステップＳ３において、
共有メモリ１２１に到来したセルの書き込み処理が行わ
れる。この書き込み処理の詳細は図３に示された共有メ
モリ書き込み処理（Ｆｌｏｗ２）であり、後刻詳述され
る。
【００４８】続いて、ステップＳ４において、処理が実
行される。
行される。
【００４９】次にステップＳ５において、共有メモリ１
２１からのセルの読み出し処理が行われる。この共有メ
モリ読み出し処理については図４の共有メモリ読み出し
処理（Ｆｌｏｗ３）に示されており、後刻詳述される。
２１からのセルの読み出し処理が行われる。この共有メ
モリ読み出し処理については図４の共有メモリ読み出し
処理（Ｆｌｏｗ３）に示されており、後刻詳述される。
【００５０】次にステップＳ６でセルの送出が行われ、
セルは次のプロセス処理部へ転送される。
セルは次のプロセス処理部へ転送される。
【００５１】続いて、ステップＳ７において、セルが転
送されたプロセス処理部は最終プロセス処理部か否か、
即ちｉ＝ｎか否かが判断され、Ｙｅｓの場合、即ち、最
終プロセス処理部であれば、そこで終了する。
送されたプロセス処理部は最終プロセス処理部か否か、
即ちｉ＝ｎか否かが判断され、Ｙｅｓの場合、即ち、最
終プロセス処理部であれば、そこで終了する。
【００５２】ステップＳ７の判断の結果、Ｎｏの場合、
即ち、最終プロセス処理部でない場合には、ステップＳ
８でプロセスｉ＋１処理部へセルを移動（転送）させ、
叙上のステップＳ２〜Ｓ７の処理を実行する。
即ち、最終プロセス処理部でない場合には、ステップＳ
８でプロセスｉ＋１処理部へセルを移動（転送）させ、
叙上のステップＳ２〜Ｓ７の処理を実行する。
【００５３】以上の処理を、ステップＳ９に示すｉ＋１
→ｎになるまで実行する。
→ｎになるまで実行する。
【００５４】次に図３に示された共有メモリ書き込み処
理（Ｆｌｏｗ２）について説明する。
理（Ｆｌｏｗ２）について説明する。
【００５５】ステップＳ１１において、プロセス処理部
は、処理の過程でバッファリングが必要となった時に
は、共有メモリへの書き込み要求コマンドを生成してス
テップＳ１２による制御多重部のコマンド多重を経て、
共有メモリ制御部に送出する。
は、処理の過程でバッファリングが必要となった時に
は、共有メモリへの書き込み要求コマンドを生成してス
テップＳ１２による制御多重部のコマンド多重を経て、
共有メモリ制御部に送出する。
【００５６】次にステップＳ１３において、共有メモリ
制御部内で、書き込み要求コマンドによる該当プロセス
処理部の番号と空きアドレスに基づいてアドレスを生成
すると共に、ステップＳ１４でセル多重部内においてセ
ル多重を行う。
制御部内で、書き込み要求コマンドによる該当プロセス
処理部の番号と空きアドレスに基づいてアドレスを生成
すると共に、ステップＳ１４でセル多重部内においてセ
ル多重を行う。
【００５７】続いてステップＳ１５において、ステップ
Ｓ１３で生成された共有メモリのアドレスにステップＳ
１４でセル多重されたデータを共有メモリに書き込み、
終了する。
Ｓ１３で生成された共有メモリのアドレスにステップＳ
１４でセル多重されたデータを共有メモリに書き込み、
終了する。
【００５８】次に図４に示された共有メモリ読み出し処
理（Ｆｌｏｗ３）について説明する。
理（Ｆｌｏｗ３）について説明する。
【００５９】先ず、ステップＳ２１において、プロセス
処理部は、処理の過程でバッファリングを終了させてセ
ルを読み出す時には、共有メモリへの読み出し要求コマ
ンドを生成する。
処理部は、処理の過程でバッファリングを終了させてセ
ルを読み出す時には、共有メモリへの読み出し要求コマ
ンドを生成する。
【００６０】ステップＳ２２で、読み出し要求コマンド
は制御多重部内でコマンド多重される。
は制御多重部内でコマンド多重される。
【００６１】ステップＳ２３においては、ステップＳ２
２でコマンド多重された信号により、共有メモリ制御部
はアドレス信号及び分離信号を生成する。
２でコマンド多重された信号により、共有メモリ制御部
はアドレス信号及び分離信号を生成する。
【００６２】ステップＳ２４において、共有メモリから
ステップＳ２３で生成されたアドレスのデータを読み出
す。
ステップＳ２３で生成されたアドレスのデータを読み出
す。
【００６３】次にステップＳ２５において、セル分離部
内処理が行われ、セル分離信号によりセルが分離され
る。
内処理が行われ、セル分離信号によりセルが分離され
る。
【００６４】分離されたセルはステップＳ２６で次のプ
ロセス処理部に転送される。
ロセス処理部に転送される。
【００６５】
【発明の効果】以上説明したように、本発明を用いたＡ
ＴＭバッファリング方式を装置に適用させると、オブジ
ェクト生成や終端、監視などの特別な処理の追加によっ
て生じる回路構成の増大や装置内遅延を惹起することな
く、メモリ溢れ条件を設定したときに従来の方式と比較
して、より少ないメモリ量で装置を設計することができ
る。
ＴＭバッファリング方式を装置に適用させると、オブジ
ェクト生成や終端、監視などの特別な処理の追加によっ
て生じる回路構成の増大や装置内遅延を惹起することな
く、メモリ溢れ条件を設定したときに従来の方式と比較
して、より少ないメモリ量で装置を設計することができ
る。
【００６６】その理由は、バッファリングされるセルを
共有されているメモリに一時格納しているからであり、
セル蓄積の持つ排他的な特性によるメモリ量の問題を解
決しているからである。
共有されているメモリに一時格納しているからであり、
セル蓄積の持つ排他的な特性によるメモリ量の問題を解
決しているからである。
【図１】本発明による一実施の形態を示すブロック構成
図である。
図である。
【図２】本発明による一実施の形態における全体の処理
フロー（Ｆｌｏｗ１）例を示すフローチャートである。
フロー（Ｆｌｏｗ１）例を示すフローチャートである。
【図３】本発明による一実施の形態における共有メモリ
書き込み処理フロー（Ｆｌｏｗ２）例を示すフローチャ
ートである。
書き込み処理フロー（Ｆｌｏｗ２）例を示すフローチャ
ートである。
【図４】本発明による一実施の形態における共有メモリ
読み出し処理フロー（Ｆｌｏｗ３）例を示すフローチャ
ートである。
読み出し処理フロー（Ｆｌｏｗ３）例を示すフローチャ
ートである。
【図５】刊行物１に開示された従来技術によるＡＴＭセ
ルのバッファリングを示すブロック図である。
ルのバッファリングを示すブロック図である。
【図６】刊行物２に開示された従来技術によるＡＴＭセ
ルのバッファリングを示すブロック図である。
ルのバッファリングを示すブロック図である。
１１１…プロセス１処理部 １１２…プロセス２処理部 １１３…プロセス３処理部 １１４…プロセスｎ処理部 １２１…共有メモリ １２２…共有メモリ制御部 １２３…制御多重部 １２４…セル多重部 １２５…セル分離部 ２１１…プロセス１処理部 ２１２…プロセス２処理部 ２１３…プロセス３処理部 ２１４…プロセスｎ処理部 ２１５〜２１８…メモリ ３０１…オブジェクト生成部 ３０２…オブジェクト終端部 ３１１…プロセス１処理部 ３１２…プロセス２処理部 ３１３…プロセス３処理部 ３１４…プロセスｎ処理部 ３１５〜３１８…オブジェクトメモリ ３２１…共有メモリ ３２２…共有メモリ制御部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56 H04L 12/28 G06F 12/00
Claims (4)
- 【請求項１】 スイッチング処理やスケジューリング処
理などのセルを一時的に蓄積させるバッファリング処理
が必要なプロセス処理部を複数有するＡＴＭシステムに
おいて、前記各プロセス処理部がバッファリングを共有
して行うための共有メモリと、前記各プロセス処理部か
らのセルを多重して前記共有メモリへ書き込むためのセ
ル多重部と、前記各プロセス処理部が前記共有メモリへ
のバッファリングを終了させるために読み出しを行う際
に前記共有メモリから目的のプロセス処理部へセルを送
出するためのセル分離部と、前記各プロセス処理部がバ
ッファリングを行う際に前記共有メモリへの書き込み及
び読み出しを制御するための共有メモリ制御部と、前記
各プロセス処理部から前記共有メモリ制御部に対して送
出される読み出しコマンド及び書き込みコマンドを多重
するための制御多重部とを有することを特徴とするＡＴ
Ｍバッファリング方式。 - 【請求項２】 前記共有メモリ制御部は、前記各プロセ
ス処理部からのコマンドに従って書き込み要求コマンド
が到来した際には該当するプロセス処理部の番号と空き
アドレスから該プロセス処理部のアドレスを決定して前
記共有メモリへ該アドレス情報を送出することを更に特
徴とする請求項１に記載のＡＴＭバッファリング方式。 - 【請求項３】 前記共有メモリ制御部は、該当するプロ
セス処理部の番号から、読み出されるセルのアドレス情
報を前記共有メモリに送出すると共に、該共有メモリか
らのセルが所定のプロセル処理部に転送されるように、
前記セル分離部に対して制御信号を送出し、該共有メモ
リから読み出されたセルを前記セル分離部を経て該当す
るプロセス処理部にて受信されるように制御することを
更に特徴とする請求項１に記載のＡＴＭバッファリング
方式。 - 【請求項４】 前記共有メモリ制御部は、前記共有メモ
リの空きアドレス管理及び割り付けのすべてを行うこと
を更に特徴とする請求項１に記載のＡＴＭバッファリン
グ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15040998A JP3085282B2 (ja) | 1998-05-29 | 1998-05-29 | Ａｔｍバッファリング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15040998A JP3085282B2 (ja) | 1998-05-29 | 1998-05-29 | Ａｔｍバッファリング方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11346222A JPH11346222A (ja) | 1999-12-14 |
| JP3085282B2 true JP3085282B2 (ja) | 2000-09-04 |
Family
ID=15496334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15040998A Expired - Fee Related JP3085282B2 (ja) | 1998-05-29 | 1998-05-29 | Ａｔｍバッファリング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3085282B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0667277U (ja) * | 1993-03-06 | 1994-09-22 | 三菱農機株式会社 | 農業用走行車のクローラ型走行装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10680957B2 (en) * | 2014-05-28 | 2020-06-09 | Cavium International | Method and apparatus for analytics in a network switch |
-
1998
- 1998-05-29 JP JP15040998A patent/JP3085282B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| １９９７年信学総合大会 Ｂ−８−２４ |
| １９９７年信学総合大会 Ｂ−８−２５ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0667277U (ja) * | 1993-03-06 | 1994-09-22 | 三菱農機株式会社 | 農業用走行車のクローラ型走行装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11346222A (ja) | 1999-12-14 |
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