JP3090673B2 - フラッシュ形高密度ｅｅｐｒｏｍ半導体メモリの製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体の電気的に消去可能でプログラム可能
な読出し専用メモリ（EEPROM）に関し，特にこのような
メモリの半導体構造体ならびにこのようなメモリを製造
するプロセスを含む製造方法に関する。

（従来の技術） 電気的にプログラム可能な読出し専用メモリ（EPRO
M）は，ソースとドレインとの間で，半導体基板内のチ
ャネル領域から絶縁されてはいるが，チャネル領域を覆
って配置された電界効果トランジスタ構造において浮遊
している（接続されていない）導電性ゲートを活用して
いる。制御ゲートはフローティングゲートを覆って配置
されてはいるが，フローティングゲートからは絶縁され
ている。トランジスタのしきい値電圧特性は，フローテ
ィングゲート上に保持されている電荷量によって制御さ
れている。すなわち，トランジスタのソース領域とドレ
イン領域との間で電気伝導が生ずるようにトランジスタ
をオンに転じる前に，制御ゲートに印加されなければな
らない最小電圧量（しきい値）は，フローティングゲー
ト上の電荷レベルによって制御されている。基板チャネ
ル領域から薄いゲート誘電体を介してフローティングゲ
ートへと電子を加速することによって，トランジスタは
２つの状態のうちの１つへとプログラムされる。

トランジスタのソースとドレインとの間，ならびに制
御ゲート上へ動作電圧を印加し，さらにソースとドレイ
ンとの間に流れる電流のレベルを検出することにより，
メモリセルトランジスタの状態が読み出される。電流レ
ベルは，選択された制御ゲート電圧においてデバイスが
“オン”としてプログラムされているか，あるいは“オ
フ”としてプログラムされているかを言い表すものであ
る。アドレスされているセルを含む列内でソース線とド
レイン線とにソース・ドレイン電圧を印加するととも
に，アドレスされているセルを含む行内で制御ゲートに
制御ゲート電圧を印加することにより,EPROMセルを構成
する２次元アレイ内で特定の単一セルに対して読出しの
ためのアドレスが特定される。

初期のEPROMデバイスは，紫外線に曝すことにより消
去されるものであった。最近では，トランジスタセルは
電気的に消去されるように作られており，電気的に消去
可能でプログラム可能な読出し専用メモリ（EEPROM）と
呼ばれる。初期のEEPROMセルは，非常に薄いトンネル現
象を有する誘電体層を介してトランジスタのフローティ
ングゲートからドレインへ電荷を転送させることによ
り，電気的に消去させる構造のものであった。これは，
適切な電圧をトランジスタのソースと，ドレインと，制
御ゲートとに印加することによって達成される。さらに
最近では,EEPROMメモリセルが独立した消去用の第３の
ゲートを備えて構成されている。消去ゲートはフローテ
ィングゲートの表面に近接した各メモリセル用トランジ
スタを貫通して配置されているが，トンネル現象を有す
る薄い誘電体によってフローティングゲートから絶縁さ
れている。適切な電圧が全てのトランジスタエレメント
に印加されたとき，電荷はセルのフローティングゲート
から消去ゲートへと移動して除去される。全セルアレ
イ，あるいは相互に関係したセルより成るセル群が同時
に消去されるので（すなわち、フラッシュで），このよ
うなEEPROMセルより成るアレイは一般にフラッシュ形EE
PROMセルアレイといわれる。

1988年６月８日にエリヤホウ・ハラリ博士（Dr.Eliya
hou Harari）により出願され，同時継続中の特許出願
第204,175号は参考文献を挙げ，（従来技術の説明）に
おいて第１図〜第４図を参照して，従来技術によるEPRO
MセルおよびEEPROMセルの開発について詳細に説明して
ある。

（発明が解決しようとする課題） 本発明の主たる目的は,EEPROMセルおよびアレイの構
造を提供することにあり，半導体チップ上のセル密度が
増加できるようにセルのサイズを減じた構造体を作るた
めのプロセスを提供することにある。

本発明の目的の１つは，非常に高い歩留りで，高い生
産性と，高い信頼性と，高い再現性と，高い再生産性と
を有し大規模なサイズの縮小が可能な構造体を得ること
にある。

本発明の目的の他の１つは，磁気ディスク記憶デバイ
スに取って代わることができる固体メモリとしての有用
性を有するEEPROM半導体チップを提供することにある。

本発明の目的のさらに他の１つは，半導体デバイスの
製造に使用されるマスクの位置決めのずれに影響され難
いプロセスを提供することにある。

本発明の目的のさらに他の１つは，耐用可能なプログ
ラム／読出しサイクルの数を増加できるように構成した
EEPROM構造体を提供することにある。

さらに，本発明の目的の１つはプログラミングならび
に／あるいは消去に対して高速応答するEEPROM構造体を
提供することにある。

本発明のさらに他の１つの目的は，改良された半導体
処理技術および構造体を提供することにある。

（課題を解決するための手段） これらの本発明の各目的は本発明の種々の様相により
達成され，その主な特徴は簡単，かつ，一般的に要約さ
れる。

１つの実施例によれば，エッチング，デポジション，
イオン打ち込み，酸化物成長，および同様な処理のされ
た制御ゲート間で，半導体構造体の（マスク）領域を定
義するための位置決め参照基準として，制御ゲートの反
対側の端面が使用されている。その主要な適用目的は，
ストリップを個々に隔離されたフローティングゲートへ
と分割するために，除去される下側の導電性ストリップ
領域を定義することにある。半導体構造体のこの領域
は，制御ゲートの端面に隣接し，かつ，制御ゲートの反
対側の端面の方へ部分的に延長して形成され，かつ，そ
の幅が制御されている少なくとも１つのスペーサによっ
て定義されている。

一実施例においては，このような処理に対して中央領
域を定義するため，隣接した制御ゲートの反対側端面上
に一対のスペーサが形成されている。このようなスペー
サを形成する好ましい方法は，半導体基板を覆って厚い
酸化物層をデポジットし，制御ゲートの垂直端面に隣接
してスペーサを残しておくようにしてリアクティブイオ
ンエッチングを実施することにより，デポジット層を除
去するものである。スペーサの幅はエッチングのパラメ
ータによって制御され，非常に精密に作ることができ
る。

この技術の主な利点は，以後の処理ステップに使用さ
れるマスクの相対的な位置決めにあまり影響されないこ
とにある。各半導体プロセスにおいて生ずるマスクの位
置ずれに許容値をもたせないでも，得られるメモリ回路
を小さく作ることができ，集積回路上のメモリセルの密
度を増加させることができる。

本発明の他の様相によれば，多結晶シリコンのストリ
ップを個々のメモリセルのフローティングゲートに分割
するための代替えの技術は,2つのセルの間でホトレジス
ト，あるいは他の形式のマスクの開口を開き，異方性エ
ッチングにより開口の下の被覆酸化物層および多結晶シ
リコンを除去するものである。引き続いて，多結晶シリ
コンフローティングゲートを覆う消去用誘電体層を引続
き成長させるため，制御された領域を露光させ，続いて
消去用誘電体を覆う消去ゲートをデポジットさせる目的
で，制御された時間量の期間だけ異方性エッチングを行
って，個々に分離された多結晶シリコンフローティング
ゲートの上側端面および下側端面から酸化物を除去す
る。これは，再現性のある方法でフローティングゲート
と消去ゲートとの間の結合領域を注意深く定義すること
ができる代替え技術である。

多結晶シリコンのストリップを，個々のフローティン
グゲートへと分離する目的で除去すべき多結晶シリコン
ストリップを部分的にマスクするため，上記要約された
技術のうちのいずれかで，多結晶シリコンをエッチング
するための代替え技術とすることができる。本発明のさ
らに他の様相によれば，露出された多結晶シリコンが完
全に消費されるまで，メモリセル間で多結晶シリコンス
トリップの露出部上に酸化物層が成長させられている。
これによって，多結晶シリコンストリップを隣接メモリ
セルのフローティングゲートと分離している。エッチン
グを通して多結晶シリコン材料を除去するよりも，むし
ろ酸化によって誘電体へと変換された領域によってフロ
ーティングゲートが分離されている。

制御ゲートや消去ゲートがすべて化学的気相デポジシ
ョン過程（以後,CVDと呼ぶ。）によってデポジットさ
れ，かつ，不純物の添加された多結晶シリコン材料であ
るとはいえ，本発明のさらに他の様相は，制御ゲートや
消去ゲートとはいささか異なった構造のフローテングゲ
ートを形成するプロセスを含むものである。フローティ
ングゲートが約600〜620℃よりも高い温度で形成されて
いるならば，フローティングゲートを覆って消去用誘電
体を形成するために引続き実行されるステップの期間
に，フローティングゲートの内部に希望する粗さを付与
するため，酸化によってフローティングゲートの表面を
より実効的に粗くすることができる。消去サイクル期間
にフローティングゲートから消去ゲートへと消去用誘電
体を介して電子をトンネル現象に導通させるためには，
表面の粗いことが望ましい。一方，制御ゲートと消去ゲ
ートとは，通過する電流が最低となるような最高品質の
誘電体を成長させることができるものであることが望ま
しい。それゆえ，制御ゲートと消去ゲートとは,600〜62
0℃より低い温度でデポジションするプロセスによって
形成することが望ましい。

本発明のさらに他の様相によれば，かなりな大きさの
成長速度差があるように特徴づけられた材料露出面が得
られるようウエハを処理し，このウエハ上に事実上，一
様な厚さの酸化物層が成長させられている。一例は，低
濃度に不純物の添加されたシリコンの露出面と，不純物
の添加された多結晶シリコン導体との組合せである。そ
の組合せでは，低濃度に不純物の添加されたシリコン表
面よりも高速で多結晶シリコン上に酸化物が形成され，
その速度は数倍も早い。その結果，多結晶シリコン上に
はシリコン上よりも実質的に厚い酸化物層が得られる。
これは，適用によっては望ましくないものもある。本発
明によれば，まず不純物の添加されていない多結晶シリ
コン層を露出表面を覆うようにデポジットし，その後，
多結晶シリコン層が酸化プロセスによって実質的に消費
されるまで，不純物の添加されていない多結晶シリコン
上に酸化物を成長させることによって，一様な厚さの酸
化物層が成長される。

酸化技術は,EPROMデバイスやEEPROMデバイスを作成す
るプロセスに重要な適用性がある。１つの適用例は，半
導体基板表面上へ直接，前もって形成されている酸化物
層を覆って延びている制御ゲート酸化物および多結晶シ
リコンフローティングゲートの形成におけるものであ
る。他の適用例は，消去ゲート酸化物層の形成における
ものである。これら適用上での本技術の重要な利点は，
不純物の添加されている多結晶シリコン層を覆って純度
の高い酸化物層が形成されている点にある。通常の方法
で，不純物の添加された多結晶シリコンを覆うように，
直接，酸化物層を成長させるとき，下層の多結晶シリコ
ン内部で添加材から成長酸化物へと不純物が拡散してい
く。中間の多結晶シリコン層には不純物が添加されてお
らず，不純物の添加されている多結晶シリコン層は酸化
されていないので，これらの不純物は実質的に除去され
る。純度の高い酸化物層，特に消去ゲート酸化物には，
酸化物の内部に捕獲された電子の数が事実上,EEPROMの
動作を不能にせしめるレベルに到達するまで故障させず
に，耐久させることができるプログラム／消去のサイク
ル数に関して定義されたEEPROMの寿命を延ばすという重
要な効果がある。

本発明のさらに他の様相は，反対の極性の添加物をイ
オン打ち込みしてある基板表面において，隣接する複数
の領域を形成するプロセスにある。例えば，ここに記載
したEEPROMデバイスにおいて，イオン打ち込みにより作
られたｐ形領域は,n形のソース／ドレイン領域に隣接し
て形成されている。代表的には，現在，マスクにおける
１つの開口を通してソース／ドレンイン領域がイオン打
ち込みされており，縦方向への拡散の本質的な差は,n形
に不純物の添加された領域の外側にあって，かつ，これ
に隣接したｐ形不純物添加領域を配置することに依存す
るものである。しかしながら，本発明のプロセスでは，
ドレイン／ソースの両領域の相対的な縦位置関係をさら
に良好に制御するため，反対極性の不純物の打ち込みを
行っている期間には除去され，かつ，ある極性の不純物
の打ち込みを行っている期間にはマスク開口の少なくと
も一端面に沿って配置されるようなスペーサを活用する
ことにある。スペーサは，第１の極性形の不純物の打ち
込まれた半導体基板の表面を，続いて打ち込まれる反対
の極性の第２の打ち込み不純物によって過度に補正され
ることがないように保護するためのものである。

本発明の種々の様相のさらに他の目的，特徴，ならび
に利点は，本発明の実施例の記述において，添付された
図面を参照して行う説明から明らかにされよう。

（実施例） 第１図，第２図（Ａ），および第２図（Ｂ）を最初に
参照し，完成された多数セルを有するEEPROM集積回路構
造の主要要素を記述する。基板11は低濃度でｐ形に不純
物を添加したもので，基板11の表面13上に形成された個
々のメモリセルを備えたものである。セルはすべて同一
であるので,1つのセルの構造体を記述することにする。
多結晶シリコン材料で作られ，電気的に導電性があり，
方形状をしたフローティングゲート15は，フローティン
グゲートと基板表面との間に置かれた薄く高品質のゲー
ト酸化物17の頂面上で基板表面13上へ形成されている。
フィールド酸化物ストリップ19,21は同一列内の他の全
てのセルから当該セルを隔離するとともに，他の列内の
全てのセルからも当該セルを隔離するものである。

厚い酸化物ストリップ25,26の下にソース／ドレイン
拡散層23,47が形成されている。ソース／ドレイン領域2
3,47は高濃度でｎ形に不純物が添加されている。相対的
に高濃度でｐ形に不純物の添加されている隣接領域27は
フローティングゲート15の下に置かれ，ソース／ドレイ
ン拡散層23から延長して構成されたものである。

長く形成された制御ゲート29はフローティングゲート
15を横切り，フローティングゲートから薄い誘電体層31
によって分離されている。制御ゲート29の頂部上には厚
い絶縁層33があり，絶縁スペーサ35,37は制御ゲート29
の端面に沿って配置されている。長く形成された消去ゲ
ート39,41は，誘電体層43,45によりフローティングゲー
ト15から絶縁されている。消去ゲート39,41ならびに制
御ゲート29は多結晶シリコン導電性材料，シリサイド，
あるいは他の高融点材料で作るのが好ましい。

まず，第２図（Ａ）を参照すると，記載されている実
例としてのEEPROMセルは，分割チャネル形のものである
ことがわかる。すなわち，フローティングゲート15はソ
ース／ドレイン拡散層23と，隣接するソース／ドレイン
拡散層47との間でチャネル14を横切る方向にのみ延長さ
れている。チャネル14の残りの部分においては，制御ゲ
ート29は薄いゲート酸化物49を介して基板表面13に結合
されている。

フローティングゲートを形成するためのスペーサの使用 第１図，第２図（Ａ），および第２図（Ｂ）に示す実
例としてのEEPROMアレイを形成するプロセスは，第３図
（Ａ）および第３図（Ｂ）の断面図に示した中間ステッ
プから開始している。第３図（Ａ）は第１図，第２図
（Ａ），および第２図（Ｂ）のデバイスの構成段階をＡ
−Ａで区切って示したものである。該当する第３図
（Ｂ）は，第１図を区分Ｂ−Ｂで区切って示すデバイス
について，同一構成段階を示したものである。第３図
（Ａ）および第３図（Ｂ）に示す中間段階においては，
通常の技術により半導体基板11の表面13上に窒化物層51
が形成されている。通常の技術により，同様にして，長
く延ばし，かつ，並行させた開口部53,55（第４図
（Ａ））は窒化物マスク51によって形成されている。こ
れらの開口部の大きさは，開口54,56を残しておくた
め，ホトレジスト部66,67により制限されている。長く
延ばしたフィールド酸化物ストリップ19,21は，同様に
して，処理の上記初期段階において成長させたものであ
る。

第３図（Ａ）および第３図（Ｂ）に示すようにして実
施されているステップは，それぞれ開口54,56に一致さ
せて，相対的に濃くｐ形に不純物の添加された領域61,6
3を形成する目的で，硼素のイオンを打ち込むステップ
である。これは，標準のDMOS処理が適用される一連の初
期ステップである。

第４図（Ａ）および第４図（Ｂ）に示す次のステップ
は，基板11の内部に高濃度のｎ形に不純物の添加された
領域57,59を形成することにある。まず，窒化物マスク5
1で開口53,55を再び開くため，ホトレジストマスク部6
6,67を除去する。領域57,59は砒素でイオン打ち込みす
ることにより形成される。

次のステップは，第５図（Ａ）に示すように，拡散層
ストリップを覆って厚い酸化物ストリップ25,65を成長
させることにより，厚い酸化物ストリップ25,65を形成
することにある。この厚い酸化物は，後で形成される拡
散領域と導電性ゲートとの間に完成されたメモリセルの
内部で，良好な絶縁性を与えるものである。これにより
基板を危険に曝すことなく，引続き実行されるステップ
において，エッチングを行わせることもできる。

この標準酸化技術は高温で行われるステップを含むの
で，基板11内でイオン打ち込みされた領域は下方へ，縦
方向に拡散していき，その結果，実例として１つのセル
を挙げれば，高い濃度でｎ形に不純物の添加された大き
いソース／ドレイン領域23,62と,p形に不純物の添加さ
れた長い領域27とが制御可能な縦方向寸法で得られる。
ｐ形添加物の拡散速度はｎ形添加物のそれよりも高速で
あり，その結果,n形に不純物の添加された領域23,62を
越えて縦方向に深く，相対的に高濃度のｐ形不純物を添
加した領域27,64が延びている。次に，窒化物マスク層1
7はウエハからはぎ取られる。次のステップとして，第
５図（Ａ）および第５図（Ｂ）に示すように，高品質の
ゲート酸化物の薄い層17が半導体ウエハ11の表面13を覆
って成長している。

次のステップは，第６図（Ａ）および第６図（Ｂ）に
示すように，拡散層ストリップおよび酸化物ストリップ
25,65と並列に延びているストリップ15′，ならびに他
の等間隔に置かれた導電性多結晶シリコンストリップを
形成することにある。次に高品質の酸化物層31′をウエ
ハ全体を覆うように成長させる。酸化物層31の一部分
は，フローティングゲートと制御ゲートとの間の誘電体
層31として働く。

次のステップは，第７図（Ａ）および第７図（Ｂ）に
示すように，メモリセルに対する制御ゲートとして働く
ため，導電性多結晶シリコン材料で長く，かつ，並列の
複数のストリップを形成することにある。制御ゲート29
は，これらのストリップの１つである。長い制御ゲート
ストリップは相互に並行して配置され，下に論ずるよう
に，個々のフローティングゲートを形成するために処理
されたストリップ15′に対して垂直方向を向いている。
制御ゲートは，その上に覆うようにデポジットされた厚
い酸化物層33で形成されている。

既に記述した処理ステップは，写真マスク上に記録さ
れたパターンでウエハ基板表面上へ保護マスクを形成す
るための一連の写真マスクを使用する標準技術を，直接
的に実施するものとして認識されよう。そこで，エッチ
ング，イオン打ち込み，あるいは同様のプロセスは，ウ
エハ上に形成されるようなマスク内部の開口部を介して
実施される。ホトレジスト材料をウエハ上へ塗布すると
ともに，これを写真マスクの光学パターンに露光させる
ことにより，ホトレジスト材料が一般に使用される。露
光されているホトレジスト体は，周辺の露光されていな
いホトレジスト体とは異なった溶解度を有し，適当な溶
液で洗浄することによって部分的に異なる溶解度で除去
される。

適当な方法で，相互に一連のステップを構築できるよ
うにして写真マスクを位置決めする際には，常に問題が
存在する。前の写真マスクを使用することにより半導体
ウエハ上に前もって形成されているパターンの代わり
に，それぞれ新しい写真マスクを登録するための極めて
精巧な技術が開発されている。しかしながら，いかに精
密にこのような登録が実施できるかについては制限があ
る。引続き使われる写真マスクを相互に登録する能力
は，構成される半導体構造の種々の部分がいかに近くに
置かれるかに応じて制限される。半導体デバイスがさら
に高密度化されるのに伴って，半導体デバイスの形式に
使用されるパターンの解像度要求はこの制限に至るまで
大幅に増加している。それゆえ，現在のマスクによる位
置決め技術に固有な許容値により制限されないような，
極めて高い解像度の構造体を得るために，上記プロセス
が注意深く設計されている。

前もって何が記述されているかの実例として，フロー
ティングゲート15に電子を転送するための活性領域とし
て，基板の内部に比較的高濃度でｐ形に不純物の添加さ
れた領域27が形成されている。セルのプログラムされる
しきい値電圧は，セルのソース／ドレイン拡散層23に対
応してフローティングゲート15の位置を決める確度には
それ程依存しない。すなわち，フローティングゲート15
により覆われている隣接ソース／ドレイン領域23,62間
のチャネル領域の大きさは，エンハンスされた領域27が
使用されていないときほどには厳密なものではない。ウ
エハ表面13における領域27の幅は，第３図（Ａ）による
イオン打ち込みの後での縦方向への拡散によって制御さ
れている。第３図（Ａ）に示すホトレジストストリップ
66,67を形成するために使用されているマスクの位置決
め精度が，デバイスの動作に影響を与えるようなｐ形不
純物添加領域27の縦方向の長さの形成にはあまり厳密に
きいてこないようにして，縦方向の拡散層の大きさを注
意深く制御することができる。

第７図（Ａ），および第７図（Ｂ）に関して記述され
ている処理の後に実施される次の主な処理ステップを第
８図に示してある。このステップは，第１図のＢ−Ｂで
区分された断面を展開した部分である。第８図に示した
ステップは，例えば隣接した制御ゲートストリップ29,7
5の反対側端面に沿ってスペーサ71,73を形成するよう
な，並行して配置された複数制御ゲートの反対側端面に
沿ってスペーサを形成するという最終目標をもってい
る。チップ全体を覆って不純物の添加されていない二酸
化シリコンの厚い層を形成するようにデポジットし，次
に乾式のリアクティブイオンエッチングプロセスによっ
て当該層のほとんどを除去することによりスペーサが形
成される。このプロセスでは垂直方向のみに層77をエッ
チングするので，これによってスペーサ71,73が残され
る。層77の厚さが他の部分よりも厚い部分としての制御
ゲート29,75の端面の反対側で，層77の領域内部にスペ
ーサが形成される。スペーサに希望する幅が得られるま
での時間だけ，乾式エッチングが続けられる。この幅は
非常に精密に，このプロセスにより制御される。同時
に，スペーサ間の酸化物層31′の一部分が除去され，こ
れによって隣接制御ゲート29,75の下の酸化物層31,79が
残される。酸化物層33が希望する厚さ以下になるまで制
御ゲート頂部上の酸化物層33が減少する前に，エッチン
グを停止する。

次のステップは,800℃を越えるまでウエハ温度を上昇
させることにより，スペーサを高密度化させることであ
る。次に，第２のスペーサ対81,83（第９図）も，同様
の方式で形成される。リンを不純物として添加した二酸
化シリコン層85,あるいは硼素−リンを不純物として添
加した二酸化シリコン層85は，全ウエハを覆うようにし
てデポジットし，次に希望する幅に第２のスペーサ81,8
3を残しておくように選択されたパラメータで，乾式の
リアクティブイオンエッチングにより除去して形成す
る。既に記述したようにこのプロセスは数パーセント以
内で希望する幅に，このようなスペーサを形成すること
ができるものである。

二重スペーサの目的は，長い多結晶シリコンストリッ
プ15′を例えば第10図に示す隣接ゲート15,87のような
個々の隔離されたフローティングゲートに分割するた
め，長い多結晶シリコンストリップ15′を介してエッチ
ング用開口部として働く距離“d"により指示された間隙
を，上記二重スペーサの間に形成することである。スペ
ーサは，希望するフローティングゲートの端面がエッチ
ングプロセスによって侵されるのを防ぐためのマスクと
して働く。隣接するフローティングゲート間に間隙89を
形成するためには，適切なリアクティブイオンエッチン
グ，あるいはプラズマエッチングを使用することができ
る。一連の写真マスクの位置決め精度には依存しないで
上記間隙が形成されていることは，特記すべきであろ
う。制御ゲート29,75のような隣接する制御ゲートの反
対側端面間の距離は，制御ゲートとしての多結晶シリコ
ンストリップを形成するために使用される写真マスクに
よって固定される。下側のフローティングゲートストリ
ップ15′の内部に形成されるべき間隙“d"を定義するた
めの参照基準として制御ゲートの反対側端面を使用する
ことにより，一連の写真マスクの位置決めに許容される
許容値は，いかに距離“d"を小さくすることができるか
の制限条件になっていない。その結果，第８図〜第12図
に示す寸法で，高密度に，個々のEEPROMメモリセルを一
緒に実装できる。消去ゲートに結合されるフローティン
グゲート15,87のそれぞれの隣接端面上に露出された表
面を与えるために，スペーサ81,83のような最も後のプ
ロセスで形成されたスペーサを，適切な湿式エッチング
によって除去する。第１の組のスペーサ71,73,およびそ
の他の露出された酸化物のすべては第２のスペーサ81,8
3が形成される前に高密度化されているので，他の露出
された酸化物よりも高いエッチング速度でスペーサ81,8
3がエッチングされる。実際，典型的には高密度化さ
れ，かつ，不純物の添加されていない酸化物のエッチン
グ速度の少なくとも50〜100倍の速度で，不純物の添加
された酸化物スペーサ81,83がエッチングされる。

第11図に示すように，フローティングゲート15,87を
覆って成長された消去ゲート酸化物層45,93は，隣接す
るフローティングゲート15,87の反対側端面に配置され
ている。実際，処理プロセスにおいては，集積回路チッ
プのほとんどの部分を覆うようにしてかかる層が成長さ
れているが，消去用ゲート酸化物層45,93において指示
された領域においてのみ，成長プロセスは重要である。
さらに，ウエハの残りの部分のほとんどに存在する露出
された酸化物を覆うようにして酸化物を成長させるより
も，フローティングゲート15,87の多結晶シリコン材料
を覆うようにして酸化物を成長させる方が，はるかに高
速に酸化物が成長させられる。

第12図に示したように，消去用の酸化物層45,93で隣
接のフローティングゲート15,87から消去ゲート41を分
離するようにして，アルミニウムのような金属または，
多結晶シリコンで消去ゲート41を形成する。

既に記述した特許出願番号第204,175号の第８図
（Ａ），および第８図（Ｂ）に示したEEPROMの実施例に
は，フローティングゲートならびに制御ゲートをセルフ
アライン方式に自身で位置決めする改良された方法を表
している。このプロセスの重要な利点は，消去用酸化物
層45,93が他の動作とは独立に形成されるという点にあ
る。すなわち，他のプロセスとは異なり，フローティン
グゲート間の酸化物のような，他の酸化物と同様な層の
一部分として消去用酸化物層が形成されるのではない。
その結果，フローティングゲートと消去ゲートとの間の
結合が最適化される。この層はトンネル現象を有する誘
電体層とするのが望ましく，この層は極めて薄く作られ
ている。その結果，フローティングゲートの電荷が消去
されているときには，消去用酸化物層の両端に印加され
るべき必要な電圧は低くて済む。これにより，消去用酸
化物が不良になり始めるまでに実行できる消去サイクル
数を延長することができるという利点がある。同様に，
これによって完全に消去するのに要する時間も短縮され
る。また，このプロセスにより酸化物層45,93を形成す
る前にフローティングゲートの他の表面部分に影響を与
えることなくエッチングに続く酸化により，フローティ
ングゲートの露出部上を粗く形成することもできる。こ
れにより，望ましくない側面への影響を防ぎ，デバイス
の消去特性を強化することができる。

第13図を参照すると，ある部分の寸法が示されてい
る。共通消去ゲート41に結合されている各フローティン
グゲート15,87の面積は，フローティングゲートの垂直
端面，および寸法Ｓ′を有する表面積から成るものであ
る。寸法Ｓ′は主として，プロセスに使用される第２の
スペーサ81,83の幅によって制御されている。このプロ
セスでは各フローティングゲートと，これに関連した消
去ゲートとの間の結合は事実上，同一である。また，結
合は距離Ｓ′，消去用誘電体層45,93の厚さと組成，な
らびにフローティングゲートの表面粗さによって，制御
される。距離Ｓは，利用されている２つのスペーサの幅
の和によって制御される。スペーサ71,73の厚さは，隣
接制御ゲート29,75と消去ゲート41との間に結合がわず
かであるか，あるいは全くないかという状態にしておく
ことが望ましい。同様に，酸化物層33,95は同一の希望
される隔離をするのに十分な厚さを保っている。

第２図（Ｂ）の構造体は，各フローティングゲート15
の２つの消去用誘電体領域43,45に消去ゲート39,41が備
えられているという意味である。しかしながら，消去ゲ
ートによって覆われた消去用誘電体の２つの領域の１つ
のみを備えることが可能である。

第14図は，一般に１つのEEPROMセルの３つの導電性ゲ
ートの間での結合を図示した等化回路である。破線で示
したキャパシタンス101は，消去ゲート41と制御ゲート1
5との間に実際には結合がないことを示している。これ
らの要素は上に説明したように，制御ゲート29の頂部上
のスペーサ71,および厚い酸化物層33によって隔離さ
れ，結合されてはいない。消去ゲート41とフローティン
グゲート15との間の結合は，相対的に小さなキャパシタ
ンス103として示されている。一方，フローティングゲ
ート15と制御ゲート29との間の結合は，相対的に大きな
キャパシタンス105によって示されている。キャパシタ
ンス103,105は主として，要素間の誘電体の厚さと，隣
接ゲート要素間の共通領域の大きさとによって制御され
ている。

この方法で結合を制御する利点は，消去サイクルを示
す第14図に関連して説明することができる。ここで,20
ボルトのような印加電圧は消去ゲート上にかけられ，制
御ゲートは接地電位に保たれる。制御ゲート29とフロー
ティングゲート15との間の相対的に密な結合（大きなキ
ャパシタンス105で示してある。）と消去ゲート41とフ
ローティングゲート15との間の相対的に低い程度の結合
（小さなキャパシタンス103で示してある。）との組合
せによって，フローティングゲートの電圧を制御ゲート
の電圧に近く保たせている。それによって，消去ゲート
とフローティングゲートとの間の電圧差を大きくでき，
電子をフローティングゲートから消去ゲートへと電荷を
移動させるような強い電界が得られる。この重要な利点
は，フローティングゲートの電荷が容易，かつ，迅速に
消去される点にある。消去ゲート電圧を減じることがで
きるので，デバイスの寿命を延ばすことができ，周辺の
回路の設計を容易にすることができる。

セルがプログラムされているときには，電圧が逆転
し，制御ゲートはほぼ12ボルトに保たれ，消去ゲートは
０ボルトに保たれ，ドレインが８ボルト，ソースは接地
電位に保たれている。フローティングゲートと制御ゲー
トとの間の結合が密であるため，制御ゲート上の電圧
は，フローティングゲート上へデバイス基板から電子が
注入されるのを大幅に強めている。消去ゲートとフロー
ティングゲートとの間の結合の程度は低く，プログラミ
ングサイクル期間中，これら２つの要素間での望ましく
ない相互作用が減ぜられる。

不純物を添加した多結晶シリコン層は,CVDプロセスに
より形成するのが好ましい。消去ゲートと接触している
フローティングゲートを，それらの表面の粗さを残して
おくために粗くしておくことは重要である。このため，
消去用誘電体層の形成期間中にこのような粗さを実現で
きるような方法で，フローティングゲートを形成しなけ
ればならない。600〜620℃を超えるデポジション温度で
低圧CVDプロセスによりフローティングゲートがデポジ
ットされているならば，上記フローティングゲートの形
成ははるかに容易に実施される。低圧CVDを高温で実施
することにより，消去酸化物を成長させるための後続酸
化期間に，フローティングゲートの表面を粗く形成する
作用が大幅に強化され，その結果，フローティングゲー
トの消去期間中に，極めて強いトンネル現象の誘電性を
有する消去用誘電体が形成される。最高品質（すなわ
ち，最低導電度）の酸化物層を，制御ゲートおよび消去
ゲートの上に形成できるように，それらの表面上では粗
さの形成は抑制されるべきである。消去用酸化物の導電
性を大きくするとともに本条件を実現するため，これら
のゲートは600℃より低いデポジション温度でCVDプロセ
スにより形成される。

薄い酸化物層の形成プロセス 第７図（Ａ）でみられるように，酸化物層31′は種々
の材料の表面上に成長させられる。１つの材料は低濃度
で不純物の添加されたシリコン基板層13であり，他の材
料は高濃度で不純物の添加された多結晶シリコン層15′
である。公知のように，このような高濃度で不純物を添
加した多結晶シリコンのような材料上へ成長させられた
酸化物の成長速度は，低濃度で不純物を添加したシリコ
ン13上に成長させたような酸化物の成長速度よりはるか
に大きく,1.5〜５倍の範囲である。それゆえ，制御ゲー
トと基板との間でのゲート酸化物49を希望するよりも薄
くすることなく，多結晶シリコンストリップ15′上に十
分な薄さの酸化物層31′を作り，フローティングゲート
と制御ゲートとの間で良好な特性のゲート酸化物層とし
て働かせることは困難である。

不純物を添加した多結晶シリコンの導電性材料上に成
長させられた酸化物層は，可能な限り高品質であるべき
であると望まれる。代表的には，リンのような，多結晶
シリコン材料内のある種の添加物は，通常の熱酸化技術
期間中に多結晶シリコン上に成長させられた酸化物層内
に保持される。例えばフローティングゲート15,87のよ
うな，フローティングゲートの端面上に成長させられ
た，例えば酸化物層45,93のような消去酸化物上に，特
に成長させられた薄い酸化物は，多くの場合，この種の
不純物は望ましくない。この不純物は，長時間にわたり
消去酸化物層に電子を捕獲しておく作用に貢献し，メモ
リセルがもはや有効に消去できなくなるまでに実行され
るプログラム／消去サイクル数の実存する制限に対し
て，大きく関係するものと信じられる。

不純物の添加された多結晶シリコンの導電層と同様
に，不純物の添加されていない多結晶シリコン層上に酸
化物層を直接，成長することの前述の欠点を解決するた
め，不純物の添加されていない多結晶シリコンの薄い層
をまずデポジットし，次に，事実上，不純物の添加され
ていない多結晶シリコン材料層が全て消去され，成長さ
れた酸化物層の一部分となるまで，相対的に低い温度
（800〜900℃の間）で，その上に酸化物を成長させる。
この技術により，低濃度および高濃度に不純物の添加さ
れた多結晶シリコン表面上に形成された酸化物の厚さを
一様にすることができる。不純物の添加された多結晶シ
リコン材料には，酸化プロセスが作用しないので，この
技術ではかなり純粋なシリコン層が得られる。

第15図を参照すると，薄い酸化物層113を上面に有す
る半導体ウエハ111,および酸化物層113の表面の一部分
上にリンを添加した多結晶シリコン層115を取り上げ
て，この技術が示してある。第16図は，酸化物層と多結
晶シリコン層との両方の上に一様な厚さでCVDプロセス
によりデポジットされ，かつ，不純物の添加されていな
い多結晶シリコン層117を示す。この厚さは，酸化物層
の希望する究極の厚さに依存する。

次のステップは第17図に示すように，事実上，結果的
に不純物の添加されていない多結晶シリコンがすべて消
去されるまで，不純物の添加されていない多結晶シリコ
ン層117上に酸化物層を形成することである。結果的に
は，既知量だけ不純物の添加されていないとともに，結
晶シリコン層117の厚さよりも厚い酸化物層119が得られ
る。さらに，環境によっては望まれるステップにおいて
は，不純物の添加されていない多結晶シリコン層117
（第16図）をその上にデポジットする前に，第15図の最
初に露出された表面上に，障壁酸化物の極めて薄い層を
まず成長させる。不純物の添加されていない多結晶シリ
コン層117がすべて消去される点を越えて酸化が進む。
したがって，多結晶シリコン層115内のリン，あるいは
その他の不純物は酸化物119で終わらないことが上記に
より保証されている。このような障壁層が形成されずに
酸化がさらに進むものと仮定すれば，酸化プロセスによ
り多結晶シリコン115が消費されるのに伴って，不純物
の添加された多結晶シリコン層115内の低濃度の不純物
は酸化物層の一部となり得る。

多結晶シリコン層115は，上記EEPROMの処理実施例に
おけるフローティングゲートを表すものである。一様な
厚さの酸化物層119を形成した後，制御ゲート（第18
図）を機能させるため，他の不純物添加多結晶シリコン
層121を酸化物層119の上に形成する。

第19図は，消去ゲート酸化物を形成するために印加さ
れている第15図〜第18図に関して記述したプロセスを示
すものである。第19図は，その消去酸化物層45,93が形
成される前の第11図に相当する。第11図の実施例におけ
るように，フローティングゲート15,87の露出された端
面を直接，酸化するよりも，前述の方法で表面全体を覆
うようにして，不純物の添加されていない多結晶シリコ
ン層の123をデポジットする。もし，多結晶シリコン層
が十分に薄い（例えば,500Å以下）ならば，多結晶シリ
コン層は，露出されたフローティングゲート端面の表面
における粗さに従う。第20図に示すように多結晶シリコ
ン層123が厚い酸化物層125へと変換される間，多結晶シ
リコン層123が事実上，完全に消費されるまで，多結晶
シリコン層123上に成長された酸化物層が多結晶シリコ
ン層123に置かれている。そこで，酸化物層125上に消去
ゲート127が形成され，その結果，消去ゲート127とフロ
ーティングゲート15,87の端面との間に高い品質の消去
用酸化物が得られる。

拡散された領域を形成するプロセス 高濃度でｎ形に不純物の添加されたソース／ドレイン
領域，ならびに相対的に高濃度にｐ形に不純物の添加さ
れたチャネル領域を形成するために，上述の第３図〜第
５図に示したものの代替えプロセスステップが第21図〜
第23図に示してある。第21図〜第23図に示したプロセス
は，上述の特許出願番号第204,117号に記載の第14図の
プロセスステップに示されているものを改良したもので
もある。

第21図を参照すると，半導体基板131に備えられた窒
化物マスク層133上には，エッチング停止による薄い酸
化物層135が形成されている。窒化物マスク133内に制限
された大きさを有する開口部139を形成するため，窒化
物マスク133は部分的，かつ，一時的にホトレジスト材
料137によって覆われている。相対的に高濃度でｐ形に
不純物が添加されている領域141は，基板内に，開口部1
39を介して硼素のイオン打ち込みで形成される。それ以
後のプロセスは，第３図（Ａ）および第３図（Ｂ）に関
して前に記載したものとほとんど同様である。

しかしながら，第22図に示すように，窒化物マスク13
3における全開口幅を介して次のイオン打ち込みステッ
プを実施する代わりに，それらの開口の幅がまず制限さ
れる。ホトレジスト層137を除去した後，構造体上に窒
化物層143をデポジットすることにより，この開口幅が
制限される。そこで，窒化物マスク133の開口部におい
て窒化物マスク133の端面に沿ってスペーサ145,147を残
しておき，そこで異方性のリアクティブ・イオン・エッ
チングプロセスにより層143をエッチングする。よっ
て，砒素をイオン打ち込みすることにより，基板141内
へ相対的に高濃度で,n形に不純物の添加された領域149
が形成される。領域141,149が熱によりウエハ内へ拡散
する前に，高濃度でｐ形に不純物が添加された領域141
が，高濃度でｎ形に不純物が添加された領域149の端面
から垂直方向に移動していくことは，特記すべきであろ
う。かくして，第３図〜第５図のプロセスとは異なり,p
形領域およびｎ形領域の本質的に異なった拡散速度には
全く依存しないで，領域141の位置と大きさとを良好に
制御できる。（高濃度で不純物の添加された領域149
が，代表的には１×10²⁰cm^-3の付近の不純物添加濃度の
ものであるが，相対的に高い濃度で不純物の添加された
領域141は，代表的には１×10¹⁷cm^-3の付近の不純物添
加濃度のものである。）第１の極性の不純物がイオン打
ち込みされ，第２の極性の不純物も打ち込まれるステッ
プの間，過度に補正されないように領域141の下の基板1
31の表面を保護するのがスペーサ147である。

第23図は，スペーサ145,147間の窒化物マスク133内に
配置された開口部において，シリコン基板の表面に厚い
酸化物層を成長させる次ステップを示すものである。同
時に，熱処理によりイオン打ち込みされた領域が拡が
り，その結果，高濃度のｎ形領域153,および相対的に高
濃度のｐ形領域155が形成される。スペーサ145,147によ
って制限された開口を介して酸化を行うことにより，厚
い酸化物151の幅は前より小さくなり，デバイスを小形
に構成することができる。第23図に示すプロセスステッ
プを実施した後で，窒化物マスク133を除去すると，第
６図〜第12図に関して前に記載した処理が続行される。

フローティングゲートを形成するための代替え技術 上記プロセスにおいて，第９図および第10図に関して
記述したように，エッチングプロセスにより連続した導
電性多結晶シリコンストリップが分割され，個々のフロ
ーティングゲートが得られた。ある種の環境下で利点の
ある代替え技術が，第24図および第25図に関して説明さ
れる。多結晶シリコンストリップをエッチングして個々
のフローティングゲートへと分割する代わりに，酸化プ
ロセスにより多結晶シリコンの全ての厚さが消去される
まで，露出された多結晶シリコン上に酸化物が成長させ
られる。

第24図を参照すると，第９図および第10図が拡大して
示してあり，第９図および第10図と同一の要素には同一
の参照番号が付してある。多結晶ストリップの一部分16
1がすべて酸化プロセスによって消費されるまで，スペ
ーサ71,73間で露出されている多結晶シリコンストリッ
プを酸化することにより，連続して不純物の添加された
多結晶シリコンストリップが，隣接したフローティング
ゲート15″,87″へと分割される。結果的に，消去ゲー
トとして形成される導電層165が酸化物層163の上に形成
される。

この技術の結果は,167,169により指示されたような細
い線，あるいは点に対してフローティングゲートの端面
を形成することである。この点は，形成されている消去
ゲートの反対側で，フローティングゲートと消去ゲート
との間に適当な結合をする助けをする役目をもつ。これ
については，前述の特許出願番号第204,175号の第16図
（Ｂ）に示されており，上記指定されたフローティング
ゲートを形成するための改良技術である。

上記指定されたフローティングゲート端面の利点に加
えて，第24図および第25図に関して記載されたプロセス
では，フローティングゲート（露出されたシリコン基板
11の任意の領域をエッチングして得られる。）を形成す
るための多結晶シリコンのエッチングは酸化ステップに
より置換される。このため，厚い酸化物層21を薄くする
ことができ，完全に除去することさえもできる。

フローティングゲート端面のマスク形成 第８図〜第12図に関して記述した実施例の代替えとし
て，第26図〜第29図には処理ステップの他のシーケンス
を示してある。最初に第26図を参照すると，基板173上
には，厚い酸化物部分177を含み，薄いストリップと厚
いストリップとが交互に備えられた酸化物層175が形成
されている。この酸化物層の頂上に，すぐさま，個々の
フローティングゲートへ形成されるべき導電性多結晶シ
リコン材料のストリップが配置されている。最初に，複
数のメモリセルより成るアレイを完全に横切って上記ス
トリップを事実上，延長させるよりも，形成されている
２つの隣合ったメモリセル（この場合，セル181,183）
のみを横切って延長の長さを制限するマスクにより，不
純物の添加された多結晶シリコンストリップ179が形成
されている。記述すべき後続する一連の処理ステップ
は，隣接フローティングゲート間に消去ゲートを備え，
隣接セルに結合された２つの個別の隣接フローティング
ゲートにストリップ179を分割するものである。

第26図の出発構造には，薄い制御ゲート酸化物層185
と，例えばそれぞれセル181,183に対応する制御ゲート1
87,189のような長さで，紙面に垂直な方向へと延びてい
る一連の並列な複数の制御ゲートストリップとを備えら
れている。制御ゲートの頂上，ならびに構造体の残りの
部分の頂上には，酸化物層191が形成されている。個別
のフローティングゲートを形成するのに使用すべき多結
晶シリコンストリップが２つの隣接メモリセルのみを横
切って延長されているという主な相違点に関して，第26
図に関して記載されている構造体は，前述の実施例にお
ける第７図（Ｂ）のものと同様なものである。

ストリップ179を２つのフローティングゲート部分へ
と分割するために，写真マスクにより位置決めされた井
戸状の開口部195を備えた構造体の頂上に，ホトレジス
トマスク193が形成されている。開口部195を介して受け
入れることができる構造体上でエッチングを実施するた
め,3つの異なったエッチングステップを順次，実行して
いる。第27図に示されているエッチングステップの最初
のものは，酸化物層185,191の異方性乾式エッチングで
ある。もちろん，次に酸化物層内部の開口部は事実上，
ホトレジスト層193内部の開口部195と一致させる。第28
図に示されている第２のエッチングは，相互に分離され
ている隣接メモリセル181,183に対して，多結晶シリコ
ン層179をフローティングゲートへと分離するために行
われた，多結晶シリコン層179の異方性エッチングであ
る。酸化物よりもはるかに高速で，不純物の添加された
多結晶シリコン材料のみに対してエッチングが選択的に
作用するので，露出された酸化物層は事実上，影響を受
けない。

第３のエッチングステップは第29図に示されており，
ホトレジスト193の下で，露出された酸化物層191,185の
側壁を逆方向に動かす短時間の異方性湿式エッチングで
ある。同時に，厚いフィールド酸化物部分177は垂直エ
ッチングされ，フローティングゲートの下で垂直方向に
エッチングされる。結果的に，隣接したフローティング
ゲートの端面197,199がきれいな状態で露出される。

一旦，これらのフローティングゲート端面が露出され
ると，ホトレジスト材料193が除去され，他の実施例に
関して前に記述したような方法で，露出されたフローテ
ィングゲート部分197,199上に消去ゲート酸化物層が成
長させられる。その後，エッチングにより形成され，か
つ，成長された消去ゲート酸化物のみによってフローテ
ィングゲートの端面197,199から隔離された開口部の内
部に，通常，不純物の添加された多結晶シリコンのよう
な導電性材料がデポジットされる。これにより，消去ゲ
ートが形成される。第29図に示す異方性湿式エッチング
ステップでは，露出されたフローティングゲート端面19
7,199の量を良好に制御することができるので，これら
のフローティングゲートと，引続き形成される消去ゲー
トとの間の結合領域は注意深く制御できる。この制御ゆ
えに，写真マスクでの位置決め許容値の範囲内で，消去
ゲートとフローティングゲートとの間で，可能な位置決
めのずれを補正するために，各フローティングゲートの
反対側に消去ゲートを配置する必要はない。この点は，
他のEEPROMプロセスにおいて使われているのとは異な
る。実は，第１図〜第14図に関して記述した実施例にお
いては，各フローティングゲートに対して２つの消去ゲ
ートが結合されているものとして図示されているが，そ
のフローティングゲートと消去ゲートとの間の結合領域
を良好に制御すれば，これらの図面に示されている１個
おきの消去ゲートは，希望するならば省略することもで
きる。

第26図〜第29図のプロセスの実施例において，露出さ
れた多結晶シリコンのフローティングゲート材料はエッ
チングして取り去られる。しかしながら，ここに記載さ
れているプロセスは，第24図および第25図に関して前に
記載されている酸化プロセスにより，多結晶シリコンス
トリップ179を２つのフローティングゲートに分割する
ようにも変更することができる。

実施例に関して本発明の種々の実施例が記載されてい
るとはいえ，本発明は特許請求の範囲に記載の全てによ
り規定されるものであると理解されたい。

【図面の簡単な説明】

第１図は，本発明により半導体基板上に形成された電気
的に消去可能であって，かつ，プログラム可能な複数個
の読出し専用メモリセルの拡大平面を表す系統図であ
る。 第２図（Ａ）は，第１図の区分Ａ−Ａで展開したメモリ
アレイの断面図である。 第２図（Ｂ）は，第１図の区分Ｂ−Ｂで展開したメモリ
アレイの断面図である。 第３図（Ａ），第４図（Ａ），第５図（Ａ），第６図
（Ａ），および第７図（Ａ）は，第１図の区分Ａ−Ａで
展開したメモリデバイスの形成において，種々の初期処
理ステップを示す断面図である。 第３図（Ｂ），第４図（Ｂ），第５図（Ｂ），第６図
（Ｂ），および第７図（Ｂ）は，第３図（Ａ），第４図
（Ａ），第５図（Ａ），第６図（Ａ），および第７図
（Ａ）にそれぞれ対応し，第１図の区分Ｂ−Ｂで展開し
たメモリデバイスの形式において，種々の初期ステップ
を示す断面図である。 第８図〜第12図は，第１図の区分Ｂ−Ｂで展開したメモ
リデバイスを形成する後半処理ステップを示す図であ
る。 第13図は，第１図の区分Ｂ−Ｂで展開したメモリ回路の
完成された隣接メモリセルの拡大図である。 第14図は，第１図〜第13図の技術にしたがって形成され
た,1つのメモリセルの等価電気回路図である。 第15図〜第18図は，酸化物層を成長させる代替え技術に
採用されている一連の処理ステップを示す。 第19図および第20図は，第15図〜第18図によって示され
る技術の特定の適用例を示す図である。 第21図〜第23図は，基板内に拡散領域を形成するための
代替え技術において採用されている一連の処理ステップ
を示す図である。 第24図および第25図は，多結晶シリコンストリップを個
々の複数フローティングゲートに分割するための代替え
技術を示す図である。 第26図〜第29図は，個々のフローティングゲートを形成
するための代替えプロセスを示す図である。 （符号の説明） 11,173……基板 13……基板表面 14……チャネル 15,29,75……ゲート（制御ゲート） 15′……ストリップ 17……ゲート酸化物層 19,21……フィールド酸化物ストリップ 23,47,62……ソース／ドレイン拡散層 25,26,65……厚い酸化物ストリップ 27……隣接領域 29,87,15″,87″,197,199……ゲート（フローティング
ゲート） 75……制御ゲートストリップ 31′……酸化物層 33,95,119,177……厚い酸化物層 35,37……絶縁スペーサ 39,41,165……消去ゲート 43,45,93……誘電体層 49……ゲート酸化物 51……窒化物層 53〜56……開口部 57,59……ｎ形領域 61,63……ｐ形領域 66,67……ホトレジスト部（ホトレジストマスク） 71,81,83,145,147,173……スペーサ 77……層 85……二酸化シリコン層 89……間隙 101,103,105……キャパシタンス 117,121……多結晶シリコン層 129,179……ストリップ 133……窒化物マスク 137,195……ホトレジスト材料 139,193……開口部 141,149……領域 163,175,185,191……酸化物層 167,169,197,199……端面 181,183……セル

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−1987（ＪＰ，Ａ) 特開 平２−110981（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (32)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上にフラッシュ形EEPROMセルの
   ２次元アレイを形成する方法であって、 前記基板上に並列に連続して細長く延びる複数の第１の
   導電性材料のストリップを前記基板から第１の誘電体層
   によって絶縁して形成するステップと、 前記第１の複数の導電性材料のストリップおよび前記基
   板上に、前記第１のストリップから第２の誘電体層によ
   って絶縁して、並列に連続して細長く延びる複数の第２
   の導電性材料の制御ゲートとなるストリップを形成し、
   前記第１および第２の複数の導電性材料のストリップは
   互いにその長さ方向が略直角になるように形成されてい
   るステップと、 続いて、前記第２の複数の並列の導電性ストリップのう
   ち隣合うストリップの対向する縁に沿い、相互の方向に
   延びるがそれらの間に一定の空間を規定してスペーサを
   形成するステップと、および 続いて、前記スペーサで規定された空間を介して前記第
   １の複数の導電性ストリップから材料を除去して、前記
   第１の複数の導電性ストリップを個々のフローティング
   ゲートに分離するステップと、 から構成したフラッシュ形EEPROMセルの２次元アレイの
   製造方法。
2. 【請求項２】前記第１の複数の導電性ストリップの材料
   を除去するステップは、前記第１の複数のストリップに
   間隙を形成することによって、電気的に隔離されたフロ
   ーティングゲートを形成するステップである請求項１記
   載の製造方法。
3. 【請求項３】前記第１の複数のストリップに間隙を形成
   するステップは、前記複数のスペーサにより規定された
   領域内で前記第１の複数のストリップに対してエッチン
   グ液をつけるステップを含む請求項２記載の製造方法。
4. 【請求項４】前記第１の複数のストリップの内部に間隙
   を形成するステップは、前記複数のスペーサにより規定
   された領域内で前記第１の複数のストリップを酸化する
   ステップを含む請求項２記載の製造方法。
5. 【請求項５】除去工程を実行するステップは、前記第１
   のストリップを相互に隔離された複数のフローティング
   ゲートに分離するステップと、前記フローティングゲー
   トの隣接する端面を粗面に形成するステップと、および
   前記隣接する端面を覆って誘電体を形成するステップと
   を含む請求項１記載の製造方法。
6. 【請求項６】前記第１の誘電体層は、 前記半導体構造体上に実質的に一様な厚さの不純物が添
   加されていない多結晶シリコン材料の層を形成するステ
   ップと、および 続いて、実質的に、純物が添加されていない多結晶シリ
   コン材料層の全体が消費され、かつ、成長された酸化物
   層の一部分となるまで、前記不純物が添加されていない
   多結晶シリコン材料層上に酸化物層を成長させるステッ
   プと、 により形成される請求項４記載の製造方法。
7. 【請求項７】前記第２の誘電体層は、 前記半導体構造体を横切って実質的に一様な厚さの不純
   物が添加されていない多結晶シリコン材料層を形成する
   ステップと、および 続いて、実質的に、不純物が添加されていない多結晶シ
   リコン材料層の全体が消費され、かつ、成長された酸化
   物層の一部分となるまで、前記不純物が添加されていな
   い多結晶シリコン材料層上に酸化物層を成長させるステ
   ップと、 により形成される請求項１記載の製造方法。
8. 【請求項８】第１の複数の細長いストリップを形成する
   ステップは、620℃より高い温度で減圧CVD法により不純
   物が添加された多結晶シリコンを堆積させるステップを
   含み、かつ、さらに第２の複数の細長いストリップを形
   成するステップは、600℃より低い温度で減圧CVD法によ
   り不純物が添加された多結晶シリコンを堆積させるステ
   ップを含む請求項１記載の製造方法。
9. 【請求項９】前記第１および第２の複数の細長いストリ
   ップの両方を形成する前に、さらに、半導体基板の隣接
   した複数領域で反対側極性の添加物をイオン打ち込みす
   るステップからなる方法であって、 内部に複数の開口を有する前記基板を覆って第１のマス
   ク層を形成するステップと、 前記開口の片側から前記開口の一部分を覆うように前記
   第１のマスク層を覆って第２のマスクを与えることによ
   って、前記開口の反対側に隣接して前記基板に第１の制
   限された開口を残しておくステップと、 前記第１の制限された開口を介して第１の極性の不純物
   の第１の打ち込みを行うステップと、 前記第１のマスク層をそのまま保持しておいて前記第２
   のマスクを除去するステップと、 少なくとも前記開口の反対側に沿って前記開口内にスペ
   ーサを形成することによって、前記開口を介して第２の
   制限された開口を形成するステップと、および 前記第２の制限された開口を介して前記第１の極性とは
   反対の第２の極性の第２の打ち込みを行うステップとを
   含み、 これにより、前記スペーサは第１の極性の不純物が打ち
   込まれた前記半導体基板の表面を前記反対の第２の極性
   の第２の打ち込みによる過度の補正から保護するように
   構成した請求項１記載の製造方法。
10. 【請求項１０】半導体基板上にフラッシュ形EEPROMセル
    の２次元アレイを形成する方法であって、 前記基板上に並列に細長く延びる複数の第１の導電性材
    料のストリップを前記基板から第１の誘電体層によって
    絶縁して形成するステップと、 前記第１の複数の導電性材料のストリップおよび前記基
    板上に前記第１のストリップから第２の誘電体層によっ
    て絶縁して、並列に細長く延びる複数の第２の導電性材
    料のストリップを形成し、前記第１および第２の複数の
    導電性材料のストリップは互いにその長さ方向が略直角
    になるように形成されることによって、コントロールゲ
    ートを形成するステップと、 前記制御ゲートの反対側端面に沿い、かつ、相互の方向
    に延長され、内部に前記第１の複数のストリップの複数
    部分を露出させる予め規定された幅の間隙をそれらの間
    に残しておくための誘電体材料より成る複数のスペーサ
    を形成するステップと、 前記第１の複数のストリップの前記露出された部分をエ
    ッチングにより除去することによって、エッチングで生
    じた複数のスペースの間に延長されている隔離されたフ
    ローティングゲートを形成するステップと、 続いて、前記間隙を拡大させるように複数のスペーサの
    大きさを減じることによって、前記複数のスペーサに隣
    接した前記複数のフローティングゲートの表面領域部分
    を露出させるステップと、 複数のフローティングゲートの露出された表面を覆って
    第３の誘電体層を形成させるステップと、および 前記第３の誘電体を横切って導電性材料の並列に長く配
    置された第３の複数のストリップを形成することによっ
    て、消去ゲートを形成するステップと、 から構成したフラッシュ形EEPROMセルの２次元アレイの
    製造方法。
11. 【請求項１１】前記複数のスペーサを形成するステップ
    は、時間順列で第１および第２のスペーサ部分を相互に
    隣接して形成し、前記第１のスペーサ部分の材料が前記
    第２のスペーサ部分の材料よりも与えられたエッチング
    プロセスにおいてエッチング速度のかなり遅い応答を示
    すものであり、かつ、複数のスペーサの大きさを減ずる
    ステップは前記与えられたエッチングプロセスにより前
    記第２のスペーサ部分を除去するステップを含む請求項
    10記載の製造方法。
12. 【請求項１２】前記第１のスペーサ部分は高密度化した
    不純物が添加されていない二酸化シリコンで形成され、
    前記第２のスペーサ部分はリンまたはホウ素−リンのい
    ずれかが不純物として添加された二酸化シリコンで形成
    され、前記与えられたエッチングプロセスは湿式エッチ
    ングである請求項11記載の製造方法。
13. 【請求項１３】前記複数のスペーサを形成するステップ
    は、１つのスペーサ部分を形成するステップを含み、か
    つ、複数のスペーサの大きさを減ずるステップは、その
    大きさを減ずるように前記１つのスペーサ部分をエッチ
    ングするステップを含む請求項10記載の製造方法。
14. 【請求項１４】複数の消去ゲートが形成される前に複数
    の制御ゲートを覆って第４の誘電体層を形成することに
    よって、前記制御ゲートおよび消去ゲートを隔離するス
    テップからさらになる請求項10記載の製造方法。
15. 【請求項１５】前記第2,第３および第４の誘電体層は、
    独立したステップで形成されることによって、各誘電体
    層が要求される特定機能をはたすように最適化される請
    求項14記載の製造方法。
16. 【請求項１６】導電性材料の第３の複数の長いストリッ
    プを形成するステップは、前記複数の制御ゲートと実質
    的に並列な方向に前記ストリップを形成する請求項10記
    載の製造方法。
17. 【請求項１７】第１の複数の長いストリップを形成する
    ステップは、620℃より高い温度で減圧CVD法により不純
    物が添加された多結晶シリコンを堆積させるステップを
    含み、かつ、第２の複数の長いストリップを形成するス
    テップは、600℃より低い温度で減圧CVD法により不純物
    が添加された多結晶シリコンを堆積させるステップを含
    む請求項10記載の製造方法。
18. 【請求項１８】半導体基板上に複数のフラッシュ形EEPR
    OMセルを形成する方法であって、 前記メモリセルのうちの隣接した２つのメモリセルを横
    切って第１の誘電体層により前記基板から絶縁させた不
    純物が添加された多結晶シリコンの導電性材料の第１の
    層を形成するステップと、 前記第１の多結晶シリコン層を覆って第２の誘電体層を
    形成するステップと、 前記隣接したメモリセルのそれぞれを覆って制御ゲート
    として不純物が添加された第２の多結晶シリコンの導電
    性材料の層を形成するステップと、 前記制御ゲートと前記第２の誘電体層の露出された複数
    部分を横切って第３の誘電体層をそれらの間に形成する
    ステップと、 隣接したセル間に配置されているがそれらの間に延びる
    第１の多結晶シリコン層を覆った内部に開口を有する前
    記第３の誘電体層を覆ってマスクを形成するステップ
    と、 異方性エッチングすることによりホトレジストマスクの
    開口の下の前記第３の誘電体層および前記第１の不純物
    が添加された多結晶シリコン層を除去することによっ
    て、第１の不純物が添加された多結晶シリコン層を前記
    少なくとも２つの隣接したセルのそれぞれに対する別々
    のフローティングゲートへと分離し、前記開口の下の構
    造体内に井戸状の開口を残しておくステップと、 続いて、異方性エッチングにより前記ホトレジストマス
    クの開口を通して露出された前記第３の誘電体層を部分
    的にエッチングすることによって、垂直の誘電体壁面を
    越えて前記井戸状の開口へ延びる、分離された第１の不
    純物が添加された多結晶シリコン層の端面を残しておく
    ため、前記ホトレジストの開口の下の領域から垂直の誘
    電体壁面を除去するステップと、 前記マスクを前記第３の誘電体層からはぎ取るステップ
    と、 前記井戸状の開口内で露出された多結晶シリコンのフロ
    ーティングゲートを覆って第４の誘電体層を形成するス
    テップと、および 第４の誘電体層が前記消去ゲートを分離された第１の多
    結晶シリコン層のフローティングゲートのそれぞれから
    分離する方法で、前記井戸状の開口内に消去ゲートを形
    成するステップと、 から構成したフラッシュ形EEPROMセルの製造方法。
19. 【請求項１９】前記第1,第２あるいは第４の誘電体層の
    任意の１つは、 前記半導体構造体を横切って実質的に一様な厚さの不純
    物が添加されていない多結晶シリコン材料の層を形成す
    るステップと、および 続いて、実質的に、不純物が添加されていない多結晶シ
    リコン材料層の全体が消費され、かつ、成長された酸化
    物層の一部となるまで、不純物が添加されていない多結
    晶シリコン材料層上に酸化物層を成長させるステップ
    と、 によって形成される請求項18記載の製造方法。
20. 【請求項２０】第１の多結晶シリコン層を形成するステ
    ップは、620℃より高い温度で減圧CVD法により不純物が
    添加された多結晶シリコンを堆積させるステップを含
    み、さらに第２の多結晶シリコン層を形成するステップ
    は、600℃より低い温度で減圧CVD法により不純物が添加
    された多結晶シリコンを堆積させるステップを含む請求
    項18記載の製造方法。
21. 【請求項２１】前記第１および第２の不純物が添加され
    た多結晶シリコン層の両方を形成する前に、半導体基板
    の隣接した複数の領域内で第１の極性の添加物を打ち込
    むステップからなる方法であって、 複数の開口を内部に有する前記基板を覆って第１のマス
    ク層を形成するステップと、 前記開口の片側から前記開口の一部分を覆うように前記
    第１のマスク層を覆って第２のマスクを与えることによ
    って、前記開口の反対側に隣接して前記基板に第１の制
    限された開口部を残しておくステップと、 前記第１の制限された開口部を介して第１の極性の不純
    物の第１の打ち込みを行うステップと、 前記第１のマスク層をそのまま保持しておいて前記第２
    のマスクを除去するステップと、 少なくとも前記開口の反対側に沿って前記開口内にスペ
    ーサを形成することによって、前記開口を通して第２の
    制限された開口部を形成するステップと、 前記第２の制限された開口を介して前記第１の極性とは
    反対の第２の極性の第２の打ち込みを行うステップとを
    含み、 これによって、前記スペーサは第１の極性の不純物が打
    ち込まれた前記半導体基板の表面を前記反対の第２の極
    性の第２の打ち込みによる過度の補正から保護する請求
    項18記載の製造方法。
22. 【請求項２２】半導体基板上に複数のフラッシュ形EEPR
    OMセルを形成する方法であって、 前記メモリセルのうちの隣接した２つのメモリセルを横
    切って第１の誘電体層により前記基板から絶縁させた不
    純物が添加された多結晶シリコンの導電性材料の第１の
    層を形成するステップと、 前記第１の多結晶シリコン層を覆って第２の誘電体層を
    形成するステップと、 前記隣接したメモリセルのそれぞれを覆って制御ゲート
    として不純物が添加された多結晶シリコンの第２の導電
    性材料の層を形成するステップと、 前記制御ゲートと前記第２の誘電体層の露出された複数
    部分を横切って第３の誘電体層をその間に形成するステ
    ップと、 隣接したセル間に配置されているがそれらの間に延びる
    第１の多結晶シリコン層を覆った内部に開口を有する前
    記第３の誘電体層を覆ってマスクを形成するステップ
    と、 ホトレジストマスクの開口の下の第３の誘電体層を除去
    することによって、前記第１の多結晶シリコン層を露出
    させるステップと、 第１の多結晶シリコン層が完全に消費されるように、第
    １の多結晶シリコン層上のマスク開口を介して酸化物を
    成長させることによって、第１の不純物が添加されてい
    る多結晶シリコン層を前記少なくとも２つの隣接したセ
    ルのそれぞれに対する別々のフローティングゲートに分
    離するステップと、および 前記マスク開口を通じて消去ゲートを形成するステップ
    と、 から構成したフラッシュ形EEPROMセルの製造方法。
23. 【請求項２３】EEPROMセルの製造方法において、露出さ
    れた表面を覆う成長速度がかなり異なる酸化物を有する
    不純物が添加されたシリコン材料のゲートと酸化物材料
    の露出された表面を形成し、不純物が添加された多結晶
    シリコン材料のゲートはフローティングゲートである半
    導体構造体上に酸化物層を形成する方法であって、 露出された多結晶シリコン材料のゲートと酸化物材料を
    横切って実質的に一様な厚さを有する不純物が添加され
    ていない多結晶シリコン材料の層を形成するステップ
    と、 続いて、不純物が添加されていない多結晶シリコン材料
    層上に酸化物層を成長させることによって、前記層から
    不純物が添加されていない多結晶シリコン材料を消費さ
    せるステップと、および 続いて、酸化物の成長させられた層の上に別の多結晶シ
    リコン材料の層を形成することによって、制御ゲートを
    形成するステップと、 から構成したフラッシュ形EEPROMセルを形成する製造方
    法。
24. 【請求項２４】酸化物層を成長させるステップは、実質
    的に、不純物が添加されていない多結晶シリコン材料層
    の全体が消費され、かつ、成長された酸化物層の一部分
    となるまで、前記酸化物を成長させるステップを含む請
    求項23記載の製造方法。
25. 【請求項２５】フラッシュ形EEPROMセルの製造方法にお
    いて、集積回路の電気的なフローティングゲートである
    不純物が添加された多結晶シリコン導体上へ酸化物層を
    形成する方法であって、 前記不純物が添加されたシリコン表面上へ、不純物が添
    加されていない多結晶シリコン材料層を形成させるステ
    ップと、 続いて、実質的に、不純物が添加されていない多結晶シ
    リコン材料層の全体が消費され、かつ、成長された酸化
    物層の一部分となるまで、不純物が添加されていない多
    結晶シリコン材料層上へ酸化物層を成長させるステップ
    と、および 続いて、前記酸化物層の少なくとも一部分の上に導電性
    消去ゲートを形成するステップと、 から構成したフラッシュ形EEPROMセルの製造方法。
26. 【請求項２６】半導体基板上にフラッシュ形EEPROMメモ
    リセルアレイを形成する方法であって、 前記基板を横切ってゲート酸化物を形成する絶縁材料の
    薄い層を形成するステップと、 前記酸化物を横切って不純物が添加されている多結晶シ
    リコン材料の実質的に並列な第１のストリップのセット
    を形成して、それらを横切って第１の長い導電性ストリ
    ップのセットを形成するステップと、 続いて、前記ゲート酸化物および前記不純物が添加され
    ている多結晶シリコン材料ストリップの頂部表面を覆っ
    て延びる不純物が添加されていない多結晶シリコン材料
    の層を形成するステップと、実質的に、不純物が添加さ
    れていない多結晶シリコン材料層の全体が消費され、か
    つ、成長された酸化物層の一部分となるまで、不純物が
    添加されていない多結晶シリコン材料層上の酸化物層を
    成長させるステップと、 続いて、前記成長された酸化物層を横切って不純物が添
    加された多結晶シリコン材料の実質的に並列な第２のス
    トリップのセットを形成して、それらを横切って第２の
    長い導電性ストリップのセットを形成し、前記第１およ
    び第２の導電性ストリップのセットは、長さ方向が相互
    に実質的に垂直であり、コントロールゲートを形成する
    ステップと、 続いて、前記第２の導電性ストリップの間に前記第１の
    導電性ストリップのセットの複数の部分を除去すること
    によって、前記第１の導電性ストリップのセットのそれ
    ぞれの長さ方向に沿って複数の電気的に隔離されたメモ
    リセルのフローティングゲートを形成するステップと、 から構成したフラッシュ形EEPROMメモリセルアレイの製
    造方法。
27. 【請求項２７】酸化物絶縁層により半導体基板および不
    純物が添加された多結晶シリコン制御ゲートから分離さ
    れた不純物が添加された多結晶シリコンのフローティン
    グゲートと、消去用酸化物層により前記フローティング
    ゲートの一部分から分離された消去ゲートとを備えたフ
    ラッシュ形EEPROMセルを製造する方法であって、 620℃よりも高い温度で前記フローティングゲートの多
    結晶シリコンを堆積させるステップと、 前記制御ゲートの多結晶シリコン層の表面の一部分を覆
    って前記消去用ゲート酸化物を成長させるステップと、 600℃よりも低い温度で前記制御ゲートの多結晶シリコ
    ン層を堆積させるステップと、 前記制御ゲートの多結晶シリコン層を覆って絶縁性酸化
    物層を成長させるステップと、 前記消去ゲート酸化物により前記フローティングゲート
    から分離され、かつ、前記絶縁性酸化物層により前記制
    御ゲートから分離された位置に導電性消去ゲートを形成
    するステップとを含む製造方法。
28. 【請求項２８】半導体基板の隣接した領域に反対極性の
    導電形の不純物を打ち込むことによりソースとドレイン
    の領域を形成するフラッシュ形EEPROMセルを製造する方
    法であって、 内部に複数の開口を有する前記基板を覆って第１のマス
    ク層を形成するステップと、 前記開口の片側から前記開口の一部分を覆うように前記
    第１のマスク層を覆って第２のマスクを与えることによ
    って、前記開口の反対側に隣接して前記基板に第１の制
    限された開口を残すステップと、 前記第１の制限された開口を介して第１の極性の不純物
    の第１の打ち込みを行うステップと、 前記第１のマスク層をそのまま保ちながら前記第２のマ
    スクを除去するステップと、 少なくとも前記開口の前記反対側に沿って前記開口の内
    部にスペーサを形成することによって、前記開口を通っ
    て第２の制限された開口部を形成するステップと、 前記第２の制限された開口部を介して前記第１の極性と
    は逆の第２の極性の不純物の第２の打ち込みを行うステ
    ップと、 それによって、前記スペーサは反対の第２の極性の前記
    第２の不純物の打ち込みが過度に補正されないように第
    １の極性の不純物で打ち込まれた前記半導体基板の表面
    を保護し、 続いて、前記第２の制限された開口部を介して前記基板
    内に厚い酸化物の層を成長させるステップと、および 続いて、厚い酸化物層と重なる少なくとも一端を有する
    フローティングゲートのアレイを形成するステップと、 から構成したフラッシュ形EEPROMセルの製造方法。
29. 【請求項２９】半導体基板上に複数のメモリセルアレイ
    を形成してフラッシュ形EEPROMセルを製造する方法であ
    って、 少なくとも２つの隣接したメモリセルを横切って延長さ
    れていて、かつ、その間に薄い絶縁層により前記基板か
    ら絶縁された不純物が添加された多結晶シリコンストリ
    ップを形成するステップと、 前記少なくとも２つの露出させたセルの間で、セルの一
    部分を残すためのマスクにより多結晶シリコンストリッ
    プを保護するステップと、および 露出された部分が酸化プロセスによって完全に消費され
    るまで前記露出され、不純物が添加された多結晶シリコ
    ンを酸化することによって、前記隣接したセルのそれぞ
    れに関連して電気的に分離された複数のフローティング
    ゲートを残しておくステップと、 から構成したフラッシュ形EEPROMセルの製造方法。
30. 【請求項３０】間に絶縁層を有する前記第１の層を覆っ
    て配置された前記隣接セルのそれぞれにおいて不純物が
    添加された第２の多結晶シリコンの層により、少なくと
    も部分的に、前記マスクが与えられる請求項29記載の製
    造方法。
31. 【請求項３１】前記開口はホトレジストマスクにある穴
    により形成されたものである請求項29記載の製造方法。
32. 【請求項３２】半導体基板上にフラッシュ形EEPROMセル
    の２次元アレイを形成する方法であって、 基板上に、長さ方向が第１の方向に延び第２の方向に間
    隔をとって並列に配置された誘電体ストリップを形成
    し、前記第１および第２の方向は相互に実質的に垂直に
    向いている誘電体ストリップを形成するステップと、 前記基板上に、長さ方向が第２の方向に延び第１の方向
    に間隔をとって並列に配置された連続して細長く延びる
    複数の第１の導電性材料のストリップを、誘電体ストリ
    ップ間にある基板から第１の誘電体層によって絶縁する
    ように形成するステップと、 前記第１の複数の導電性材料のストリップおよび前記基
    板上に、前記第１のストリップから第２の誘電体層によ
    って絶縁して、長さ方向が第１の方向に延びる並列に配
    置された連続して細長く延びる複数の第２の導電性材料
    のストリップを形成し、前記第２の複数の導電性ストリ
    ップは第２の方向に間隔を保って設けられ、誘電体スト
    リップ間にありかつ部分的に誘電体ストリップと重複す
    ることによって、制御ゲートを形成するステップと、 続いて、前記第２の複数の並列の導電性ストリップのう
    ち隣合うストリップの対向する縁に沿い、相互の方向に
    延びるがそれらの間に一定の空間を規定してスペーサを
    形成するステップと、および 続いて、前記スペーサで規定された空間を介して前記第
    １の複数の導電性ストリップから材料を除去して、前記
    第１の複数の導電性ストリップを個々のフローティング
    ゲートに分離するステップと、 から構成したフラッシュ形EEPROMセルの２次元アレイの
    製造方法。