JP3097200B2 - 半導体装置 - Google Patents
半導体装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体基板上に形成されたウェル領域の電圧を変化させ
る手段を有する半導体装置に関する。
半導体基板上に形成されたウェル領域の電圧を変化させ
る手段を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置の一種に、電気的に情報の書
込みおよび消去が可能なフラッシュメモリ（Ｆｌａｓｈ
Ｍｅｍｏｒｙ）がある。
込みおよび消去が可能なフラッシュメモリ（Ｆｌａｓｈ
Ｍｅｍｏｒｙ）がある。
【０００３】例えば、「アイ・イー・イー・イー・ジャ
ーナル・オブ・ソリッド・ステートサーキット誌（ＩＥ
ＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ）」第２５巻，第５号，１９９０
年，１０月，第１１４７頁−１１５１頁に所載の論文、
「アン・８０−ｎｓ・１−Ｍｂ・フラッシュ・メモリ・
ウィズ・オンチップ・イレイズ／イレイズ・ベリファイ
・コントローラ（Ａｎ８０−ｎｓ １−Ｍｂ Ｆｌａｓ
ｈ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｏｎ−ＣｈｉｐＥｒａｓ
ｅ／Ｅｒａｓｅ−Ｖｅｒｉｆｙ Ｃｏｎｔｒｏｌｌｅ
ｒ）」にフラッシュメモリが示されている。これは図９
に示すようにＰ型シリコン基板１にドレインとソースと
して機能するＮ型不純物拡散領域２Ａ，２Ｂを設け、さ
らにＰ型シリコン基板１上に絶縁膜５により外部から電
気的に絶縁された浮遊ゲート３とメモリ素子をスイッチ
ング制御する制御ゲート４が設けられている。また、浮
遊ゲートと基板間には一般にトンネル酸化膜と呼ばれ、
厚さ１０ｎｍ前後の酸化シリコン膜が形成されている。
このメモリ素子へ情報の書込みを行う場合は、メモリ素
子の制御ゲートとドレインを高電圧にし、ソースを接地
電圧とし、ホットキャリア注入により浮遊ゲートに電子
を注入し、情報の消去を行う場合は、メモリ素子の制御
ゲートを接地電位、ドレインを浮遊状態、ソースを高電
圧とし、Ｆ−Ｎトンネリング（ファウラ−ノルドハイム
・トンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔ
ｕｎｎｅｌｉｎｇ））により浮遊ゲートの電子を放出し
て行なう。このメモリ素子の特性は、図１０に示す電流
特性図のように、メモリ素子が消去状態の時は曲線Ｉ1
のように低い制御ゲート電圧で電流が流れ、書込み状態
の時は曲線Ｉ2 のように高い制御ゲート電圧を印加しな
いと電流が流れないので、このしきい値電圧の変化を利
用して情報の書込みを行なう。
ーナル・オブ・ソリッド・ステートサーキット誌（ＩＥ
ＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ）」第２５巻，第５号，１９９０
年，１０月，第１１４７頁−１１５１頁に所載の論文、
「アン・８０−ｎｓ・１−Ｍｂ・フラッシュ・メモリ・
ウィズ・オンチップ・イレイズ／イレイズ・ベリファイ
・コントローラ（Ａｎ８０−ｎｓ １−Ｍｂ Ｆｌａｓ
ｈ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｏｎ−ＣｈｉｐＥｒａｓ
ｅ／Ｅｒａｓｅ−Ｖｅｒｉｆｙ Ｃｏｎｔｒｏｌｌｅ
ｒ）」にフラッシュメモリが示されている。これは図９
に示すようにＰ型シリコン基板１にドレインとソースと
して機能するＮ型不純物拡散領域２Ａ，２Ｂを設け、さ
らにＰ型シリコン基板１上に絶縁膜５により外部から電
気的に絶縁された浮遊ゲート３とメモリ素子をスイッチ
ング制御する制御ゲート４が設けられている。また、浮
遊ゲートと基板間には一般にトンネル酸化膜と呼ばれ、
厚さ１０ｎｍ前後の酸化シリコン膜が形成されている。
このメモリ素子へ情報の書込みを行う場合は、メモリ素
子の制御ゲートとドレインを高電圧にし、ソースを接地
電圧とし、ホットキャリア注入により浮遊ゲートに電子
を注入し、情報の消去を行う場合は、メモリ素子の制御
ゲートを接地電位、ドレインを浮遊状態、ソースを高電
圧とし、Ｆ−Ｎトンネリング（ファウラ−ノルドハイム
・トンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔ
ｕｎｎｅｌｉｎｇ））により浮遊ゲートの電子を放出し
て行なう。このメモリ素子の特性は、図１０に示す電流
特性図のように、メモリ素子が消去状態の時は曲線Ｉ1
のように低い制御ゲート電圧で電流が流れ、書込み状態
の時は曲線Ｉ2 のように高い制御ゲート電圧を印加しな
いと電流が流れないので、このしきい値電圧の変化を利
用して情報の書込みを行なう。
【０００４】しかし、このメモリ素子の消去方式につい
ては、ソースに印加する電圧はソースを形成するＮ型不
純物拡散領域の接合耐圧以上は加えられず、場合によっ
ては所望の消去特性を得られない場合がある。そのため
メモリ素子を形成した基板を高電圧として消去する方式
もある。実際には、半導体装置の基板全体を高電圧とす
ると、同一基板上の他の回路が動作しなくなるので、図
１１に示すような構造で消去を行うことになる。
ては、ソースに印加する電圧はソースを形成するＮ型不
純物拡散領域の接合耐圧以上は加えられず、場合によっ
ては所望の消去特性を得られない場合がある。そのため
メモリ素子を形成した基板を高電圧として消去する方式
もある。実際には、半導体装置の基板全体を高電圧とす
ると、同一基板上の他の回路が動作しなくなるので、図
１１に示すような構造で消去を行うことになる。
【０００５】図１１（ａ）はメモリ素子とその周辺の平
面図であり、図１１（ｂ）は図１１（ａ）のＸ−Ｘ線断
面図である。
面図であり、図１１（ｂ）は図１１（ａ）のＸ−Ｘ線断
面図である。
【０００６】Ｐ型シリコン基板１０１上にＮ型ウェル領
域１０２を形成し、このＮ型ウェル領域１０２内にＰ型
ウェル領域１０３を形成し、メモリ素子のドレインおよ
びソースとして機能するＮ型不純物拡散領域１０４Ｂと
１０４ＣをＰ型ウェル領域１０３に形成し、メモリ素子
の浮遊ゲート１０８と制御ゲート１０９を形成し、Ｐ型
ウェル領域１０３にＰ型不純物拡散領域１０５Ａを形成
し、Ｎ型ウェル領域にＮ型不純物拡散領域１０４Ａを形
成し、Ｎ型とＰ型の不純物拡散領域１０４Ａ，１０４
Ｂ，１０４Ｃ，１０５Ａはそれぞれフィールド酸化膜１
０６で分離され、金属配線層１１０Ａ，１１０Ｃ，１１
０Ｄは層間絶縁膜１０７上に形成され、金属配線層１１
０Ａは、コンタクト孔１２０Ａと１２０ＢでＮ型不純物
拡散領域１０４ＡとＰ型不純物拡散領域１０５Ａと電気
的に接続され、金属配線層１１０Ｃは、コンタクト孔１
２０Ｃでメモリ素子のドレインとして機能するＮ型不純
物拡散領域１０４Ｂと電気的に接続され、金属配線層１
１０Ｄはコンタクト孔１２０Ｄでメモリ素子のソースと
して機能するＮ型不純物拡散領域１０４Ｃと電気的に接
続する。
域１０２を形成し、このＮ型ウェル領域１０２内にＰ型
ウェル領域１０３を形成し、メモリ素子のドレインおよ
びソースとして機能するＮ型不純物拡散領域１０４Ｂと
１０４ＣをＰ型ウェル領域１０３に形成し、メモリ素子
の浮遊ゲート１０８と制御ゲート１０９を形成し、Ｐ型
ウェル領域１０３にＰ型不純物拡散領域１０５Ａを形成
し、Ｎ型ウェル領域にＮ型不純物拡散領域１０４Ａを形
成し、Ｎ型とＰ型の不純物拡散領域１０４Ａ，１０４
Ｂ，１０４Ｃ，１０５Ａはそれぞれフィールド酸化膜１
０６で分離され、金属配線層１１０Ａ，１１０Ｃ，１１
０Ｄは層間絶縁膜１０７上に形成され、金属配線層１１
０Ａは、コンタクト孔１２０Ａと１２０ＢでＮ型不純物
拡散領域１０４ＡとＰ型不純物拡散領域１０５Ａと電気
的に接続され、金属配線層１１０Ｃは、コンタクト孔１
２０Ｃでメモリ素子のドレインとして機能するＮ型不純
物拡散領域１０４Ｂと電気的に接続され、金属配線層１
１０Ｄはコンタクト孔１２０Ｄでメモリ素子のソースと
して機能するＮ型不純物拡散領域１０４Ｃと電気的に接
続する。
【０００７】このメモリ素子の情報を消去する場合は金
属配線層１１０Ａに、同図には図示していないが、制御
回路により高電圧を印加することにより、Ｎ型ウェル領
域１０２およびＰ型ウェル領域１０３が高電圧になり、
消去が行なわれる。
属配線層１１０Ａに、同図には図示していないが、制御
回路により高電圧を印加することにより、Ｎ型ウェル領
域１０２およびＰ型ウェル領域１０３が高電圧になり、
消去が行なわれる。
【０００８】
【発明が解決しようとする課題】この、図１１に示した
従来例では、消去時に、Ｎ型ウェル領域１０２はＮ型不
純物拡散領域１０４Ａ部分から高電圧が印加され、Ｐ型
ウェル領域１０３はＰ型不純物拡散領域１０５Ａ部分か
ら高電圧が印加されるが、Ｎ型ウェル領域１０２とＰ型
ウェル領域１０３の比抵抗や接合容量等が異なる場合に
は、Ｎ型ウェル領域１０２とＰ型ウェル領域１０３が接
地電圧から高電圧に変化する過程において、Ｎ型ウェル
領域１０２とＰ型ウェル領域１０３の接合部分における
電圧関係が、Ｐ型ウェル領域１０３側が高電圧、Ｎ型ウ
ェル領域１０２側が低電圧という順方向バイアスとな
り、Ｐ型ウェル領域１０３からＮ型ウェル領域１０２を
介し、Ｐ型シリコン基板１０１に正孔が注入されること
になる。すると不要な消費電流の増加を招く欠点があ
り、さらにＰ型シリコン基板に注入された正孔により、
他の相補型ＭＯＳＦＥＴで形成された回路がラッチアッ
プ現象を起すなどの欠点がある。
従来例では、消去時に、Ｎ型ウェル領域１０２はＮ型不
純物拡散領域１０４Ａ部分から高電圧が印加され、Ｐ型
ウェル領域１０３はＰ型不純物拡散領域１０５Ａ部分か
ら高電圧が印加されるが、Ｎ型ウェル領域１０２とＰ型
ウェル領域１０３の比抵抗や接合容量等が異なる場合に
は、Ｎ型ウェル領域１０２とＰ型ウェル領域１０３が接
地電圧から高電圧に変化する過程において、Ｎ型ウェル
領域１０２とＰ型ウェル領域１０３の接合部分における
電圧関係が、Ｐ型ウェル領域１０３側が高電圧、Ｎ型ウ
ェル領域１０２側が低電圧という順方向バイアスとな
り、Ｐ型ウェル領域１０３からＮ型ウェル領域１０２を
介し、Ｐ型シリコン基板１０１に正孔が注入されること
になる。すると不要な消費電流の増加を招く欠点があ
り、さらにＰ型シリコン基板に注入された正孔により、
他の相補型ＭＯＳＦＥＴで形成された回路がラッチアッ
プ現象を起すなどの欠点がある。
【０００９】また、図１１にはメモリ素子を１つしか示
していないが、一般的にはメモリ素子をマトリックス状
に複数配置するため、Ｎ型ウェル領域１０２と、Ｐ型ウ
ェル領域１０３は非常に大きくなるが、Ｎ型ウェル領域
１０２とＰ型ウェル領域１０３が低電圧から高電圧に変
化する場合の速度をある程度そろえて、この部分の接合
部が順方向バイアスとなることを防止しようとすると、
Ｎ型ウェル領域１０２とＰ型ウェル領域１０３に電圧を
印加するＮ型不純物拡散領域１０４ＡとＰ型不純物拡散
領域１０５Ａを多数設ける必要があり、半導体装置のサ
イズが大きくなる欠点もある。
していないが、一般的にはメモリ素子をマトリックス状
に複数配置するため、Ｎ型ウェル領域１０２と、Ｐ型ウ
ェル領域１０３は非常に大きくなるが、Ｎ型ウェル領域
１０２とＰ型ウェル領域１０３が低電圧から高電圧に変
化する場合の速度をある程度そろえて、この部分の接合
部が順方向バイアスとなることを防止しようとすると、
Ｎ型ウェル領域１０２とＰ型ウェル領域１０３に電圧を
印加するＮ型不純物拡散領域１０４ＡとＰ型不純物拡散
領域１０５Ａを多数設ける必要があり、半導体装置のサ
イズが大きくなる欠点もある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
Ｐ（またはＮ）型半導体基板の表面部に形成されたＮ
（またはＰ）型ウェル領域と、前記Ｎ（またはＰ）型ウ
ェル領域内に形成されたＰ（またはＮ）型ウェル領域
と、前記Ｐ（またはＮ）型ウェル領域に形成されたＮ
（またはＰ）チャネル型絶縁ゲート電界効果トランジス
タと、前記Ｎ（またはＰ）型ウェル領域に形成された第
１のＮ（またはＰ）型不純物拡散領域と、前記Ｐ（また
はＮ）型ウェル領域に形成された第１のＰ（またはＮ）
型不純物拡散領域を有し、前記第１のＮ（またはＰ）型
不純物拡散領域に所定期間正（または負）電圧を供給す
る第１のパルスと、前記第１のパルスの立上り（または
立下り）以後に立上り（または立下り）かつ前記第１の
パルスの立下り（または立上り）以前に立下り（または
立上り）、前記第１のＰ（またはＮ）型不純物拡散領域
に供給される第２のパルスを発生するウェル電圧制御回
路を有し、前記ウェル電圧制御回路は、制御信号を受け
て第１の電圧を発生し、第１のＮ（またはＰ）型不純物
拡散領域に供給する第１の電圧供給回路と、前記制御信
号を受けて前記第１の電圧より低い第２の電圧を第１の
Ｐ（またはＮ）型不純物拡散領域に供給する第２の電圧
供給回路と、前記第１のＮ（またはＰ）型不純物拡散領
域と前記第１のＰ（またはＮ）型不純物拡散領域とを結
ぶ所定のインピーダンスを有する接続手段とを有し、前
記第１の電圧供給回路と前記第２の電圧供給回路とはい
ずれか一方が動作状態のとき他方は非動作状態であるこ
とを特徴とする。
Ｐ（またはＮ）型半導体基板の表面部に形成されたＮ
（またはＰ）型ウェル領域と、前記Ｎ（またはＰ）型ウ
ェル領域内に形成されたＰ（またはＮ）型ウェル領域
と、前記Ｐ（またはＮ）型ウェル領域に形成されたＮ
（またはＰ）チャネル型絶縁ゲート電界効果トランジス
タと、前記Ｎ（またはＰ）型ウェル領域に形成された第
１のＮ（またはＰ）型不純物拡散領域と、前記Ｐ（また
はＮ）型ウェル領域に形成された第１のＰ（またはＮ）
型不純物拡散領域を有し、前記第１のＮ（またはＰ）型
不純物拡散領域に所定期間正（または負）電圧を供給す
る第１のパルスと、前記第１のパルスの立上り（または
立下り）以後に立上り（または立下り）かつ前記第１の
パルスの立下り（または立上り）以前に立下り（または
立上り）、前記第１のＰ（またはＮ）型不純物拡散領域
に供給される第２のパルスを発生するウェル電圧制御回
路を有し、前記ウェル電圧制御回路は、制御信号を受け
て第１の電圧を発生し、第１のＮ（またはＰ）型不純物
拡散領域に供給する第１の電圧供給回路と、前記制御信
号を受けて前記第１の電圧より低い第２の電圧を第１の
Ｐ（またはＮ）型不純物拡散領域に供給する第２の電圧
供給回路と、前記第１のＮ（またはＰ）型不純物拡散領
域と前記第１のＰ（またはＮ）型不純物拡散領域とを結
ぶ所定のインピーダンスを有する接続手段とを有し、前
記第１の電圧供給回路と前記第２の電圧供給回路とはい
ずれか一方が動作状態のとき他方は非動作状態であるこ
とを特徴とする。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ）は本発明の半導体装置の第１の
実施例を示す半導体チップの平面図、図１（ｂ）は図１
（ａ）に示した半導体チップのウェル領域の電圧を変化
させるウェル電圧制御回路の回路図、図２は図１（ａ）
のＸ−Ｘ線断面図である。
実施例を示す半導体チップの平面図、図１（ｂ）は図１
（ａ）に示した半導体チップのウェル領域の電圧を変化
させるウェル電圧制御回路の回路図、図２は図１（ａ）
のＸ−Ｘ線断面図である。
【００１３】本実施例ではＰ型シリコン基板１０１の表
面部にＮ型ウェル領域１０２を形成し、このＮ型ウェル
領域１０２内にＰ型ウェル領域１０３を形成し、メモリ
素子のドレインおよびソースとして機能するＮ型不純物
拡散領域１０４Ｂと１０４ＣをＰ型ウェル領域１０３に
形成し、メモリ素子の浮遊ゲート１０８と制御ゲート１
０９を形成し、Ｐ型ウェル領域１０３にＰ型不純物拡散
領域１０５Ａを形成し、Ｎ型ウェル領域１０２に第１の
Ｎ型不純物拡散領域１０４Ａを形成し、Ｐ型ウェル領域
１０３の第１のＰ型不純物拡散領域１０５Ａと異なる位
置に第２のＰ型不純物拡散領域１０５Ｂを形成し、Ｎ型
ウェル領域１０２の第１のＮ型不純物拡散領域１０４Ａ
と異なる位置に第２のＮ型不純物拡散領域１０４Ｄを形
成し、Ｎ型とＰ型の不純物拡散領域１０４Ａ，１０４
Ｂ，１０４Ｃ，１０４Ｄ，１０５Ａ，１０５Ｂはそれぞ
れフィールド酸化膜１０６で分離され、金属配線層１１
０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ，１１０Ｅは層間
絶縁膜１０７上に形成され、金属配線層１１０Ａはコン
タクト孔１２０Ａで第１のＮ型不純物拡散領域１０４Ａ
と電気的に接続され、金属配線層１１０Ｂはコンタクト
孔１２０Ｂで第１のＰ型不純物拡散領域１０５Ａと電気
的に接続され、金属配線層１１０Ｃはコンタクト孔１２
０Ｃでメモリ素子のドレインとして機能するＮ型不純物
拡散領域１０４Ｂと電気的に接続され、金属配線層１１
０Ｄはコンタクト孔１２０Ｄでメモリ素子のソースとし
て機能するＮ型不純物拡散領域１０４Ｃと電気的に接続
され、金属配線層１１０Ｅはコンタクト孔１２０Ｅおよ
び１２０Ｆで第２のＰ型不純物拡散領域１５０Ｂおよび
第２のＮ型不純物拡散領域１０４Ｄと電気的に接続され
る。
面部にＮ型ウェル領域１０２を形成し、このＮ型ウェル
領域１０２内にＰ型ウェル領域１０３を形成し、メモリ
素子のドレインおよびソースとして機能するＮ型不純物
拡散領域１０４Ｂと１０４ＣをＰ型ウェル領域１０３に
形成し、メモリ素子の浮遊ゲート１０８と制御ゲート１
０９を形成し、Ｐ型ウェル領域１０３にＰ型不純物拡散
領域１０５Ａを形成し、Ｎ型ウェル領域１０２に第１の
Ｎ型不純物拡散領域１０４Ａを形成し、Ｐ型ウェル領域
１０３の第１のＰ型不純物拡散領域１０５Ａと異なる位
置に第２のＰ型不純物拡散領域１０５Ｂを形成し、Ｎ型
ウェル領域１０２の第１のＮ型不純物拡散領域１０４Ａ
と異なる位置に第２のＮ型不純物拡散領域１０４Ｄを形
成し、Ｎ型とＰ型の不純物拡散領域１０４Ａ，１０４
Ｂ，１０４Ｃ，１０４Ｄ，１０５Ａ，１０５Ｂはそれぞ
れフィールド酸化膜１０６で分離され、金属配線層１１
０Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ，１１０Ｅは層間
絶縁膜１０７上に形成され、金属配線層１１０Ａはコン
タクト孔１２０Ａで第１のＮ型不純物拡散領域１０４Ａ
と電気的に接続され、金属配線層１１０Ｂはコンタクト
孔１２０Ｂで第１のＰ型不純物拡散領域１０５Ａと電気
的に接続され、金属配線層１１０Ｃはコンタクト孔１２
０Ｃでメモリ素子のドレインとして機能するＮ型不純物
拡散領域１０４Ｂと電気的に接続され、金属配線層１１
０Ｄはコンタクト孔１２０Ｄでメモリ素子のソースとし
て機能するＮ型不純物拡散領域１０４Ｃと電気的に接続
され、金属配線層１１０Ｅはコンタクト孔１２０Ｅおよ
び１２０Ｆで第２のＰ型不純物拡散領域１５０Ｂおよび
第２のＮ型不純物拡散領域１０４Ｄと電気的に接続され
る。
【００１４】さらに、ウェル電圧制御回路は、Ｐ型ＭＯ
ＳＦＥＴ ＭＰ１１のソースを電源電圧端子ＶCCに接続
し、ドレインは制御回路の第１の出力端Ｖ110Aとし、図
１（ａ）の金属配線層１１０Ａに接続された第１の供給
回路と、Ｎ型ＭＯＳＦＥＴＭＮ１１のソースを接地電圧
端子ＧＮＤに接続し、ドレインはウェル電圧制御回路の
第２の出力端Ｖ110Bとし、図１（ａ）の金属配線層１１
０Ｂに接続された第２の電圧供給回路とを有し、Ｐ型Ｍ
ＯＳＦＥＴ ＭＰ１１とＮ型ＭＯＳＦＥＴＭＮ１１のゲ
ートは制御信号端子ＶA が接続される。
ＳＦＥＴ ＭＰ１１のソースを電源電圧端子ＶCCに接続
し、ドレインは制御回路の第１の出力端Ｖ110Aとし、図
１（ａ）の金属配線層１１０Ａに接続された第１の供給
回路と、Ｎ型ＭＯＳＦＥＴＭＮ１１のソースを接地電圧
端子ＧＮＤに接続し、ドレインはウェル電圧制御回路の
第２の出力端Ｖ110Bとし、図１（ａ）の金属配線層１１
０Ｂに接続された第２の電圧供給回路とを有し、Ｐ型Ｍ
ＯＳＦＥＴ ＭＰ１１とＮ型ＭＯＳＦＥＴＭＮ１１のゲ
ートは制御信号端子ＶA が接続される。
【００１５】次に本実施例の動作を図３の電圧波形図を
参照して説明する。
参照して説明する。
【００１６】初期状態において、制御信号ＶA は高レベ
ルであり、Ｐ型ＭＯＳＦＥＴ ＭＰ１１は非導通状態、
Ｎ型ＭＯＳＦＥＴ ＭＮ１１は導通状態であり、Ｎ型ウ
ェル領域１０２とＰ型ウェル領域１０３はＮ型ＭＯＳＦ
ＥＴ ＭＮ１１により、共に接地電圧ＧＮＤとする。時
間ｔ11において制御信号ＶA が高レベルから低レベルに
変化すると、Ｎ型ＭＯＳＦＥＴ ＭＮ１１は非導通状態
になり、Ｐ型ＭＯＳＦＥＴ ＭＰ１１は導通状態にな
る。すると第１の出力端Ｖ110Aおよび第１の出力端Ｖ
110Aが金属配線層１１０Ａにより接続される第１のＮ型
不純物拡散領域１０４Ａの電圧（第１のパルス）は高電
圧になり、Ｎ型ウェル領域１０２も第１のＮ型不純物拡
散領域１０４Ａを介して高電圧に変化していく、このＮ
型ウェル領域１０２の電圧が高電圧に変化していく過程
において、高電圧が供給される第１のＮ型不純物拡散領
域１０４Ａと異なる位置に設けられた第２のＮ型不純物
拡散領域１０４Ｄの電圧Ｖ104Dも時間ｔ11から少し遅れ
て時間ｔ12より高電圧に変化していく。第２のＮ型不純
物拡散領域１０４ＤとＰ型ウェル領域１０３領域に設け
られた第２のＰ型不純物拡散領域１０５Ｂは金属配線層
１１０Ｅにより電気的に接続されているので、第２のＰ
型不純物拡散領域１０５Ｂの電圧Ｖ105Bも時間ｔ12より
高電圧に変化してゆき、Ｐ型ウェル領域１０３の電圧は
第２のＰ型不純物拡散領域１０５Ｂを介して高電圧に変
化してゆき、Ｐ型ウェル領域１０３の第２のＰ型不純物
拡散領域１０５Ｂと異なる位置に設けられた第１のＰ型
不純物拡散領域１０５Ａの電圧Ｖ105Aは時間ｔ12より遅
れて時間ｔ13から高電圧に変化してゆき、時間ｔ14で電
源電圧ＶCCと同電圧となる。ここで、第２のＮ型不純物
拡散領域１０４Ｄを、Ｎ型ウェル領域１０２の第１のＮ
型不純物拡散領域１０４Ａから最も離れ、Ｎ型ウェル領
域１０２を低電圧から高電圧に変化する場合に、最も電
圧上昇の遅い位置に設けられているので、Ｎ型ウェル領
域１０２とＰ型ウェル領域１０３の電圧を低電圧から高
電圧に変化させる場合にこのＮ型ウェル領域１０２とＰ
型ウェル領域１０３の接合部分が順方向バイアスになる
ことは無い。
ルであり、Ｐ型ＭＯＳＦＥＴ ＭＰ１１は非導通状態、
Ｎ型ＭＯＳＦＥＴ ＭＮ１１は導通状態であり、Ｎ型ウ
ェル領域１０２とＰ型ウェル領域１０３はＮ型ＭＯＳＦ
ＥＴ ＭＮ１１により、共に接地電圧ＧＮＤとする。時
間ｔ11において制御信号ＶA が高レベルから低レベルに
変化すると、Ｎ型ＭＯＳＦＥＴ ＭＮ１１は非導通状態
になり、Ｐ型ＭＯＳＦＥＴ ＭＰ１１は導通状態にな
る。すると第１の出力端Ｖ110Aおよび第１の出力端Ｖ
110Aが金属配線層１１０Ａにより接続される第１のＮ型
不純物拡散領域１０４Ａの電圧（第１のパルス）は高電
圧になり、Ｎ型ウェル領域１０２も第１のＮ型不純物拡
散領域１０４Ａを介して高電圧に変化していく、このＮ
型ウェル領域１０２の電圧が高電圧に変化していく過程
において、高電圧が供給される第１のＮ型不純物拡散領
域１０４Ａと異なる位置に設けられた第２のＮ型不純物
拡散領域１０４Ｄの電圧Ｖ104Dも時間ｔ11から少し遅れ
て時間ｔ12より高電圧に変化していく。第２のＮ型不純
物拡散領域１０４ＤとＰ型ウェル領域１０３領域に設け
られた第２のＰ型不純物拡散領域１０５Ｂは金属配線層
１１０Ｅにより電気的に接続されているので、第２のＰ
型不純物拡散領域１０５Ｂの電圧Ｖ105Bも時間ｔ12より
高電圧に変化してゆき、Ｐ型ウェル領域１０３の電圧は
第２のＰ型不純物拡散領域１０５Ｂを介して高電圧に変
化してゆき、Ｐ型ウェル領域１０３の第２のＰ型不純物
拡散領域１０５Ｂと異なる位置に設けられた第１のＰ型
不純物拡散領域１０５Ａの電圧Ｖ105Aは時間ｔ12より遅
れて時間ｔ13から高電圧に変化してゆき、時間ｔ14で電
源電圧ＶCCと同電圧となる。ここで、第２のＮ型不純物
拡散領域１０４Ｄを、Ｎ型ウェル領域１０２の第１のＮ
型不純物拡散領域１０４Ａから最も離れ、Ｎ型ウェル領
域１０２を低電圧から高電圧に変化する場合に、最も電
圧上昇の遅い位置に設けられているので、Ｎ型ウェル領
域１０２とＰ型ウェル領域１０３の電圧を低電圧から高
電圧に変化させる場合にこのＮ型ウェル領域１０２とＰ
型ウェル領域１０３の接合部分が順方向バイアスになる
ことは無い。
【００１７】次に時間ｔ15において制御信号ＶA が低レ
ベルから高レベルに変化すると、Ｐ型ＭＯＳＦＥＴ Ｍ
Ｐ１１は非導通状態になり、Ｎ型ＭＯＳＦＥＴ ＭＮ１
１は導通状態になる。すると第２の出力端Ｖ110Bおよび
第２の出力端Ｖ110Bが金属配線層１１０Ｂにより接続さ
れる第１のＰ型不純物拡散領域１０５Ａの電圧（第２の
パルス）は低電圧になり、Ｐ型ウェル領域１０３も第１
のＰ型不純物拡散領域１０５Ａを介して低電圧に変化し
ていく。このＰ型ウェル領域１０３の電圧が低電圧に変
化していく過程において、低電圧が供給される第１のＰ
型不純物拡散領域１０５Ａと異なる位置に設けられた第
２のＰ型不純物拡散領域１０５Ｂの電圧Ｖ105Bも時間ｔ
15から少し遅れて時間ｔ16より低電圧に変化していく。
第２のＰ型不純物拡散領域１０５ＢとＮ型ウェル領域に
設けられた第２のＮ型不純物拡散領域１０４Ｄは金属配
線層１１０Ｅにより電気的に接続されているので、第２
のＮ型不純物拡散領域１０４Ｄの電圧Ｖ104Dも時間ｔ16
より低電圧に変化してゆき、Ｎ型ウェル領域１０２の電
圧は第２のＮ型不純物拡散領域１０４Ｄを介して低電圧
に変化してゆき、Ｎ型ウェル領域１０２の第２のＮ型不
純物拡散領域１０４Ｄと異なる位置に設けられた第１の
Ｎ型不純物拡散領域１０４Ａの電圧Ｖ104Aは時間ｔ16よ
り遅れて時間ｔ17から低電圧に変化してゆき、時間ｔ18
で接地電圧ＧＮＤと同電圧となる。ここで第２のＰ型不
純物拡散領域１０５ＢをＰ型ウェル領域１０３上で第１
のＰ型不純物拡散領域１０５Ａから最も離れ、Ｐ型ウェ
ル領域１０３を高電圧から低電圧に変化する場合に、最
も電圧下降の遅い位置に設けられているので、Ｎ型ウェ
ル領域１０２とＰ型ウェル領域１０３の電圧を高電圧か
ら低電圧に変化させる場合に、このＮ型ウェル領域１０
２とＰ型ウェル領域１０３の接合部分が順方向バイアス
になることは無い。
ベルから高レベルに変化すると、Ｐ型ＭＯＳＦＥＴ Ｍ
Ｐ１１は非導通状態になり、Ｎ型ＭＯＳＦＥＴ ＭＮ１
１は導通状態になる。すると第２の出力端Ｖ110Bおよび
第２の出力端Ｖ110Bが金属配線層１１０Ｂにより接続さ
れる第１のＰ型不純物拡散領域１０５Ａの電圧（第２の
パルス）は低電圧になり、Ｐ型ウェル領域１０３も第１
のＰ型不純物拡散領域１０５Ａを介して低電圧に変化し
ていく。このＰ型ウェル領域１０３の電圧が低電圧に変
化していく過程において、低電圧が供給される第１のＰ
型不純物拡散領域１０５Ａと異なる位置に設けられた第
２のＰ型不純物拡散領域１０５Ｂの電圧Ｖ105Bも時間ｔ
15から少し遅れて時間ｔ16より低電圧に変化していく。
第２のＰ型不純物拡散領域１０５ＢとＮ型ウェル領域に
設けられた第２のＮ型不純物拡散領域１０４Ｄは金属配
線層１１０Ｅにより電気的に接続されているので、第２
のＮ型不純物拡散領域１０４Ｄの電圧Ｖ104Dも時間ｔ16
より低電圧に変化してゆき、Ｎ型ウェル領域１０２の電
圧は第２のＮ型不純物拡散領域１０４Ｄを介して低電圧
に変化してゆき、Ｎ型ウェル領域１０２の第２のＮ型不
純物拡散領域１０４Ｄと異なる位置に設けられた第１の
Ｎ型不純物拡散領域１０４Ａの電圧Ｖ104Aは時間ｔ16よ
り遅れて時間ｔ17から低電圧に変化してゆき、時間ｔ18
で接地電圧ＧＮＤと同電圧となる。ここで第２のＰ型不
純物拡散領域１０５ＢをＰ型ウェル領域１０３上で第１
のＰ型不純物拡散領域１０５Ａから最も離れ、Ｐ型ウェ
ル領域１０３を高電圧から低電圧に変化する場合に、最
も電圧下降の遅い位置に設けられているので、Ｎ型ウェ
ル領域１０２とＰ型ウェル領域１０３の電圧を高電圧か
ら低電圧に変化させる場合に、このＮ型ウェル領域１０
２とＰ型ウェル領域１０３の接合部分が順方向バイアス
になることは無い。
【００１８】以上の説明から明らかなように、第１の電
圧供給回路の出力端（Ｖ110A）と第２の電圧供給回路の
出力端（Ｖ110B）の間にはＮ型ウェル領域１０２の寄生
抵抗とＰ型ウェル領域１０３の寄生抵抗とが直列に入っ
ている（接続手段）ことになる。
圧供給回路の出力端（Ｖ110A）と第２の電圧供給回路の
出力端（Ｖ110B）の間にはＮ型ウェル領域１０２の寄生
抵抗とＰ型ウェル領域１０３の寄生抵抗とが直列に入っ
ている（接続手段）ことになる。
【００１９】図４（ａ）は本発明の半導体装置の第２の
実施例を示す半導体チップの平面図であり、図４（ｂ）
は第２の実施例におけるウェル電圧制御回路の回路図で
ある。
実施例を示す半導体チップの平面図であり、図４（ｂ）
は第２の実施例におけるウェル電圧制御回路の回路図で
ある。
【００２０】図４（ａ）では図１（ａ）に示したＮ型不
純物拡散領域１０４ＤとＰ型不純物拡散領域１０５Ｂと
コンタクト孔１２０Ｅ，１２０Ｆと金属配線層１１０Ｅ
を除いている以外は同様の構造を有する。
純物拡散領域１０４ＤとＰ型不純物拡散領域１０５Ｂと
コンタクト孔１２０Ｅ，１２０Ｆと金属配線層１１０Ｅ
を除いている以外は同様の構造を有する。
【００２１】図４（ｂ）に示す制御回路では、Ｐ型ＭＯ
ＳＦＥＴ ＭＰ２１のソースを電源電圧ＶCCに接続し、
ドレインはウェル電圧制御回路の第１の出力端Ｖ110Aと
し、図４（ａ）の金属配線層１１０Ａに接続された第１
の電圧供給回路と、Ｎ型ＭＯＳＦＥＴ ＭＮ２１のソー
スを接地電圧端子ＧＮＤに接続し、ドレインはウェル電
圧制御回路の第２の出力Ｖ110Bとし、図４（ａ）の金属
配線層１１０Ｂに接続された第２の電圧供給回路とを有
し、Ｐ型ＭＯＳＦＥＴ ＭＰ２１とＮ型ＭＯＳＦＥＴ
ＭＮ２１のゲートは制御信号端ＶA が接続される。さら
にウェル電圧制御回路の第１の出力端Ｖ110Aと第２の出
力端Ｖ110Bの間に抵抗素子ＲＩ（接続手段）を設けてい
る。
ＳＦＥＴ ＭＰ２１のソースを電源電圧ＶCCに接続し、
ドレインはウェル電圧制御回路の第１の出力端Ｖ110Aと
し、図４（ａ）の金属配線層１１０Ａに接続された第１
の電圧供給回路と、Ｎ型ＭＯＳＦＥＴ ＭＮ２１のソー
スを接地電圧端子ＧＮＤに接続し、ドレインはウェル電
圧制御回路の第２の出力Ｖ110Bとし、図４（ａ）の金属
配線層１１０Ｂに接続された第２の電圧供給回路とを有
し、Ｐ型ＭＯＳＦＥＴ ＭＰ２１とＮ型ＭＯＳＦＥＴ
ＭＮ２１のゲートは制御信号端ＶA が接続される。さら
にウェル電圧制御回路の第１の出力端Ｖ110Aと第２の出
力端Ｖ110Bの間に抵抗素子ＲＩ（接続手段）を設けてい
る。
【００２２】次に本実施例の動作を図５の電圧波形図を
参照して説明する。
参照して説明する。
【００２３】初期状態において、制御信号ＶA は高レベ
ルであり、Ｐ型ＭＯＳＦＥＴ ＭＰ２１は非導通状態、
Ｎ型ＭＯＳＦＥＴ ＭＮ２１は導通状態であり、Ｎ型ウ
ェル領域１０２とＰ型ウェル領域１０３はＮ型ＭＯＳＦ
ＥＴ ＭＮ２１により、共に接地電圧ＧＮＤとする。
ルであり、Ｐ型ＭＯＳＦＥＴ ＭＰ２１は非導通状態、
Ｎ型ＭＯＳＦＥＴ ＭＮ２１は導通状態であり、Ｎ型ウ
ェル領域１０２とＰ型ウェル領域１０３はＮ型ＭＯＳＦ
ＥＴ ＭＮ２１により、共に接地電圧ＧＮＤとする。
【００２４】時間ｔ21において制御信号ＶA が高レベル
から低レベルに変化すると、Ｎ型ＭＯＳＦＥＴ ＭＮ２
１は非導通状態になり、Ｐ型ＭＯＳＦＥＴ ＭＰ２１は
導通状態になる。すると第１の出力端Ｖ110Aおよび第１
の出力端Ｖ110Aが金属配線層１１０Ａにより接続される
第１のＮ型不純物拡散領域１０４Ａの電圧Ｖ104Aは高電
圧になり、Ｎ型ウェル領域１０２も第１のＮ型不純物拡
散領域１０４Ａを介して高電圧に変化していく。一方Ｐ
型ウェル領域１０３は第１のＰ型不純物拡散領域１０５
Ａを介して高電圧に変化していくが、この第１のＰ型不
純物拡散領域１０５Ａに接続される第２の出力端Ｖ110B
はＰ型ＭＯＳＦＥＴ ＭＰ２１と抵抗素子Ｒ１を介して
高電圧に変化するため、その変化する速度は遅くなり、
時間ｔ22で電源電圧ＶCCまで上昇する。次に時間ｔ23に
おいて制御信号ＶA が低レベルから高レベルに変化する
と、Ｐ型ＭＯＳＦＥＴ ＭＰ２１は非導通状態になり、
Ｎ型ＭＯＳＦＥＴ ＭＮ２１は導通状態になる。すると
第２の出力端Ｖ110Bおよび第２の出力端Ｖ110Bが金属配
線層１１０Ｂにより接続される第１のＰ型不純物拡散領
域１０５Ａの電圧Ｖ105Aは低電圧になり、Ｐ型ウェル領
域１０３も第１のＰ型不純物拡散領域１０５Ａを介して
低電圧に変化してゆく。一方Ｎ型ウェル領域１０２は第
１のＮ型不純物拡散領域１０４Ａを介して低電圧に変化
していくが、この第１のＮ型不純物拡散領域１０４Ａに
接続される第１の出力端Ｖ110Aは、Ｎ型ＭＯＳＦＥＴ
ＭＮ２１と抵抗素子Ｒ１を介して低電圧に変化するた
め、その変化する速度は遅くなり、時間ｔ24で接地電圧
ＧＮＤに低下する。ここで抵抗素子Ｒ１の抵抗値を適切
に設計し、第１の出力Ｖ110Aと第２の出力Ｖ110Bの電圧
が変化する速度を変えることによって、Ｎ型ウェル領域
１０２とＰ型ウェル領域１０３の電圧を変化する場合
に、その接合部分が順方向バイアスになることを防止で
きる。
から低レベルに変化すると、Ｎ型ＭＯＳＦＥＴ ＭＮ２
１は非導通状態になり、Ｐ型ＭＯＳＦＥＴ ＭＰ２１は
導通状態になる。すると第１の出力端Ｖ110Aおよび第１
の出力端Ｖ110Aが金属配線層１１０Ａにより接続される
第１のＮ型不純物拡散領域１０４Ａの電圧Ｖ104Aは高電
圧になり、Ｎ型ウェル領域１０２も第１のＮ型不純物拡
散領域１０４Ａを介して高電圧に変化していく。一方Ｐ
型ウェル領域１０３は第１のＰ型不純物拡散領域１０５
Ａを介して高電圧に変化していくが、この第１のＰ型不
純物拡散領域１０５Ａに接続される第２の出力端Ｖ110B
はＰ型ＭＯＳＦＥＴ ＭＰ２１と抵抗素子Ｒ１を介して
高電圧に変化するため、その変化する速度は遅くなり、
時間ｔ22で電源電圧ＶCCまで上昇する。次に時間ｔ23に
おいて制御信号ＶA が低レベルから高レベルに変化する
と、Ｐ型ＭＯＳＦＥＴ ＭＰ２１は非導通状態になり、
Ｎ型ＭＯＳＦＥＴ ＭＮ２１は導通状態になる。すると
第２の出力端Ｖ110Bおよび第２の出力端Ｖ110Bが金属配
線層１１０Ｂにより接続される第１のＰ型不純物拡散領
域１０５Ａの電圧Ｖ105Aは低電圧になり、Ｐ型ウェル領
域１０３も第１のＰ型不純物拡散領域１０５Ａを介して
低電圧に変化してゆく。一方Ｎ型ウェル領域１０２は第
１のＮ型不純物拡散領域１０４Ａを介して低電圧に変化
していくが、この第１のＮ型不純物拡散領域１０４Ａに
接続される第１の出力端Ｖ110Aは、Ｎ型ＭＯＳＦＥＴ
ＭＮ２１と抵抗素子Ｒ１を介して低電圧に変化するた
め、その変化する速度は遅くなり、時間ｔ24で接地電圧
ＧＮＤに低下する。ここで抵抗素子Ｒ１の抵抗値を適切
に設計し、第１の出力Ｖ110Aと第２の出力Ｖ110Bの電圧
が変化する速度を変えることによって、Ｎ型ウェル領域
１０２とＰ型ウェル領域１０３の電圧を変化する場合
に、その接合部分が順方向バイアスになることを防止で
きる。
【００２５】第１の実施例は、第１，第２の電圧供給回
路の出力端を結ぶ接続手段をメモリアレーが設けられた
ウェルの寄生抵抗を利用したものであるが、第２の実施
例では、メモリアレーとは別の場所に抵抗素子Ｒ１とし
て設けたものであり、抵抗値を自由に設定できる利点が
ある。なお、抵抗素子は拡散抵抗素子でもよいし、多結
晶シリコン膜を用いた抵抗素子でもよい。
路の出力端を結ぶ接続手段をメモリアレーが設けられた
ウェルの寄生抵抗を利用したものであるが、第２の実施
例では、メモリアレーとは別の場所に抵抗素子Ｒ１とし
て設けたものであり、抵抗値を自由に設定できる利点が
ある。なお、抵抗素子は拡散抵抗素子でもよいし、多結
晶シリコン膜を用いた抵抗素子でもよい。
【００２６】図６は、本発明の第３の実施例におけるウ
ェル電圧制御回路を示す回路図である。このウェル電圧
制御回路では図４（ｂ）のウェル電圧制御回路における
抵抗素子Ｒ１をディプリーションＮ型ＭＯＳＦＥＴ Ｍ
Ｎ３２に変更し、このディプリーションＮ型ＭＯＳＦＥ
Ｔ ＭＮ３２のドレインを第１の出力端Ｖ110Aに接続
し、ソースとゲートを第２の出力端Ｖ110Bに接続するこ
とで定電流源として動作する。この制御回路の動作は図
４（ｂ）に示した制御回路と同様であるが、抵抗素子と
して適当な素子がない場合はディプリーションＮ型ＭＯ
ＳＦＥＴを用いることが可能で、また抵抗素子を例えば
Ｎ型不純物拡散領域で形成する時に抵抗値を大きく設計
する場合には、半導体装置上に広い面積を必要とする
が、抵抗素子と同様の効果をディプリーションＮ型ＭＯ
ＳＦＥＴで実現する場合は、ゲート長とゲート幅を適切
に設定することで、比較的小さな領域で実現できる利点
がある。
ェル電圧制御回路を示す回路図である。このウェル電圧
制御回路では図４（ｂ）のウェル電圧制御回路における
抵抗素子Ｒ１をディプリーションＮ型ＭＯＳＦＥＴ Ｍ
Ｎ３２に変更し、このディプリーションＮ型ＭＯＳＦＥ
Ｔ ＭＮ３２のドレインを第１の出力端Ｖ110Aに接続
し、ソースとゲートを第２の出力端Ｖ110Bに接続するこ
とで定電流源として動作する。この制御回路の動作は図
４（ｂ）に示した制御回路と同様であるが、抵抗素子と
して適当な素子がない場合はディプリーションＮ型ＭＯ
ＳＦＥＴを用いることが可能で、また抵抗素子を例えば
Ｎ型不純物拡散領域で形成する時に抵抗値を大きく設計
する場合には、半導体装置上に広い面積を必要とする
が、抵抗素子と同様の効果をディプリーションＮ型ＭＯ
ＳＦＥＴで実現する場合は、ゲート長とゲート幅を適切
に設定することで、比較的小さな領域で実現できる利点
がある。
【００２７】図７は本発明の第４の実施例におけるウェ
ル電圧制御回路を示す回路図である。このウェル電圧制
御回路では２入力ＮＡＮＤ回路ＮＡＮＤ（第３の電圧供
給回路）の出力端を第１の出力端Ｖ110Aとし、１入力端
は制御信号ＶA （第１の制御信号）を、他の入力端には
制御信号ＶAが入力される遅延回路ＤＥＬＡＹの出力端
ＶAD（第２の制御信号）が接続され、２入力ＮＯＲ回路
ＮＯＲ（第４の電圧供給回路）の出力端を第２の出力端
Ｖ110Bとし、１入力端には制御信号端ＶA を、他の入力
端には制御信号ＶA が入力される遅延回路ＤＥＬＡＹの
出力端ＶADが接続される。この第１の出力端Ｖ110Aは図
４（ａ）の金属配線層１１０Ａに接続され、第２の出力
端Ｖ110Bは金属配線層１１０Ｂに接続される。
ル電圧制御回路を示す回路図である。このウェル電圧制
御回路では２入力ＮＡＮＤ回路ＮＡＮＤ（第３の電圧供
給回路）の出力端を第１の出力端Ｖ110Aとし、１入力端
は制御信号ＶA （第１の制御信号）を、他の入力端には
制御信号ＶAが入力される遅延回路ＤＥＬＡＹの出力端
ＶAD（第２の制御信号）が接続され、２入力ＮＯＲ回路
ＮＯＲ（第４の電圧供給回路）の出力端を第２の出力端
Ｖ110Bとし、１入力端には制御信号端ＶA を、他の入力
端には制御信号ＶA が入力される遅延回路ＤＥＬＡＹの
出力端ＶADが接続される。この第１の出力端Ｖ110Aは図
４（ａ）の金属配線層１１０Ａに接続され、第２の出力
端Ｖ110Bは金属配線層１１０Ｂに接続される。
【００２８】次に本実施例の動作を図８の電圧波形図を
参照して説明する。
参照して説明する。
【００２９】初期状態において制御信号ＶA および遅延
回路ＤＥＬＡＹの出力ＶADは高レベルであり、第１の出
力端Ｖ110Aは低レベル（第２の電圧（ＧＮＤ））、第２
の出力端Ｖ110Bは低レベルであり、Ｎ型ウェル領域１０
２とＰ型ウェル領域１０３は共に低レベルすなわち接地
電圧ＧＮＤとする。
回路ＤＥＬＡＹの出力ＶADは高レベルであり、第１の出
力端Ｖ110Aは低レベル（第２の電圧（ＧＮＤ））、第２
の出力端Ｖ110Bは低レベルであり、Ｎ型ウェル領域１０
２とＰ型ウェル領域１０３は共に低レベルすなわち接地
電圧ＧＮＤとする。
【００３０】時間ｔ31において制御信号ＶA が高レベル
から低レベルに変化すると、２入力ＮＡＮＤ回路ＮＡＮ
Ｄはその一入力が低レベルになることで、第１の出力端
Ｖ110Aは高レベル（第１の電圧（ＶCC））になり、さら
に第１の出力端Ｖ110Aが金属配線層１１０Ａにより接続
されるＮ型不純物拡散領域１０４Ａの電圧Ｖ104Aは高電
圧になり、Ｎ型ウェル領域１０２もＮ型不純物拡散領域
１０４Ａを介して高電圧に変化していく。その後、遅延
回路ＤＥＬＡＹで設定した遅延時間ｔD 後に遅延回路Ｄ
ＥＬＡＹの出力ＶADは低レベルになる。すると２入力Ｎ
ＯＲ回路ＮＯＲの２入力が共に低レベルになることで、
第２の出力端Ｖ110Bは高レベルになり（時間ｔ32）、さ
らに第２の出力端Ｖ110Bが金属配線層１１０Ｂにより接
続されるＰ型不純物拡散領域１０５Ａの電圧Ｖ105Aは高
電圧になり、Ｐ型ウェル領域１０３もＰ型不純物拡散領
域１０５Ａを介して高電圧に変化していく。次に時間ｔ
33において制御信号ＶA が低レベルから高レベルに変化
すると、２入力ＮＯＲ回路ＮＯＲはその１入力が高レベ
ルになることで、第２の出力端Ｖ110Bは低レベルにな
り、さらに第２の出力端Ｖ110Bが金属配線層１１０Ｂに
より接続されるＰ型不純物拡散領域１０５Ａの電圧Ｖ
105Aは低電圧になり、Ｐ型ウェル領域１０３もＰ型不純
物拡散領域１０５Ａを介して低電圧に変化していく。そ
の後、遅延回路ＤＥＬＡＹで設定した遅延時間ｔD 後に
遅延回路ＤＥＬＡＹの出力ＶADは高レベルになる。する
と２入力ＮＡＮＤ回路ＮＡＮＤの２入力が共に高レベル
になることで、第１の出力端Ｖ110Aは低レベルになり
（時間ｔ34）、さらに第１の出力端Ｖ110Aが金属配線１
１０Ａにより接続されるＮ型不純物拡散領域１０４Ａの
電圧Ｖ104Aは低電圧になり、Ｎ型ウェル領域１０２もＮ
型不純物拡散領域１０４Ａを介して低電圧に変化してい
く。
から低レベルに変化すると、２入力ＮＡＮＤ回路ＮＡＮ
Ｄはその一入力が低レベルになることで、第１の出力端
Ｖ110Aは高レベル（第１の電圧（ＶCC））になり、さら
に第１の出力端Ｖ110Aが金属配線層１１０Ａにより接続
されるＮ型不純物拡散領域１０４Ａの電圧Ｖ104Aは高電
圧になり、Ｎ型ウェル領域１０２もＮ型不純物拡散領域
１０４Ａを介して高電圧に変化していく。その後、遅延
回路ＤＥＬＡＹで設定した遅延時間ｔD 後に遅延回路Ｄ
ＥＬＡＹの出力ＶADは低レベルになる。すると２入力Ｎ
ＯＲ回路ＮＯＲの２入力が共に低レベルになることで、
第２の出力端Ｖ110Bは高レベルになり（時間ｔ32）、さ
らに第２の出力端Ｖ110Bが金属配線層１１０Ｂにより接
続されるＰ型不純物拡散領域１０５Ａの電圧Ｖ105Aは高
電圧になり、Ｐ型ウェル領域１０３もＰ型不純物拡散領
域１０５Ａを介して高電圧に変化していく。次に時間ｔ
33において制御信号ＶA が低レベルから高レベルに変化
すると、２入力ＮＯＲ回路ＮＯＲはその１入力が高レベ
ルになることで、第２の出力端Ｖ110Bは低レベルにな
り、さらに第２の出力端Ｖ110Bが金属配線層１１０Ｂに
より接続されるＰ型不純物拡散領域１０５Ａの電圧Ｖ
105Aは低電圧になり、Ｐ型ウェル領域１０３もＰ型不純
物拡散領域１０５Ａを介して低電圧に変化していく。そ
の後、遅延回路ＤＥＬＡＹで設定した遅延時間ｔD 後に
遅延回路ＤＥＬＡＹの出力ＶADは高レベルになる。する
と２入力ＮＡＮＤ回路ＮＡＮＤの２入力が共に高レベル
になることで、第１の出力端Ｖ110Aは低レベルになり
（時間ｔ34）、さらに第１の出力端Ｖ110Aが金属配線１
１０Ａにより接続されるＮ型不純物拡散領域１０４Ａの
電圧Ｖ104Aは低電圧になり、Ｎ型ウェル領域１０２もＮ
型不純物拡散領域１０４Ａを介して低電圧に変化してい
く。
【００３１】この実施例においては、このように遅延回
路ＤＥＬＡＹを設けることで、Ｎ型ウェル領域１０２と
Ｐ型ウェル領域１０３の電圧を変化する時に時間差が設
けられるので、Ｎ型ウェル領域１０２とＰ型ウェル領域
１０３の電圧を変化させる場合に、その接合部分におけ
る電圧関係が順方向バイアスにならないように、遅延回
路ＤＥＬＡＹの遅延時間ｔD を設定すればよい。
路ＤＥＬＡＹを設けることで、Ｎ型ウェル領域１０２と
Ｐ型ウェル領域１０３の電圧を変化する時に時間差が設
けられるので、Ｎ型ウェル領域１０２とＰ型ウェル領域
１０３の電圧を変化させる場合に、その接合部分におけ
る電圧関係が順方向バイアスにならないように、遅延回
路ＤＥＬＡＹの遅延時間ｔD を設定すればよい。
【００３２】なお、以上説明した実施例では高レベルの
電圧として外部から供給される電源電圧ＶCCとしている
が、半導体装置内部で昇圧回路により発生した電源電圧
ＶCCよりも高い電圧であってもよい。
電圧として外部から供給される電源電圧ＶCCとしている
が、半導体装置内部で昇圧回路により発生した電源電圧
ＶCCよりも高い電圧であってもよい。
【００３３】又、導電型および電圧の極性を逆にしても
よいことは当業者にとって明らかなことである。
よいことは当業者にとって明らかなことである。
【００３４】
【発明の効果】以上説明したように本発明は、Ｐ（また
はＮ）型半導体基板の表面部に形成されたＮ（または
Ｐ）型ウェル領域と、前述Ｎ（またはＰ）型ウェル領域
内に形成されたＰ（またはＮ）型ウェル領域と、前述Ｐ
（またはＮ）型ウェル領域に形成されたＮ（またはＰ）
チャネル型絶縁ゲート電界効果トランジスタと、前述の
Ｎ（またはＰ）型ウェル領域に形成された第１のＮ（ま
たはＰ）型不純物拡散領域と、前述のＰ（またはＮ）型
ウェル領域に形成された第１のＰ（またはＮ）型不純物
拡散領域を有し、前述の第１のＮ（またはＰ）型不純物
拡散領域に所定期間正（または負）電圧を供給する第１
のパルスと、前述の第１のパルスの立上り（または立下
り）以後に立上り（または立下り）かつ前述の第１のパ
ルスの立下り（または立上り）以前に立下り（または立
上り）、前述の第１のＰ（またはＮ）型不純物拡散領域
に供給される第２のパルスを発生するウェル電圧制御回
路を有しているので、第１のＮ（またはＰ）型不純物拡
散領域および第１のＰ（またはＮ）型不純物拡散領域を
介してＰ（またはＮ）型ウェル領域およびＮ（または
Ｐ）型ウェル領域の電圧を変化させる場合に、その電圧
の変化過程において、２つのウェル領域の接合部分にお
ける電圧関係が順方向バイアスにならないように電圧を
変化させることができ、上述の電圧を変化させる過程に
おいて、半導体基板中に正孔が注入され不要な消費電流
が増加したり、他の相補型ＭＯＳＦＥＴで形成された回
路がラッチアップ現象を起すことはなく、またこれらの
ウェル領域が大きな場合においても、接合部分における
順方向バイアスを防止するため、ウェル電位供給用の不
純物拡散領域を多数設ける必要もなく、半導体装置のサ
イズが大きくなることもない。
はＮ）型半導体基板の表面部に形成されたＮ（または
Ｐ）型ウェル領域と、前述Ｎ（またはＰ）型ウェル領域
内に形成されたＰ（またはＮ）型ウェル領域と、前述Ｐ
（またはＮ）型ウェル領域に形成されたＮ（またはＰ）
チャネル型絶縁ゲート電界効果トランジスタと、前述の
Ｎ（またはＰ）型ウェル領域に形成された第１のＮ（ま
たはＰ）型不純物拡散領域と、前述のＰ（またはＮ）型
ウェル領域に形成された第１のＰ（またはＮ）型不純物
拡散領域を有し、前述の第１のＮ（またはＰ）型不純物
拡散領域に所定期間正（または負）電圧を供給する第１
のパルスと、前述の第１のパルスの立上り（または立下
り）以後に立上り（または立下り）かつ前述の第１のパ
ルスの立下り（または立上り）以前に立下り（または立
上り）、前述の第１のＰ（またはＮ）型不純物拡散領域
に供給される第２のパルスを発生するウェル電圧制御回
路を有しているので、第１のＮ（またはＰ）型不純物拡
散領域および第１のＰ（またはＮ）型不純物拡散領域を
介してＰ（またはＮ）型ウェル領域およびＮ（または
Ｐ）型ウェル領域の電圧を変化させる場合に、その電圧
の変化過程において、２つのウェル領域の接合部分にお
ける電圧関係が順方向バイアスにならないように電圧を
変化させることができ、上述の電圧を変化させる過程に
おいて、半導体基板中に正孔が注入され不要な消費電流
が増加したり、他の相補型ＭＯＳＦＥＴで形成された回
路がラッチアップ現象を起すことはなく、またこれらの
ウェル領域が大きな場合においても、接合部分における
順方向バイアスを防止するため、ウェル電位供給用の不
純物拡散領域を多数設ける必要もなく、半導体装置のサ
イズが大きくなることもない。
【図１】本発明の第１の実施例を示す平面図（図１
（ａ））とウェル電圧と制御回路の回路図（図１
（ｂ））である。
（ａ））とウェル電圧と制御回路の回路図（図１
（ｂ））である。
【図２】図１（ａ）のＸ−Ｘ線断面図である。
【図３】第１の実施例の動作説明に使用する電圧波形図
である。
である。
【図４】本発明の第２の実施例を示す平面図（図４
（ａ））およびウェル電圧制御回路の回路図（図４
（ｂ））である。
（ａ））およびウェル電圧制御回路の回路図（図４
（ｂ））である。
【図５】本発明の第２の実施例の動作説明に使用する電
圧波形図である。
圧波形図である。
【図６】本発明の第３の実施例におけるウェル電圧制御
回路の回路図である。
回路の回路図である。
【図７】本発明の第４の実施例におけるウェル電圧制御
回路の回路図である。
回路の回路図である。
【図８】第４の実施例の動作説明に使用する電圧波形図
である。
である。
【図９】電気的に情報の書込みおよび消去が不可能なフ
ラッシュメモリのメモリ素子を示す断面図である。
ラッシュメモリのメモリ素子を示す断面図である。
【図１０】図９に示したフラッシュメモリの電流特性図
である。
である。
【図１１】従来例を示す平面図（図１１（ａ））と断面
図（図１１（ｂ））である。
図（図１１（ｂ））である。
１０１ Ｐ型シリコン基板 １０２ Ｎ型ウェル領域 １０３ Ｐ型ウェル領域 １０４Ａ，１０４Ｂ〜１０４Ｄ Ｎ型不純物拡散領域 １０５Ａ，１０５Ｂ Ｐ型不純物拡散領域 １０６ フィールド酸化膜 １０７ 層間絶縁膜 １０８ 浮遊ゲート １０９ 制御ゲート １１０Ａ，１１０Ｂ〜１１０Ｅ 金属配線層 １２０Ａ，１２０Ｂ〜１２０Ｆ コンタクト孔 ＶA 制御信号（または制御信号端子） Ｖ110A 第１の出力（または第１の出力端） Ｖ110B 第２の出力（または第２の出力端） ＭＰ１１，ＭＰ２１，ＭＰ３１ Ｐ型ＭＯＳＦＥＴ ＭＮ１１，ＭＮ２１，ＭＮ３１ Ｎ型ＭＯＳＦＥＴ Ｒ１ 抵抗素子 ＭＮ７２ ディプリーションＮ型ＭＯＳＦＥＴ ＮＡＮＤ ２入力ＮＡＮＤ回路 ＮＯＲ ２入力ＮＯＲ回路 ＤＥＬＡＹ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/115 29/788 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 27/115 H01L 29/788
Claims (5)
- 【請求項１】 Ｐ（またはＮ）型半導体基板の表面部に
形成されたＮ（またはＰ）型ウェル領域と、前記Ｎ（ま
たはＰ）型ウェル領域内に形成されたＰ（またはＮ）型
ウェル領域と、前記Ｐ（またはＮ）型ウェル領域に形成
されたＮ（またはＰ）チャネル型絶縁ゲート電界効果ト
ランジスタと、前記Ｎ（またはＰ）型ウェル領域に形成
された第１のＮ（またはＰ）型不純物拡散領域と、前記
Ｐ（またはＮ）型ウェル領域に形成された第１のＰ（ま
たはＮ）型不純物拡散領域を有し、前記第１のＮ（また
はＰ）型不純物拡散領域に所定期間正（または負）電圧
を供給する第１のパルスと、前記第１のパルスの立上り
（または立下り）以後に立上り（または立下り）かつ前
記第１のパルスの立下り（または立上り）以前に立下り
（または立上り）、前記第１のＰ（またはＮ）型不純物
拡散領域に供給される第２のパルスを発生するウェル電
圧制御回路を有し、前記ウェル電圧制御回路は、制御信
号を受けて第１の電圧を発生し、第１のＮ（またはＰ）
型不純物拡散領域に供給する第１の電圧供給回路と、前
記制御信号を受けて前記第１の電圧より低い第２の電圧
を第１のＰ（またはＮ）型不純物拡散領域に供給する第
２の電圧供給回路と、前記第１のＮ（またはＰ）型不純
物拡散領域と前記第１のＰ（またはＮ）型不純物拡散領
域とを結ぶ所定のインピーダンスを有する接続手段とを
有し、前記第１の電圧供給回路と前記第２の電圧供給回
路とはいずれか一方が動作状態のとき他方は非動作状態
であることを特徴とする半導体装置。 - 【請求項２】 前記接続手段は、Ｎ（またはＰ）型ウェ
ル領域の第１のＮ（またはＰ）型不純物拡散領域と異な
る位置に形成された第２のＮ（またはＰ）型不純物拡散
領域と、Ｐ（またはＮ）型ウェル領域の第１のＰ（また
はＮ）型不純物拡散領域と異なる位置に形成された第２
のＰ（またはＮ）型不純物拡散領域と、前記第２のＮ
（またはＰ）型不純物拡散領域と前記第２のＰ（または
Ｎ）型不純物拡散領域とを接続する導電性配線層とを含
んでなる請求項１記載の半導体装置。 - 【請求項３】 前記接続手段は、第１の電圧供給回路の
出力端と第２の電圧供給回路の出力端との間に接続され
た抵抗素子である請求項１記載の半導体装置。 - 【請求項４】 前記接続手段は、第１の電圧供給回路の
出力端と、第２の電圧供給回路の出力端との間に接続さ
れたディプリーションＭＯＳ型電界効果トランジスタで
ある請求項１記載の半導体装置。 - 【請求項５】 前記トランジスタは、浮遊ゲートと制御
ゲートを有し、電気的に情報の書込み、および消去が可
能な記憶素子である請求項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03212539A JP3097200B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置 |
| US07/934,275 US5313086A (en) | 1991-08-26 | 1992-08-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03212539A JP3097200B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555492A JPH0555492A (ja) | 1993-03-05 |
| JP3097200B2 true JP3097200B2 (ja) | 2000-10-10 |
Family
ID=16624352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03212539A Expired - Lifetime JP3097200B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5313086A (ja) |
| JP (1) | JP3097200B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5717635A (en) * | 1996-08-27 | 1998-02-10 | International Business Machines Corporation | High density EEPROM for solid state file |
| KR20000045475A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 웰 바이어싱 트랜지스터 형성방법 |
| ATE344535T1 (de) * | 1999-07-06 | 2006-11-15 | Elmos Semiconductor Ag | Cmos kompatibler soi-prozess |
| US6853526B1 (en) | 2000-09-22 | 2005-02-08 | Anadigics, Inc. | Transient overvoltage protection circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4158238A (en) * | 1978-04-21 | 1979-06-12 | Erb Darrell M | Stratified charge ram having an opposite dopant polarity MOSFET switching circuit |
| JP2645142B2 (ja) * | 1989-06-19 | 1997-08-25 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
-
1991
- 1991-08-26 JP JP03212539A patent/JP3097200B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-25 US US07/934,275 patent/US5313086A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5313086A (en) | 1994-05-17 |
| JPH0555492A (ja) | 1993-03-05 |
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