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JP3098243B2 - 電界効果トランジスタ差動増幅器 - Google Patents
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JP3098243B2 - 電界効果トランジスタ差動増幅器 - Google Patents

電界効果トランジスタ差動増幅器

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JP3098243B2
JP3098243B2 JP01320412A JP32041289A JP3098243B2 JP 3098243 B2 JP3098243 B2 JP 3098243B2 JP 01320412 A JP01320412 A JP 01320412A JP 32041289 A JP32041289 A JP 32041289A JP 3098243 B2 JP3098243 B2 JP 3098243B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル・オーディオ関連の用途において
有用なアナログ−デジタル・コンバータに関するもので
あり、より詳しくは、逐次近似レジスタを１つだけ用い
た、モノリシック集積回路デュアル・アナログ−デジタ
ル・コンバータに関するものである。
（従来の技術及び発明が解決しようとする課題） デジタル・オーディオ関連の用途には例えば、デジタ
ル・ステレオ・アンプや、テープ録音再生装置、等々が
あるが、それらの用途において非常に広範に使用されて
いる集積回路アナログ−デジタル・コンバータ（ADC）
素子の１つに、本出願人の製品である「PCM78」という
型番の16ビット・ハイブリッド集積回路アナログ−デジ
タル・コンバータがある。この「PCM78」は、アナログ
のオーディオ入力信号に応答して、そのオーディオ入力
信号を極めて高精度で表わすシリアル・デジタル・デー
タの連続したストリームを発生する、16ビットADCであ
る。このシリアル・デジタル・データからは、後刻、そ
れらのアナログ信号を高精度で再生することができるよ
うになっている。「PCM78」のユーザは、しばしば、１
個の「PCM78」と、２個の外付けのサンプル・アンド・
ホールド回路（１個は左チャンネル用、もう１個は右チ
ャンネル用）と、それら２個のサンプル・アンド・ホー
ルド回路の夫々の出力を１個の「PCM78」へ供給するた
めのマルチプレクシング回路とを用いるという使い方を
している。斯かる回路構成に付随する問題の１つは、こ
のような回路は、２個の「PCM78」を使用した場合に達
成可能な標本化速度の半分の標本化速度でしか、動作し
得ないということにある。標本化速度が低下すればする
ほど、サンプル・アンド・ホールド回路の入力部のアン
チ・エリアシング・フィルタには、より高価なフィルタ
を使用することが必要となる。また更に、ADCの信号−
雑音比の低下をきたすことにもなり、それは、より少な
いノイズ平均化しか行なえなくなるからである。また、
２個のサンプル・アンド・ホールド制御回路の夫々のデ
ジタル遅延時間が、互いに正確に揃っていない場合に
は、要求される２つのオーディオ入力の同位相標本化
に、タイミング・スキューが生じることにもなる。
「PCM78」は、これまで商業的に非常な成功を納めて
きているが、「PCM78」の機能のそのような損失を著し
く少なくしたいという要望が存在している。現時点にお
いては、デジタル・ステレオ・アンプ等を製作すること
を目的として、右チャンネルのオーディオ信号と左チャ
ンネルのオーディオ信号との夫々のために互いに独立し
た別々のアナログ−デジタル変換機能を備えることが望
まれる場合には、このような16ビットADCを２個使用す
ることが必要とされている。ハイ・ファイ・デジタル・
オーディオ関連の用途に必要とされる16ビットないしは
それ以上の高精度を備えたアナログ−デジタル・コンバ
ータを単一の集積回路チップの上に２個構成するという
ことは、これまで誰も試みていないが、その理由は、そ
うした場合にはチップの大きさが、現時点において経済
的に成り立つ以上の大きさとなってしまうからである。
先行技術に係るシステムのなかには、２個のADCを使
用することによってより高速の標本化速度が得られるよ
うにし、それによって、より安価なアンチ・エリアシン
グ・フィルタを使用できるようにしたものがある。その
種のシステムにおいては、「左チャンネル用」ADCと
「右チャンネル用」ADCの各々が、専用の逐次近似レジ
スタ（SAR）を備えた独立した16ビット・アナログ−デ
ジタル・コンバータを１づつ含んでいるもとなってい
た。
デジタル・オーディオ関連の用途に用いられる逐次近
似形アナログ−デジタル・コンバータには、高精度の比
較器が必要とされている。この比較器は、高速で動作す
るものでなければならず、しかも低ノイズで、入力オフ
セット・エラーの小さなものでなければならない。ま
た、増幅器の各増幅段の出力部において自動零点合せ動
作を実行することが望まれることもある。そのようにし
た場合には、自動零点合せ用のMOSFETがその増幅段の出
力導体上にノイズを導入することがあり得るが、このノ
イズは、入力側へ「リファーバック（refer back）」さ
れるようにすれば、その増幅段のゲイン分の１の大きさ
に低減される。低ノイズの高速動作、並びに集積回路チ
ップの面積の低減という利益を達成するために、これま
でにも、様々な技法が用いられている。それらのうちの
１つの方式に、非常に高いゲインを有する単段の差動増
幅段を使用し、この差動増幅段の出力部にソース・フォ
ロワ出力段を備えて、この出力部において自動零点合せ
が行なわれるようにした方式がある。しかしながらこの
方式では、結局、高速性は得られていない。また別の可
能な方式として、低ノイズで高速の動作を達成すること
を期待して、低ゲインではあるが高速の複数の段を多段
式に構成し、それらの段と段との間で自動零点合せを行
なうようにした方式もあるが、しかしながらこの方式に
よって低ノイズは得られていない。最良の方式を決定す
る際には、通例として、設計上の困難な妥協を余儀なく
されている。
従って、本発明の目的は、従来技術のものと比較して
より高精度の同位相標本化動作を可能とする、高精度の
モノリシック集積回路アナログ−デジタル・コンバータ
を提供することにある。
本発明の更に別の目的は、より安価で、より高精度
で、より高分解能のアナログ−デジタル・コンバータで
あって、より高速の標本化速度で、より良好な電源リジ
ェクションをもって、より高精度の同位相標本化を行な
うことができ、また、最近のデジタル・オーディオ関連
の用途においてこれまで用いられている従来のアナログ
−デジタル・コンバータと比較して、より高い信号−雑
音比を有する、アナログ−デジタル・コンバータを提供
することにある。
本発明の更に別の目的は、アナログ−デジタル・コン
バータを、各々の変換動作の終了の時点においてリセッ
トするための、改良された方法を提供することにある。
本発明の更に別の目的は、ステレオ・デジタル・オー
ディオ関連の用途においてこれまで用いられているアナ
ログ−デジタル・コンバータと比較して、より安価なア
ンチ・エリアシング・フィルタを使用することのでき
る、安価な単一チップ・デュアル・アナログ−デジタル
・コンバータ回路を提供することにある。
本発明の更に別の目的は、低ノイズで、オフセットが
小さく、高速で、高精度の、CMOS比較器を提供すること
にある。
（課題を解決するための手段） 要約して、且つその一実施例に即して説明するなら
ば、本発明は、第１のＮビットCDACと、第２のＮビット
CDACと、前記第１のCDACの出力を第１オーディオ入力信
号と比較する第１比較器及び前記第２のCDACの出力を第
２オーディオ入力信号と比較する第２比較器と、デュア
ル・ラッチ逐次近似レジスタとを含んでいるデュアル逐
次近似形アナログ−デジタル・コンパータ（ADC）チッ
プを提供するものである。前記デュアル・ラッチ逐次近
似レジスタは、（Ｎ＋１）ビットのシフト・レジスタ
と、第１ラッチング回路部と、第２ラッチング回路部と
を含んでおり、第１ラッチング回路部は、第１の一連の
連続するＮビット近似数を発生する発生動作と、それら
の近似数を前記第１のＮビットCDACのＮ個のデジタル入
力導体へ順番に供給する供給動作とを、ある論理状態が
前記シフト・レジスタ内をMSBポジションからLSBポジシ
ョンまでシフトされるそのシフト動作と、前記第１比較
器によって発生される複数の比較信号とに応答して行な
うための回路部であり、また第２ラッチング回路部は、
第２の一連の連続するＮ個のＮビット近似数を発生する
発生動作と、それらの近似数を前記第２のＮビットCDAC
のＮ個のデジタル入力導体へ順番に供給する供給動作と
を、前記論理状態が前記シフト・レジスタ内をシフトさ
れるシフト動作と、前記第２比較器によって発生される
複数の比較信号とに応答して行なうための回路部であ
る。第１の転流回路が、前記論理状態が前記シフト・レ
ジスタへ（ｉ＋１）回目にシフトされるシフト動作に応
答して、これらのデュアルADCのうちの一方のADCの第１
手段の、第ｉ番目のＮビット近似数の、その最上位から
ｉ桁目のビットをシリアルに出力するようになってい
る。また更に、前記第2CDACと前記第２ラッチング回路
とを含んでいる他方のADCに関して同様の機能を果た
す、第２の同様の構造のＮビットの転流回路が含まれて
いる。
以上のデュアル逐次近似アナログ−デジタル・コンバ
ータ・チップは、CMOS製作技術によって構成される。前
記第1CDACと前記第2CDACとへは、１つの基準回路から、
互いに独立した夫々の基準電圧が供給されるようになっ
ている。この基準回路は、バイポーラ−CMOSバンド・キ
ャップ回路とCMOS電源リジェクション回路とを含んでお
り、互いに独立した互いに同一構造の２つのユニティ・
ゲイン・バッファ回路を駆動するものである。それらの
ユニティ・ゲイン・バッファ回路の各々は、FET増幅器
とCMOS演算相互コンダクタンス増幅器とを含んでおり、
その結果、電源ノイズに対して不感性を有する、安定し
た低ノイズの動作を行なえるようになっている。前記比
較器は低ゲインの第1FET差動増幅器を含んでおり、この
第１差動増幅器は、入力FETと一対の高精度負荷デバイ
スとの間に接続されたカスコードFETを備えており、そ
れによって、この差動増幅器のゲインが入力コモン・モ
ード電圧の影響を受けないようになっている。この第１
差動増幅器の出力は第２差動増幅器の入力FETに接続さ
れており、この第２差動増幅器はカスコード・トランジ
スタを備えてはいない。第２差動増幅器の両出力は、夫
々第１と第２の自動零点合せコンデンサに接続されてお
り、それらのコンデンサの反対側の端子は、それらのコ
ンデンサに対応する一対の自動零点合せスイッチに接続
されている。自動零点合せを施された出力は、２段式差
動増幅器の入力へ供給されるようになっており、この２
段式差動増幅器の出力は、自動零点合せを施された上
で、差動ラッチの入力へ供給されるようになっている。
（実施例） 第１図について説明すると、モノリシック集積回路で
あるCMOS形のデュアルADC1は、一点鎖線1Aで示されてい
る単一のCMOSチップの上に製作したものである。ここで
説明するこのデュアルADCチップ１は、その面積が約260
00平方ミル（約16.8平方ミリメートル）、即ち160ミル
平方（約4.1ミリメートル平方）である。このデュアルA
DC1は、18ビットのコンデンサ式デジタル−アナログ・
コンバータ（CDAC）を含んでおり、このCDACは引用符号
２で表わしてある。このブロック２の中に、比較器４の
ための調節自在な基準電圧を発生する12ビットの「トリ
ム」デジタル−アナログ・コンバータ（TDAC）を含ませ
るようにすることができる。18ビットCDACは、左チャン
ネルのオーディオ信号VINLを受取るようになっている。
ブロック２の中のこの18ビットCDACは、導体５を介して
比較器４の一方の入力に接続されている。ブロック２の
中のTDACの出力は、導体６を介して比較器４のもう一方
の入力に接続されている。比較器４の出力は、18ビット
・ラッチ回路７の18個のＤ形ラッチの各々のＤ入力に接
続されている。ラッチ７の18個の出力（それら18個の出
力をまとめて引用符号８で表わす）は、転流回路９の入
力に接続されていると共に、夫々が、ブロック２内の18
ビットCDACの対応するデジタル入力へフィードバックさ
れるようになっている。
19ビットのシフト・レジスタ15が、18個のパラレルな
出力を送出するようになっており、それら18個の出力
（それら18個の出力をまとめて引用符号16で表わす）
は、18ビット・ラッチ７並びに18ビット・ラッチ28の、
18個の対応するクロック入力即ちラッチング入力に接続
されている。シフト・レジスタ15は更に、19番目のビッ
トを含んでいる。以上の19個のビットの各々の出力（そ
れら19個の出力をまとめて引用符号17で表わす）は、第
１図に引用符号19で示されているイリーガル・コード検
出回路の一部を成す19個の入力を有するNORゲートの、
夫々の入力に接続されている。イリーガル・コード検出
回路19の出力はリセット導体20に接続されており、この
リセット導体20が、18ビット・ラッチ７、18ビット・ラ
ッチ28、19ビット・シフト・レジスタ15、並びに制御回
路13をリセットするようになっている。
右チャンネルのオーディオ信号VINRは、引用符号３で
表わされている18ビットCDACの入力へ供給されるように
なっている。このブロック３には更に、比較器27の一方
の入力へ調節自在な基準電圧を送出する12ビットのTDAC
（トリムDAC）を含ませることができる。このブロック
３の中のCDACのアナログ出力は、比較器27の他方の入力
に接続されている。比較器27の出力は18ビット・ラッチ
回路28内の18個のＤ形ラッチの各々のＤ入力に接続され
ている。この18ビット・ラッチ回路28のクロック入力即
ちラッチング入力は、レジスタ15の上位の18個のビット
の出力に接続されている。また、このラッチ28の18個の
出力は、18本の出力導体（それら18本の導体をまとめて
引用符号29で表わす）を介して、CDAC3の18個のデジタ
ル入力の夫々に接続されている。18ビット・ラッチ28の
出力29は更に転流回路39の入力にも接続されている。転
流回路９の出力はバッファ10の入力に接続されており、
このバッファ10の出力11が、左チャンネルのシリアル・
デジタル出力信号SOLを発生するようになっている。同
様に、転流回路30の出力はバッファ33を介して導体34に
接続されており、この導体34上に、右チャンネルのシリ
アル・デジタル出力SORが発生されるようになってい
る。
本発明に従って、19ビット・シフト・レジスタ15と、
18ビット・ラッチ28とは、１つの「デュアル・ラッチSA
R」の中に包含されて構成されるようになっており、こ
のSARが引用符号12で示されている。
制御回路13は、CONVERT信号（変換信号）、即ちデュ
アルADC1が受取るコマンド信号に応答して、種々の制御
信号14を発生するものである。この回路の諸機能につい
ては、第２図のCDACの構造を説明した後に、説明するこ
とにする。
18ビットCDAC2及び３に必要な、左チャンネル用基準
電圧VREFLと右チャンネル用基準電圧VREFRとが、バンド
・ギャップ回路23と低ノイズ低出力インピーダンスのバ
ッファ回路25A及び25Bとによって、導体24上に発生され
るようになっている。これらの、バンド・ギャップ回路
23並びにバッファ回路25A及び25Bについての詳細は、本
願出願人に譲渡され、本対応米国出願と同日に出願され
た同時係属出願であるカルトホッフ（Timothy V.Kaltho
ff）の米国特許出願（CMOS電圧基準及びバッファ回路）
に示されている。バッファ25Aと25Bとは互いに同一構造
のものであるが、しかしながら、CDAC2と３の各々にお
いて種々のMOSFETのスイッチング動作によって発生する
ノイズを原因とする左右のチャンネルの間のクロストー
クを防止するためには、それら２つを共に備える必要が
ある。
次に第２図について説明すると、同図にはブロック２
及び３のCDACの基本構造が示されている。それらのCDAC
は、バイナリに重み付けされた複数のコンデンサから成
るネットワークを用いており、それらのコンデンサは、
デジタル入力に応じた、バイナリな電圧分割を達成する
ために電荷加算節点に接続されている。第２図は、ブロ
ック２及び３で使用されている18ビットCDACのうちの３
つのビットを図示している。このCDACは、基準電圧VREF
を受取る電圧基準端子26を含んでおり、この基準電圧V
REFは、VREFLまたはVREFRである。この電圧はクランプ
回路60へ入力され、このクランプ回路60が電圧VCLAMPを
発生する。典型的な一例を挙げれば、VREFは約2.75ボル
トであり、VCLAMPは約1.8ボルトである。デュアルADC回
路１は、＋５ボルトである＋VCC電源と、−５ボルトで
ある−VCC電源とによって動作するようになっている。
制御回路13により発生された制御信号が導体50へターン
・オン電圧を供給すると、この導体50はＮチャネル形MO
SFET44のゲートに接続されているため、このMOSFET44が
電荷加算導体５をVCLAMPに接続することになる。同様
に、この導体50からＮチャネル形MOSFET61のゲートへタ
ーン・オン信号が供給されることによって、導体６がV
CLAMPの電位となる。電荷加算導体５は、比較器４の非
反転入力に接続されており、一方、この比較器４の反転
入力は導体６に接続されている。導体６は適当な基準電
圧に接続するようにすることもできるが、好ましくは、
トリムDAC（TDAC）65に接続するようにする。このTDAC6
5は、CDAC2並びにCDAC3の上位12桁のビットと類似の12
ビットのCDACである。
TDAC65は、微小ではあっても累積するおそれのある電
荷加算導体５上の電圧の変動に対処する補償を行なうた
めに、導体６上の基準電圧を「調節可能」にするもので
あり、電荷加算導体５上のその電圧変動は、種々のMOSF
ETのスイッチング動作が行なわれる間に様々な寄生コン
デンサのために、電荷がこの電荷加算導体５に付加さ
れ、或いはそこから差引かれることによって生じるもの
である。TDAC65は更に、CDAC内の、バイナリ重み付け形
の複数の異なったコンデンサの間の、比率の不整合に対
処する補償のための調整が行なわれるように、導体６上
の基準電圧の調節をも可能としている。このトリムDAC6
5は当業界においては公知のものであるため、それにつ
いて詳細には説明しないが、ただし次のことだけは記し
ておくことにする。即ち、このトリムDAC65は、CDAC2の
上位12桁ビットに対応するバイナリ重み付け形の複数の
コンデンサのうちの該当するものについて、一定の第１
基準電圧とトリム自在で調節自在な第２基準電圧との間
で切り換えを行なうものであり、この第２基準電圧は、
典型的な一例としては、第１基準電圧とは数ミリボルト
異なった電圧であって、ニクロム抵抗器にレーザ・トリ
ミングを施すことによて調節できるようにした電圧であ
る。これによって、CDACのコンデンサ間の比率の不整合
の各々ごとに、及び／または、寄生容量に起因して電荷
加算導体５へ加わる望ましからざる電荷の変動の各々ご
とに、それに応じた量の電荷が基準導体６に対して加減
され、それにより電荷変動誤差が除去されるようになっ
ている。
電荷加算導体５は、バイナリ重み付け形の18個のコン
デンサに接続されており（或いは、それと等価のラダー
・ネットワークに接続されているようにしても良い）、
それらのコンデンサは、最上位のビットのコンデンサ4
2、最上位から２桁目のビットのコンデンサ53、その次
の桁のコンデンサ58、そして更に同様のその他のコンデ
ンサから成るものである。それらのバイナリ重み付け形
コンデンサの各々の反対側の端子は、複数のデジタル入
力信号とこれらデジタル入力信号の論理的相補信号とに
応答して、プルアップMOSFETによって基準電圧VREF（こ
れはVREFLとVREFRとのいずれかである）へ「プルアッ
プ」され、また、Ｎチャネル形プルダウンMOSFET47、5
5、或いは57のうちの１つによって、接地電位GNDへ「プ
ルダウン」されるようになっている。それらのデジタル
入力信号と論理的相補信号とは、18個のビットの各々ご
とに、第１図のラッチ７の導体８、或いはラッチ28の導
体29によって、それらのプルアップMOSFETとプルダウン
MOSFETとの、夫々のゲート電極へ供給されるようになっ
ている。MSB（最上位ビット）のためのプルアップMOSFE
T46はＰチャネル形であり、一方、その他のビットのた
めのプルアップMOSFETは、54や56のようにＮチャネル形
である。アナログ入力電圧VIN（この入力電圧は、ブロ
ック２の中のCDACについてはVINLであり、ブロック３の
中のCDACについてはVINRである）は、CMOS伝達ゲート40
を介して導体41へ接続されるようになっている。このCM
OS伝達ゲート40とコンデンサ42とが協働して、CDAC2の
最上位ビットのためのサンプル・アンド・ホールド回路
として機能するようになっている。
CDAC2の18ビット入力のデジタル・パタンが、バイナ
リ重み付け形コンデンサ（それらのコンデンサはMSBの
コンデンサを除いていずれも予め基準電圧VREFに充電さ
れており、MSBのコンデンサだけはVINに充電されてい
る）のうちのどのコンデンサがこの18ビットのデジタル
入力に応じてアースへ放電されるかを決定するようにな
っており、その放電によって、それに対応したバイナリ
に重み付けされた量の電荷が電荷加算導体５へ供給され
るようになっている。第１図の制御回路13は、複数の制
御信号14のうちの１つを第２図の導体50へ供給してMOSF
ET44及び61をターン・オフすることによって、CONVERT
信号に応答してサンプリング動作を開始させる。制御回
路13はまた、信号14のうちの別の１つをCMOS伝達ゲート
40へ供給することによって、CONVERT信号に応答してVIN
を導体41から遮断する。この導体41は、MSBのサンプリ
ング・コンデンサ42に接続されている。制御回路13は更
に、CONVERT信号に応答して、MOSFET46及び47を駆動す
るための３状態駆動回路（不図示）をディスエーブルす
る。そのCONVERT信号は、制御回路13にクロック信号CK
およびCK＊を発生させて、シフトレジスタ15のクロッキ
ングを開始させる。（ここではアスタリスク記号（＊）
は論理的相補信号を表わすために用いられている）。
従って結果的に、アナログ入力電圧VINが、電荷加算
導体５上に発生される電圧と比較されることになり、こ
の電荷加算導体５上の電圧は、18個の選択されたビット
から成る複数のパタンの各々に応じて、ラッチ回路７及
び28とシフト・レジスタ15とを含んで構成されている逐
次近似レジスタによって発生されるものである。電圧V
INが、現在の18ビットのデジタル入力パタンに応じた電
荷加算導体５上の電圧を超えている場合には、比較器４
が切り換わることになる。逐次近似動作は、当業者には
周知の如く、18個の連続した一連の近似数を、最上位ビ
ットからはじめて、一度に１ビットづつ発生することに
よって実行される。
一例を挙げれば、逐次近似動作における反復処理動作
の第１回目には、シフト・レジスタ15によって発生され
る最上位ビットが「１」として出力され、このとき残り
のビットは「０」となっている。デュアル・ラッチSAR1
2は、このときには、第１回目の近似処理、即ち第１回
目の「試行」による２進数を収容しているわけであり、
この２進数は、VINの可能値範囲の中央に位置する数で
ある。この最初のデジタル近似数は、CDAC2及びCDAC3の
両方の入力へ供給される。CDAC2とCDAC3のいずれについ
ても、反復処理の第１回目は同一の処理である。以下の
説明は、特にCDAC2へ続いて供給されるデジタル近似数
に関するものである。（CDAC3についても動作は完全に
相似関係にあり、単に、異なった比較器の出力データが
発生されるという点が異なっているだけである）。この
CDAC2によってデジタル−アナログ変換が行なわれ、こ
のアナログへの変換によって得られた電荷加算導体５上
の出力電圧が、効果的にVINと比較されるようになって
いる。
各ビットについて行なわれる各試行期間の終了時に、
電荷加算導体５上の電圧が、TDAC65によって基準導体６
上に発生されている電圧を超えていた場合には、比較器
４から導体64上へ「ハイ」出力、即ち「１」出力が送出
される。これは即ち、その現行近似数のその「１」ビッ
トが「受諾」されたことを意味しており、それゆえ、そ
のビットは、ラッチ７の対応するビットにラッチされ、
そしてこのビットは次に、シフト・レジスタ15の次回の
シフトが行なわれる際に、VINLの現行サンプル値がその
数へと変換されつつあるところのデジタル数の現行ビッ
トとして、転流回路９によってシリアルに出力されるこ
とになる。これとは逆に、その現行ビットについての試
行期間ないしセトリング期間が経過した後に、電荷加算
導体５上の電圧が、TDAC65によって導体６上に発生され
ている基準電圧より低かった場合には、比較器４から導
体64上へ「ロー」レベル即ち「０」レベルが送出され
る。このレベルは、ラッチ７の対応するビットにラッチ
される。次に、シフトレジスタ15の次のシフト時に、現
近似数のその受け入れられた「１」ビットは、VINLの現
行サンプル値がその数へと変換されつつあるところの最
終的デジタル数の１つの下位のビットとして、転流回路
９によってシリアルに出力されることになる。
続いて、デュアル・ラッチSAR12は第２回目のデジタ
ル近似数を発生するが、その場合、その最上位ビット
は、比較器出力64の最新の状態の如何によって「０」と
なっていることも、また「１」となっていることもあ
り、最上位から２桁目のビットは「１」となっており、
また、その他のビットは「０」となっている。続いて第
３回目の近似数が発生され、この近似数には、この所望
の数の最上位の２桁ビットが含まれている。以上の手順
は残りの15個のビットについても反復して実行され、そ
れが行なわれた時点において、この逐次近似アナログ−
デジタル変換処理は完了する。そのとき電荷加算導体５
上の電圧は、導体６上の電圧と殆ど正確に等しくなって
いる。
第３図は、逐次近似レジスタの構造を示しており、こ
のレジスタは、18ビット・ラッチ７、19ビット・シフト
・レジスタ15、並びに、18ビット・ラッチ28を含んでい
る。シフト・レジスタ15（このシフト・レジスタ15の個
々のビットは、第３図では、引用符号15−１、15−２、
…、15−19で示されている）並びにラッチ７（このラッ
チ７の個々のビットは、第３図では、引用符号７−１、
７−２、…、７−18で示されている）の基本的動作は、
本願の出願人の所有する米国特許第4777470号（Naylor
et al.）に記載されているところの動作と完全に相似で
あり、この米国特許は、発明の名称を「アナログ−デジ
タル・コンバータにおける高速逐次近似レジスタ（HIGH
SPEED SUCCES−SIVE APPROXIMATION REGISTER IN ANAL
OG−TO−DIGITAL CONVERTER）」と称し、1988年10月11
日付で発行されており、この言及をもって本開示に包含
されるものである。第１図及び第３図のデュアル・ラッ
チSAR12は更に、第２のラッチ28を含んでおり、このラ
ッチ28の個々のビットは、引用符号28−１、28−２、
…、28−18で示されている。各々の、マスタ／スレイブ
式のシフト・レジスタ・ビット15−１、15−２、等々
は、ラッチ７並びにラッチ28の双方のラッチ素子のラッ
チ入力（Ｌ＊入力）を駆動する出力を発生するようにな
っている。
転流回路９はＮチャネル形MOSFET9−１を含んでお
り、このMOSFET9−１のソースは、第１ビットのNORゲー
トの出力に接続されている。転流回路９は更にMOSFET9
−２、…、９−18を含んでおり、これらのMOSFETのソー
スはいずれも、図示の如く、対応するインバータの出力
に夫々接続されている。MOSFET9−１、９−２、…、９
−18のドレインは導体11Aに接続されており、この導体1
1Aはシリアルな出力信号SOLを発生するものである。同
様に、転流回路30はＮチャネル形MOSFET30−１を含んで
おり、このMOSFET30−１のソースは、MSBの２入力NORゲ
ートの出力に接続されている。転流回路30は更にMOSFET
30−２、…、30−18を含んでおり、これらのMOSFETのソ
ースは、図示の如く、対応するインバータの出力に夫々
接続されている。これらの転流用MOSFET30−１、30−
２、…、30−18のドレインは導体34Aに接続されてお
り、この導体34Aは、その上にシリアルな出力信号SORが
発生される導体である。夫々のNORゲートの出力に接続
されている複数のインバータは、CDAC2の各々のビット
へ送られる相補的なビット信号を発生するものであり、
これは相補的導体対８−１、８−２、…、８−18で表わ
されているとおりである。同様に、ラッチ回路28内の複
数の２入力NORゲートの出力に接続されている複数のイ
ンバータは、CDAC3の個々のビットへ送られる相補的な
ビット信号を発生するものであり、これは相補的信号対
29−１、29−２、…、29−18で表わされているとおりで
ある。
複数のＮチャンネル形MOSFET17−１、17−２、…、17
−19の各々は、そのゲートが、シフト・レジスタ15の複
数のマスタ／スレイブ式のラッチ・ビットのうちの１つ
のビットの出力に接続されており、それらのビットの出
力は引用符号16−１、16−２、…、16−19で示されてい
る。MOSFET17−１、17−２、…、17−19のソースはアー
スに接続されており、またそれらのドレインは導体17A
に接続されている。この導体17Aはプルアップ負荷デバ
イス197に接続されており、ILLEGAL_CODE信号を供給す
る導体であり、この信号は、第１図の導体20上にRESET
信号を発生させる信号である。
転流回路９は、デュアル・ラッチSAR12によって発生
される複数のビットを、MSBからはじめて、それらが発
生される順序でシリアルに出力するものである。デュア
ル・ラッチSAR12の各々のビットについて連続して発生
される複数の近似数の各々は、連続する直前の近似数よ
り更に１つ下位のビットを持っている。シフト・レジス
タ15内においてその「１」の連続シフトは、転流回路９
に、そのような連続する１つ下位のビットを、ラッチ７
からバッファ10を介してSOL導体11へとシリアルにゲー
トして通す。転流回路30は、転流回路９と全く類似の方
式で動作し、それによって、デュアル・ラッチSAR12の
ラッチ28により発生される複数のビットを、バッファ33
を介してSOR導体34へ、シリアルに出力するものであ
る。
第４図について説明すると、同図は比較器４（比較器
４は比較器27と同一構造である）の詳細構造を示してお
り、この比較器４の入力５及び６は、夫々、CDAC2の出
力と、トリムDAC65によって発生される補償用基準電圧
とを受取るようになっている。この比較器４の第１段66
は、Ｎチャネル形入力MOSFET69及び70を含んでいる差動
増幅段であり、それらのMOSFET69及び70の双方のソース
は、Ｎチャネル形「カスコード」MOSFET82のドレインに
接続されている。MOSFET69及び70の夫々のゲートは、導
体５と導体６とに夫々接続されている。MOSFET69及び70
の夫々のドレインは、「カスコード」Ｎチャネル形MOSF
ET72及び73の夫々のソースに接続されている。カスコー
ドMOSFET72及び73の双方のゲートは、基準電圧VREFLに
接続されている。カスコードMOSFET72及び73の夫々のド
レインは、夫々導体76と導体77とを介して、高精度ニク
ロム抵抗器74及び75の下方の端子に夫々接続されてい
る。これらの抵抗器74及び75の上方の端子は＋VCCに接
続されている。カスコードMOSFET82のソースは、Ｎチャ
ネル形カレント・ミラーMOSFET83のドレインに接続され
ており、このMOSFET83のソースは−VCCに接続されてい
る。カスコードMOSFET82のゲートはアースに接続されて
いる。
導体76と導体77とは、比較器４の第２差動増幅段67
の、入力Ｎチャネル形MOSFET78と79とに接続されてい
る。これらのMOSFET78及び79の双方のソースはＮチャネ
ル形カスコードMOSFET84のドレインに接続されている。
カスコードMOSFET84のゲートはアースに接続されてい
る。カスコードMOSFET84のソースはＮチャネル形カレン
ト・ミラーMOSFET85のドレインに接続されており、この
MOSFET85のソースは−VCCに接続されている。カレント
・ミラーMOSFET83及び85の双方のゲートは、VBIASを発
生するカレント・ミラー制御回路に接続されている。
差動増幅器67のＮチャネル形入力MOSFET78及び79の夫
々のドレインは、導体86と導体87とを介して、高精度ニ
クロム負荷抵抗器80及び81の下方の端子に接続されてお
り、これらの抵抗器80及び81の上方の端子は＋VCCに接
続されている。導体86と導体87とは、自動零点合せコン
デンサ88及び90の上方の端子に夫々接続されている。自
動零点合せコンデンサ88及び90の夫々の下方の端子は、
導体89と導体91とを介して、Ｐチャネル形の自動零点合
せMOSFET94及び95の夫々のソースに接続されている。
（これらの自動零点合せMOSFET94及び95は、Ｎチャネル
形のものとすることもできる）。MOSFET94及び95の双方
のドレインはVREFLに接続されている。MOSFET94及び95
の双方のゲートは、自動零点合せ信号VAZに接続されて
いる。
差動増幅器67の出力導体89と91とは、第３差動増幅器
96の反転入力と非反転入力とに夫々接続されており、こ
の第３差動増幅器96は、差動増幅器67と本質的に類似構
造のものとすることができる。差動増幅器96の反転出力
と非反転出力とは、第４差動増幅器97の反転入力と非反
転入力とに接続されており、この第４差動増幅器も、差
動増幅器67と本質的に同一構造のものとすることができ
る。差動増幅器97の反転出力は自動零点合せコンデンサ
98の上方の端子に接続されており、また、この差動増幅
器97の非反転出力は自動零点合せコンデンサ99の上方の
端子に接続されている。コンデンサ98及び99の夫々の下
方の端子は、導体132と導体133とを介して、Ｐチャネル
形自動零点合せトランジスタ130及び131の夫々のソース
に接続されている。これらの自動零点合せトランジスタ
130及び131の双方のドレインはVRFELに接続されてお
り、またそれらのトランジスタのゲートは自動零点合せ
信号VAZに接続されている。導体132と導体133とは、一
般的な構造のCMOS差動ラッチ回路134の夫々の差動入力
に接続されており、この差動ラッチ回路134は当業者に
は容易に構成できるものであるので図解はしない。この
ラッチ134の出力は比較器出力導体64に接続されてい
る。
第４図において、VBIASは、Ｐチャネル形MOSFET123及
び124を備えたカレント・ミラー制御回路を含んで成る
回路によって発生されるようになっており、これらのMO
SFET123及び124の双方のソースは、抵抗器137を介してV
REFLに接続されている。MOSFET124のドレインはＮチャ
ネル形MOSFET136のドレインに接続されており、このMOS
FET136のソースは−VCCに接続されている。MOSFET123の
ドレインはＮチャネル形MOSFET135のドレインとゲート
に接続されており、このMOSFET135のソースは−VCCに接
続されている。MOSFET136のゲートはMOSFET135のゲート
に接続されている。VBIAS導体は更にＮチャネル形MOSFE
T128のゲートにも接続されており、このMOSFET128のソ
ースは−VCCに接続されている。MOSFET128のドレインは
Ｎチャネル形MOSFET127のソースに接続されており、こ
のMOSFET127のゲートはアースに接続されている。MOSFE
T127のドレインはMOSFET123のゲートと高精度ニクロム
抵抗器126の下方の端子とに接続されており、この抵抗
器126の上方の端子はVREFLに接続されている。MOSFET12
4のゲートはアースに接続されている。
83、85等のカレント・ミラー出力トランジスタは、そ
して更には差動増幅器96及び97におけるカレント・ミラ
ー・トランジスタも、カレント・ミラー・トランジスタ
128に対して所定の倍率関係とされている。即ち、抵抗
器126を流れ、従ってMOSFET128を流れる電流が、カレン
ト・ミラー・トランジスタ83及び85を流れる電流を高精
度で制御するようになっているのである。抵抗器126の
両端間の電圧は一定であり、そしてこの電圧が、差動増
幅器66及び67の負荷抵抗器74、75、80並びに81の両端間
の電圧に対して、高精度の比例関係をなすようになって
いるのである。
抵抗器74及び75の抵抗値は1.2キロオームとすること
ができる。抵抗器80及び81の抵抗値は4.8キロオームと
することができる。抵抗器126の抵抗値は5.5キロオーム
とすることができ、抵抗器137の抵抗値は２キロオーム
とすることができる。
抵抗値が以上の値である場合には、第１増幅段66のゲ
インは約８となり、第２増幅段67のゲインは約６とな
る。増幅段96のゲインと増幅段97のゲインとは、夫々８
と６とにすることができ、この場合、この４段式増幅器
の入力から出力までの総合ゲインは約2300となる。（た
だしラッチ134が、かなりの大きさの更なるゲインを提
供する）。
差動増幅器66におけるゲインが僅かに約８とされてい
るため、この増幅段66に関して、非常な高速性が達成さ
れている。この増幅段66の出力は増幅段67の入力に直接
接続されている。カスコードMOSFET72及び73は、＋VCC
の電源変動がトランジスタ69及び70のゲート−ソース電
圧を変化させることのないように、それを防止してお
り、これによって良好な電源リジェクション・レシオが
高度に維持されている。
第２増幅段67も、同程度の、約６のゲインとされてい
る。互いに高精度の比率関係のありしかも高精度抵抗器
126の両端間の電圧に比例する夫々一定の電流が電流源
トランジスタ85と83とに流されるようにしてあるため、
抵抗器74、75、80、及び81の夫々の両端間には、予め判
っている一定の電圧が発生する。従ってMOSFET78及び79
には、一定のドレイン−ソース電圧が発生する。これに
よって、導体76及び77と、MOSFET78及び79のゲートとの
間に、ノイズの多いレベル・シフティング・ソース・フ
ォロワを用いることなく、この増幅段67に関して、良好
なコモン・モード・リジェクション並びに電源リジェク
ションが得られている。
増幅段67の出力86及び87に対しては自動零点合せが行
なわれるようになっており、これは、導体５と導体６と
の間に差動入力が供給される以前に、（導体５上の電圧
と導体６上の電圧とを強制的に互いに等しい電圧とした
状態で）Ｐチャネル形MOSFET94及び95をターン・オンす
ることによって、行なわれる。これにより、MOSFET69と
70との不揃い、MOSFET78と79との不揃い、抵抗器74と75
との不揃い、並びに抵抗器80と81との不揃いに起因する
入力オフセット電圧が、自動零点合せコンデンサ88と90
とに格納されることになる。続いて、自動零点合せMOSF
ET94及び95がターン・オフされ、そして入力導体５と６
との間に供給される差分電圧が増幅された上で、増幅段
96の入力へ供給される。
自動零点合せトランジスタ94及び95により導入される
ノイズは、入力５及び６へリファーバックされるように
すれば、増幅段66のゲインだけではなく、増幅段66と67
の両方のゲインを掛け合せたゲインで割った大きさとな
る。増幅段66と増幅段67との間でバッファリングを行な
うようにしたならばそれに因って生じるような更なるノ
イズは、発生していない。ソース・フォロワ出力が自動
零点合せされるようにした、単一の高ゲイン増幅段によ
って、以上と同一の機能を得るようにした場合と比較し
て、より高速の動作が達成されることが判明している。
（発明の効果） 本発明に拠れば、２つの逐次近似形アナログ−デジタ
ル・コンバータを備えることに代えて、CDAC構造を採用
し、16ビットないしそれ以上の精度を有する、第１図の
19ビットのレジスタ15と18ビットのラッチ７及び28とを
含んでいる、単一のSAR（逐次近似レジスタ）を、単一
モノリシック・チップ上に備えるようにしているため、
非常に多くの利点が得られている。CDAC構造を採用して
いることにより、サンプル・アンド・ホールド機能に関
する実現構成が簡明なものとなっている。全体の回路を
CMOS技法により構成すれば、個々のADCの各々を異なっ
た集積回路チップ上に構成することを必要としていたこ
れまでの先行技術に係るいかなるデュアルADCシステム
よりも、電力消費がはるかに少なくなる。同位相のサン
プリングを達成するために必要な動作の高速性と、高い
信号−雑音比を得るための高いオーバー・サンプリング
率とが達成されている。以上に説明したデュアルADCチ
ップは192キロヘルツで動作するものであり、この動作
速度は、可聴周波数帯域幅がデジタル・オーディオ関連
の用途において採用されている22キロヘルツである場合
の、可聴周波数入力信号のナイキスト標本化速度の、４
倍の速度である。高いオーバー・サンプリング率によっ
て低ノイズ・レベルが達成されているため、交互サンプ
リング方式のステレオ・デジタル・オーディオの用途に
通常必要とされる、10−12極のアンチ・エリアシング・
フィルタと比べてはるかに安価な、より簡単な構造のア
ンチ・エリアシング・フィルタを使用することが可能と
なっている。以上に説明した、デュアルCDAC＋単一SAR
の構造は、交互サンプリング方式にて可能な標本化速度
の２倍の速度で、しかも余分な費用をかけることなく、
同位相サンプリング、即ち同時サンプリングを行なうた
めの、簡単な構造を可能としているものである。デュア
ルADCと、SARと、セントラル・ロジックとを通過する際
の夫々の信号の遅延時間どうしは、全ての要素がモノリ
シック方式で集積されているために、互いに緊密に揃っ
た遅延時間となっており、その結果、左右のオーディオ
・チャンネルの双方を同位相でサンプリングする同位相
標本化動作が、これまで実際に達成可能であったものと
比較して、より正確なタイミングで行なえるようになっ
ている。以上を総合した結果として、高速で、安価で、
極めて高精度な、18ビットの分解能と高い信号−雑音比
とを有し総合的な高調波歪の小さい、デュアル・チャン
ネルADCが得られている。
本発明の更に別の局面として、イリーガル・コード検
出回路19が、シフト・レジスタ15の19個のビットの全て
がゼロに等しい状況を検出し、リセット信号を送出する
能力を有していることがある。このイリーガル・コード
検出回路19は、第１図では独立したブロックとして他の
ものからは分離して示されているが、この回路は第３図
の19個のＮチャネル形MOSFET17−１、17−２、…、17−
19の全てと、プルアップ負荷デバイス197とを含んで構
成されており、それらのものが、それら19個のビットの
全てが「０」である場合にILLEGAL_CODE信号を送出する
NORゲートを構成している。この構造が、回路への電源
投入の際に、或いはその後の電源変動の際に発生するお
それのあるイリーガル状態の、その影響を排除するため
に用いられるRESET信号を発生するようになっている。1
9ビットのシフト・レジスタの中を「１」が伝播するこ
とによって、以上に説明した連続する近似数のシーケン
スがCDAC2及びCDAC3のデジタル入力へ供給されるように
なっているが、この伝播する「１」が第19ビットからシ
フト・アウトされたならば、それは、変換及び転流のプ
ロセスが完了したことを意味しているのである。この最
後のシフト動作が行なわれることによって、シフト・レ
ジスタ15の内部には19個のゼロが存在するようになり、
それによってNORゲートが、即座にRESET信号を導体20上
に送出することになる。このようにしたことによって、
この回路の種々の容量性の節点がリセット信号に応答し
て同時に集積回路基板への放電を行なう結果としてこの
集積回路基板内に誘起される諸々の電圧がセトリングす
るための、充分な時間が与えられている。また、このよ
うにしたことによって、もしこのようにしなかったなら
ば起こり得る、コンデンサ42にサンプリングされた電圧
の低下も、防止されている。
【図面の簡単な説明】
第１図は、本発明の、単一チップ・デュアル・アナログ
−デジタル・コンバータのブロック回路図である。 第２図は、第１図のブロック回路図の中に用いられてい
るCDACの回路図である。 第３図は、第１図のブロック回路図の中の逐次近似レジ
スタの回路図である。 第４図は、第１図のブロック回路図の中に用いられてい
る比較器の回路図である。 尚、図中、 １……デュアル・アナログ−デジタル・コンバータ、 1A……チップ、 ２……第1CDAC及び第1TDAC、 ３……第2CDAC及び第2TDAC、 ４……第１比較器、 ５……CDACの第１アナログ出力導体（比較器の第１入力
導体、電荷加算導体）、 ６……CDACの第２アナログ出力導体（比較器の第２入力
導体、基準電圧導体）、 ７……第１ラッチ回路、 ９……第１転流回路、 12……逐次近似レジスタ（SAR）、 13……制御回路、 15……シフト・レジスタ、 15−１……シフト・レジスタのMSB、 15−１……シフト・レジスタのLSB、 16……シフト・レジスタの出力導体、 19……イリーガル・コード検出回路、 20……リセット導体、 23……バンド・ギャップ回路、 25A、25B……バッファ回路、 27……第２比較器、 28……第２ラッチ回路、 30……第２転流回路、 51……第２比較器の出力導体、 64……第１比較器の出力導体、 66……第１差動増幅段、 67……第２差動増幅段、 69、70、72、73……第１及び第２入力FET、 74、75……第１及び第２負荷デバイス、 76、77……比較器の第１及び第２導体、 78、79……第３及び第４入力FET、 80、81……第３及び第４負荷デバイス、 83、85……第１及び第２電流源、 86、87……比較器の第３及び第４導体、 88、90……第１及び第２コンデンサ（自動零点合せコン
デンサ）、 89、91……比較器の第５及び第６導体、 94、95……第１及び第２自動零点合せFET、 96……第３差動増幅段、 97……第４差動増幅段、 98、99……自動零点合せコンデンサ、 130、131……自動零点合せFET。
フロントページの続き (72)発明者 トニー・ディー・ミラー アメリカ合衆国アリゾナ州85704，タク ソン，ウエスト・ユーリカ 1171 (56)参考文献 特開 昭62−91023（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/38 H03F 3/45 H03K 5/08

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】第１および第２の入力端子と第１および第
    ２の出力端子を有する電界効果トランジスタ差動増幅器
    であって、 ａ） 第１および第２の入力電界効果トランジスタと、
    第１および第２のカスコード電界効果トランジスタと、
    第１の電流源電界効果トランジスタと、第１および第２
    の負荷デバイスとを含む第１段であって、前記第１電流
    源電界効果トランジスタは、前記第１および第２の入力
    電界効果トランジスタの各々のソースに対し第３のカス
    コード電界効果トランジスタによって結合したドレイン
    を有し、前記第１入力電界効果トランジスタは、前記第
    １入力端子に結合したゲートと前記第１カスコード電界
    効果トランジスタのソースに結合したドレインとを有
    し、前記第１カスコード電界効果トランジスタは、第１
    の基準電圧導体に接続したゲートと前記第１負荷デバイ
    スの第１の端子に第１の導体によって結合したドレイン
    とを有し、前記第１負荷デバイスの第２の端子は第１の
    供給電圧導体に結合し、前記第２入力電界効果トランジ
    スタは、前記第２入力端子に結合したゲートと前記第２
    カスコード電界効果トランジスタのソースに結合したド
    レインとを有し、前記第２カスコード電界効果トランジ
    スタは、前記第２負荷デバイスの第１の端子に第２の導
    体によって結合したドレインと前記第１カスコード・ト
    ランジスタのゲートに結合したゲートとを有し、前記第
    ２負荷デバイスの第２の端子は、前記第１供給電圧導体
    に結合した、前記の第１段と、 ｂ） 前記第１および第２の導体にそれぞれ結合したゲ
    ートを有する第３および第４の入力電界効果トランジス
    タと、第２の電流源電界効果トランジスタと、第３およ
    び第４の負荷デバイスとを含む第２段であって、前記第
    ２電流源電界効果トランジスタは、前記第１電流源電界
    効果トランジスタのゲートおよびソースに対しそれぞれ
    結合したゲートおよびソースと、前記第３および第４の
    入力電界効果トランジスタの各々のソースに対し第４の
    カスコード電界効果トランジスタによって結合したドレ
    インとを有し、前記第３入力電界効果トランジスタは、
    前記第３負荷デバイスの第１の端子に第３の導体によっ
    て結合したドレインを有し、前記第３負荷デバイスは、
    前記第１供給電圧導体に結合した第２の端子を有し、前
    記第４入力電界効果トランジスタのドレインは、前記第
    ４負荷デバイスの第１の端子に対し第４の導体によって
    結合し、前記第４負荷デバイスの第２の端子は、前記第
    １供給電圧導体に結合した、前記の第２段と、 ｃ） 前記第３導体に結合した第１の端子と第５の導体
    に結合した第２の端子とを有する第１のコンデンサ、お
    よび前記第４導体に結合した第１の端子と第６の導体に
    結合した第２の端子とを有する第２のコンデンサと、 ｄ） 前記第５導体に結合したソースと、自動零点合せ
    制御信号を受けるように結合したゲートと、第２の基準
    電圧導体に結合したドレインとを有する第１の自動零点
    合せ電界効果トランジスタ、および前記第６導体に結合
    したソースと、前記自動零点合せ制御信号を受けるよう
    に結合したゲートと、前記第２基準電圧導体に結合した
    ドレインとを有する第２の自動零点合せ電界効果トラン
    ジスタと、 ｅ） 前記第１電流源トランジスタのドレインに結合し
    たソースと、第３の基準電圧導体に結合したゲートと、
    前記第１および第２の入力電界効果トランジスタのソー
    スに結合したドレインとを有する前記の第３のカスコー
    ド電界効果トランジスタと、 ｆ） 前記第２電流源電界効果トランジスタのドレイン
    に結合したソースと、前記第３および第４の入力電界効
    果トランジスタのソースに結合したドレインとを有する
    前記の第４のカスコード電界効果トランジスタと、 を備え、 前記第５および第６の導体は、前記第２段と類似の第３
    段の入力に接続しており、前記第３段の１対のコンプリ
    メンタリ出力導体は、前記第２段と類似の第４段の入力
    に結合しており、該第４段は、第３および第４のコンデ
    ンサの第１の端子にそれぞれ接続した１対のコンプリメ
    ンタリ出力導体を有し、前記電界効果トランジスタ差動
    増幅器は、前記第３および第４の自動零点合せコンデン
    サの第２端子にそれぞれ接続したソース電極を有する第
    ３および第４の自動零点合せ電界効果トランジスタを含
    み、該第３および第４の自動零点合せ電界効果トランジ
    スタは、前記自動零点合せ制御信号を受けるように結合
    したゲート電極と、そして各々前記第２基準電圧導体に
    結合したドレインとを有し、前記第３および第４のコン
    デンサの前記第２端子は、電界効果トランジスタ・ラッ
    チの１対の差動入力に結合しており、これによって、前
    記電界効果トランジスタ差動増幅器が、前記電界効果ト
    ランジスタ・ラッチと組合わさって比較器を形成するこ
    と、 を特徴とする電界効果トランジスタ差動増幅器。
  2. 【請求項２】請求項１記載の差動増幅器において、前記
    第１、第２、第３および第４の負荷デバイスは抵抗器で
    あり、前記第１、第２、第３および第４の入力電界効果
    トランジスタと、前記第１、第２、第３および第４のカ
    スコード電界効果トランジスタと、前記第１および第２
    の電流源電界効果トランジスタは、Ｎチャンネルの電界
    効果トランジスタであり、前記第１および第２の自動零
    点合せ電界効果トランジスタは、Ｐチャンネルの電界効
    果トランジスタであること、を特徴とする電界効果トラ
    ンジスタ差動増幅器。
  3. 【請求項３】請求項２記載の差動増幅器であって、前記
    第１、第２、第３および第４の負荷デバイスは、高精度
    のニクロム抵抗器であること、を特徴とする電界効果ト
    ランジスタ差動増幅器。
  4. 【請求項４】第１および第２の入力端子と第１および第
    ２の出力端子を有する電界効果トランジスタ差動増幅器
    であって、 ａ） 第１および第２の入力電界効果トランジスタと、
    第１および第２のカスコード電界効果トランジスタと、
    第１の電流源電界効果トランジスタと、第１および第２
    の負荷デバイスとを含む第１段であって、前記第１電流
    源電界効果トランジスタは、前記第１および第２の入力
    電界効果トランジスタの各々のソースに対し第３のカス
    コード電界効果トランジスタによって結合したドレイン
    を有し、前記第１入力電界効果トランジスタは、前記第
    １入力端子に結合したゲートと前記第１カスコード電界
    効果トランジスタのソースに結合したドレインとを有
    し、前記第１カスコード電界効果トランジスタは、第１
    の基準電圧導体に接続したゲートと前記第１負荷デバイ
    スの第１の端子に第１の導体によって結合したドレイン
    とを有し、前記第１負荷デバイスの第２の端子は第１の
    供給電圧導体に結合し、前記第２入力電界効果トランジ
    スタは、前記第２入力端子に結合したゲートと前記第２
    カスコード電界効果トランジスタのソースに結合したド
    レインとを有し、前記第２カスコード電界効果トランジ
    スタは、前記第２負荷デバイスの第１の端子に第２の導
    体によって結合したドレインと前記第カスコード・トラ
    ンジスタの前記ゲートに結合したゲートとを有し、前記
    第２負荷デバイスの第２の端子は、前記第１供給電圧導
    体に結合した、前記の第１段と、 ｂ） 前記第１および第２の導体にそれぞれ結合したゲ
    ートを有する第３および第４の入力電界効果トランジス
    タと、第２の電流源電界効果トランジスタと、第３およ
    び第４の負荷デバイスとを含む第２段であって、前記第
    ２電流源電界効果トランジスタは、前記第１電流源電界
    効果トランジスタのゲートおよびソースに対しそれぞれ
    結合したゲートおよびソースと、前記第３および第４の
    入力電界効果トランジスタの各々のソースに対し第４の
    カスコード電界効果トランジスタによって結合したドレ
    インとを有し、前記第３入力電界効果トランジスタは、
    前記第３負荷デバイスの第１の端子に第３の導体によっ
    て結合したドレインを有し、前記第３負荷デバイスは、
    前記第１供給電圧導体に結合した第２の端子を有し、前
    記第４入力電界効果トランジスタのドレインは、前記第
    ４負荷デバイスの第１の端子に対し第４の導体によって
    結合し、前記第４負荷デバイスの第２の端子は、前記第
    １供給電圧導体に結合した、前記の第２段と、 ｃ） 前記第３導体に結合した第１の端子と第５の導体
    に結合した第２の端子とを有する第１のコンデンサ、お
    よび前記第４導体に結合した第１の端子と第６の導体に
    結合した第２の端子とを有する第２のコンデンサと、 ｄ） 前記第５導体に結合したソースと、自動零点合せ
    制御信号を受けるように結合したゲートと、第２の基準
    電圧導体に結合したドレインとを有する第１の自動零点
    合せ電界効果トランジスタ、および前記第６導体に結合
    したソースと、前記自動零点合せ制御信号を受けるよう
    に結合したゲートと、前記第２基準電圧導体に結合した
    ドレインとを有する第２の自動零点合せ電界効果トラン
    ジスタと、 ｅ） 前記第１電流源トランジスタのドレインに結合し
    たソースと、第３の基準電圧導体に結合したゲートと、
    前記第１および第２の入力電界効果トランジスタのソー
    スに結合したドレインとを有する前記の第３のカスコー
    ド電界効果トランジスタと、 ｆ） 前記第２電流源電界効果トランジスタのドレイン
    に結合したソースと、前記第３基準電圧導体に結合した
    ゲートと、前記第３および第４の入力電界効果トランジ
    スタのソースに結合したドレインとを有する前記の第４
    のカスコード電界効果トランジスタと、 を備え、 前記第１および第２の電流源トランジスタのゲートは、
    カレント・ミラー電界効果制御トランジスタのゲート電
    極と、第１のＮチャンネル電界効果トランジスタのドレ
    インとに結合していて、該第1Nチャンネル電界効果トラ
    ンジスタは、第２の供給電圧導体に接続したソースと第
    ２のＮチャンネル電界効果トランジスタのゲート電極に
    接続したゲートとを有しており、前記第2Nチャンネル電
    界効果トランジスタは、前記第２供給電圧導体に接続し
    たソースと、そのゲートにかつ第１のＰチャンネル電界
    効果トランジスタのドレインに接続したドレインとを有
    していて、該第1Pチャンネル電界効果トランジスタは、
    第１の抵抗器の１つの端子に接続したソースを有してお
    り、前記第1Nチャンネル電界効果トランジスタのドレイ
    ンは、第２のＰチャンネル電界効果トランジスタのドレ
    インに接続していて、該第2Pチャンネル電界効果トラン
    ジスタは、第３の基準電圧導体に接続したゲートと、前
    記第２基準電圧導体に接続した前記第１抵抗器に接続し
    たソースとを有しており、前記第1Pチャンネル電界効果
    トランジスタのゲートは、第２の抵抗器によって前記第
    ２基準電圧導体と第3Nチャンネル電界効果トランジスタ
    のドレインとに結合していて、該第3Nチャンネル電界効
    果トランジスタは、前記第３基準電圧導体に接続したゲ
    ートと、前記カレント・ミラー電界効果制御トランジス
    タのドレインに接続したソースとを有し、該カレント・
    ミラー電界効果制御トランジスタのソースは、前記第２
    供給電圧導体に接続していること、を特徴とする電界効
    果トランジスタ差動増幅器。
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