JP3099290B2

JP3099290B2 - マルチスレッドプログラムを使用する情報処理装置

Info

Publication number: JP3099290B2
Application number: JP09287662A
Authority: JP
Inventors: 啓介進藤
Original assignee: Individual
Current assignee: Individual
Priority date: 1997-10-03
Filing date: 1997-10-03
Publication date: 2000-10-16
Anticipated expiration: 2017-10-03
Also published as: JPH11110215A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル回路を使用し
た情報処理装置に関し、特にマイクロプロセッサおよび
それを利用した情報処理システムに関する。

【０００２】

【従来の技術】汎用マイクロプロセッサの性能を向上さ
せるためには、主に２つの方法がある。動作周波数の向
上、および並列化である。動作周波数の向上には、半導
体プロセス技術の改善と、パイプライン等の回路構成の
変更が考えられる。前者の進化は今後も続くものと考え
られるが、後者はメモリの速度等がネックになって向上
はほとんど見込めない。よって今後は、プロセス技術の
改善と並列化によって性能を向上させることになる。

【０００３】ところが並列化には、さまざまな制限があ
る。プログラムの互換性を保ったまま並列化する手段
は、スーパスカラ方式として良く知られているが、スー
パスカラ方式は、命令の並列配分のための回路が本体の
演算装置より大規模になり、消費電力の点で優れている
とは言えない。少なくとも、消費電力の削減という観点
では、プログラムの互換性という制限がなければ避ける
べきアプローチといえる。そして、スーパースカラ方式
は、プログラムの局所的な並列抽出である。それは、プ
ログラムの中でデータ依存関係の一番多い部分をあえて
並列化する方式と言える。そのため、並列化を行うハー
ドウェアの増加に対して、それによる性能向上率は飽和
しつつある。

【０００４】そこで、プログラムの互換性をあきらめて
並列化を進める方式の代表的なものが次に示す、従来例
１のＶＬＩＷ方式と、従来例２の共有メモリマルチプロ
セッサ方式である。

【０００５】＜従来例１＞図２を参照して、本発明の元
となった従来のＶＬＩＷ型マイクロプロセッサの模式図
を示す。以下この例を従来例１とする。

【０００６】ＶＬＩＷ型マイクロプロセッサは、命令ア
ドレス生成ユニット２０１、そして命令キャッシュ２０
２、命令デコード２０３、データクロスバスイッチ２０
４、分岐ユニット２０５、ロードストアユニット２０
６、２つの演算器２０７、多ポートレジスタファイル２
０８、データキャッシュ２０９、外部バスインターフェ
ース２１０で構成される。

【０００７】ＶＬＩＷ型マイクロプロセッサは、命令キ
ャッシュ２０２から発行される命令が同時に分岐ユニッ
ト２０５、ロードストアユニット２０６、２つの演算機
２０７を制御する。そのため、命令キャッシュ２０２に
は複数の命令が１つのラインに混在して格納される。

【０００８】そして、分岐ユニット２０５、ロードスト
アユニット２０６、２つの演算器２０７は全て１つのレ
ジスタファイル２０８を共有し、データクロスバスイッ
チ２０４によって配分される。分岐ユニット２０５、ロ
ードストアユニット２０７、２つの演算器２０７は同時
に動作できるため、すべての入力データ、出力データは
レジスタファイル２０８に接続される。

【０００９】ＶＬＩＷ型マイクロプロセッサの特徴は、
演算機２０７やロードストアユニット２０６等を複数同
時に制御することを可能にしつつ、命令デコード２０３
の複雑化を抑制できることにある。ところが、さらに演
算機２０７を増加させると、演算器間の転送バスの数、
レジスタファイル２０８のポート数が極度に増大すると
いう問題が生じる。これが回路規模の増加やクロック速
度の低下をもたらすことになる。この欠点を解消するた
めにはレジスタファイル２０８やデータクロスバスイッ
チ２０４を分割するしかない。しかし、分割のために
は、同時に実行される命令列の中に、互いにデータ依存
関係のない独立した処理が共存していなければならな
い。ＶＬＩＷ型マイクロプロセッサでは、あらかじめ独
立した処理を、コンパイラあるいはプログラマが事前に
１つの命令ラインに混在させて命令キャッシュ２０２に
格納しておく必要がある。これは超並列における動作の
自由度を失わせる結果になる。要約すると、今後の並列
処理性能の向上には、通常の依存関係のある複数のプロ
グラムを、動的に組み合わせて動作できる構造が必要に
なる。

【００１０】また、ＶＬＩＷ型マイクロプロセッサは、
特定アプリケーションに特化した回路を演算機と並列に
組み込まれることが多い。これは、メディアプロセッサ
と呼ばれるマルチメディア専用のマイクロプロセッサで
多くみられる方式である。メディアプロセッサの目的
は、専用回路の高速性と汎用マイクロプロセッサが持つ
自由度の双方を兼ね備えることある。しかし、今後の性
能向上のために、専用演算機を大量に搭載することにな
ると、それらの専用演算機とのデータのやりとりをする
前後の処理が問題となる。専用回路の組み合わせの自由
度と性能を維持するためには、専用回路間の仲立ちをす
る整数演算機２０７やロードストアユニット２０６を増
加させる必要がある。しかし、それには先に述べたＶＬ
ＩＷ型に依存する並列化の限界がある。だが、これらを
利用せず、専用回路同士を直接接続すると、組み合わせ
の自由度がなくなり汎用性を失うことになる。今後のメ
ディアプロセッサには、専用回路間の接続を動的に変更
でき、かつ高いバンド幅のデータを処理できる手段が求
められている。

【００１１】＜従来例２＞図３を参照して、本発明の元
となった従来のマイクロプロセッサを複数使用した構成
の模式図を示す。以下、この例を従来例２とする。

【００１２】図３は、共有メモリ型マルチプロセッサと
呼ばれる構成である。データ共有のための機構を備えた
マイクロプロセッサ３０１を複数搭載したシステムであ
る。図では３つ搭載され、共有バス３０４に接続されて
いる。メモリバンク３０５、３０６は共に共有バス３０
４に接続され、同時にアクセスすることはできない。ま
た、使用頻度の低い演算を共有するため、共有機能ユニ
ット３０７は共有バス３０４に接続される。Ｉ／Ｏペリ
フェラル３０８も共有バス３０４に接続される。

【００１３】単体のマイクロプロセッサ３０１は、命令
キャッシュ３１１、命令発行ユニット３１２、整数演算
器３１３、浮動小数点演算器３１４、ロードストアユニ
ット３１５、データキャッシュ３１６、キャッシュコヒ
ーレンシ制御機構３１７を全て内蔵する。キャッシュコ
ヒーレンシ制御機構３１７は、共有バス３０４の内容を
常にスヌープし、自身のデータキャッシュ３１６が持つ
コピーの共有状態を制御する。

【００１４】この共有メモリマルチプロセッサ方式は、
従来例１のＶＬＩＷ方式と違い、マイクロプロセッサは
それぞれ全く独立した処理を自由な組み合わせで処理で
きる。そして、この共有メモリマルチプロセッサ方式
は、他の方式のマルチプロセッサに対して次のような長
所を持つ。単体のマイクロプロセッサの為に作成された
ソフトウェアがある程度使用できる、動的なプロセッサ
間通信のプログラムを作成しやすい、マイクロプロセッ
サごとのローカルキャッシュによって実際の通信のバン
ド幅を縮小できる、等である。

【００１５】この共有メモリマルチプロセッサ方式の欠
点としては、性能を向上させるのに必要なハードウェア
が最も複雑になることが挙げられる。

【００１６】まず、すべてのマイクロプロセッサ３０１
が命令キャッシュ３１１を持つことが挙げられる。ルー
プなどの中粒度の並列をマルチプロセッサで実行する場
合、同じプログラムのコピーをそれぞれの命令キャッシ
ュ３１１に持つことになる。そして、命令キャッシュリ
プレースのバンド幅もプロセッサの数だけ必要になる。
ループは同じ命令を再利用することであるため、命令メ
モリのマイクロプロセッサ３０１間の共有が望ましい。

【００１７】次に、データキャッシュ３１６について述
べる。バスを共有するので、大規模なローカルキャッシ
ュ、およびキャッシュコヒーレンシ調停機構を搭載する
必要がある。スレッドはプロセッサ３０１〜３０３の間
で非決定的に配分され、データキャッシュコヒーレンシ
制御３１７、共有バス３０４を使用してデータを転送す
る必要がある。マイクロプロセッサ３０１の並列度を増
やすと、共有バスの転送能力の限界によって性能が制限
される。ところが、バスを分割してバンド幅を稼ぐよう
にすると、双方に対してキャッシュの制御を行うため、
ハードウェアの増加は甚大なものになる。メモリバンク
３０５を自然にマイクロプロセッサ３０１に直結できる
構造が望ましい。

【００１８】そして、演算機の共有が難しいため、すべ
てのマイクロプロセッサが浮動小数点演算ユニット３１
４を有する。ところが、浮動小数点演算ユニット３１４
の命令の発生頻度や稼働率は、特殊なアプリケーション
を除けば整数演算器３１３より低い。そのために、プロ
セッサの数だけ専用演算機を搭載するのは冗長と言え
る。しかし、機能ユニット３０７のように、共有バス３
０４に接続すると、マイクロプロセッサ３０１との転送
バンド幅が不足することになる。そのため、専用演算器
の共有とマイクロプロセッサとの転送バンド幅の両立が
求められる。

【００１９】

【発明が解決しようとする課題】プログラムの互換性を
保ったまま並列化を進める方式はスーパースカラ方式と
して知られるが、この方式は回路規模に対する性能比が
極端に低くなる。そこで、プログラムの互換性をあきら
めて性能を出す方式の代表的なものが次に示す、従来例
１のＶＬＩＷ方式と、従来例２の共有メモリマルチプロ
セッサ方式である。

【００２０】しかし、従来例１のＶＬＩＷ方式は並列数
に上限があり、かつ並列プログラミングにおける汎用性
が低く、垂直性がない。そして、従来例２の共有メモリ
マルチプロセッサはは従来のマイクロプロセッサの回路
を全て内蔵するため、冗長な回路が多く、消費電力や回
路規模は最大になる。また、バスを共有するため、バス
のバンド幅に制限されて、並列度に対する性能が飽和す
ることが欠点といえる。

【００２１】よって、並列度に上限がなく、プログラム
構造が従来のマイクロプロセッサに近く、かつ同じプロ
グラムで並列性能を生かすことができ、構造が単純で消
費電力の少ないマイクロプロセッサが求められている。

【００２２】＜自由度を維持しつつ演算能力の高い汎用
マイクロプロセッサの要求＞専用に設計された回路は汎
用プロセッサと比較して常に高速である。しかし、それ
は単機能を実現するという前提に基づく。しかし、今後
要求されるアプリケーションは、多くの機能を実現する
ことが求められる。そのためには、専用回路を機能の数
だけ用意することになる。だが、複雑化の一途をたどる
アプリケーションの機能の全てをまかなうには、専用回
路を全て提供することは不可能である。そのため、それ
ほど性能を必要としない機能については、順次汎用マイ
クロプロセッサによって取って換わるようになった。専
用回路を使用する必要があるものにおいても、マイクロ
プロセッサが複数の専用回路の仲立ちをすることで自由
度を確保している。

【００２３】専用回路を複数使用する機能は、専用回路
同士の接続の自由度とバンド幅を同時に確保する必要が
ある。しかし、バス転送速度や仲立ちをするマイクロプ
ロセッサの性能向上は飽和しつつある。よって、バスと
マイクロプロセッサの分割が必要になる。ところが、バ
スやマイクロプロセッサの分割は、従来例２に見られる
とおり、負荷分散、同期機構が非常に複雑になる。バス
やマイクロプロセッサを分割して局所的な性能を維持し
つつ、複数の専用回路をすべてのプロセッサで共有でき
るマイクロプロセッサが理想的である。

【００２４】＜消費電力に対して高性能なハードウェア
の要求＞コストに対して最高性能のマイクロプロセッサ
は、単一プロセッサと互換性の制約が無ければ、消費電
力、チップコストに対して最高の性能を出すことができ
るプロセッサであると言える。単体のコストが低けれ
ば、そのプロセッサを大量に使用すれば最高性能のシス
テムを構築できる。

【００２５】つまり、マイクロプロセッサを突き詰めれ
ば低消費電力になる。低消費電力のための手段はアーキ
テクチャレベル、回路レベル、プロセスレベルにそれぞ
れ存在する。その中でも、アーキテクチャレベルの手段
は、直接処理性能に関係ない回路や配線を極力無くすこ
とに尽きる。

【００２６】既存のスーパースカラ型マイクロプロセッ
サは、既存のプログラムを単一のマイクロプロセッサで
動作させることを至上命題としているため、既存のプロ
グラムを内部の命令レベル並列マイクロプロセッサに翻
訳する回路が存在する。そして、近年はこの回路が巨大
化する一方である。これでは低消費電力と性能は両立で
きない。

【００２７】マイクロプロセッサの本質は、演算器とメ
モリに尽きる。それ以外は基本的に冗長な回路である。
その冗長な回路を自由度を維持しつつ最小限にすること
が、アーキテクチャレベルの低消費電力につながる。

【００２８】＜要求されるソフトウェアの変化＞並列プ
ログラムを記述する方法としては、古くはベクトルプロ
セッサ方式スーパーコンピュータに使用されたループの
コンパイラによるベクトル展開、最近ではコンパイラに
よるＳＩＭＤ命令やＶＬＩＷへの展開などの技術があ
る。この方式は、ループのような特別な処理のみが並列
に動作するので、ループの前後の処理が性能の足かせに
なる。このことはＡｍｄａｈｌの法則として広く知られ
る。

【００２９】しかし、現在は、並列処理を行うプログラ
ムの汎用性、処理の切り替えの高速化、処理の間の高速
通信を両立できる技術である、マルチスレッドと呼ばれ
る手法が主流になりつつある。このマルチスレッドは、
従来例２で示した共有メモリマルチプロセッサに最適な
ように作成されている。マルチスレッドはＯＳに登録し
ておけば、自動的に空いたマイクロプロセッサに負荷分
散される。マルチスレッドプログラムは、スレッド間の
同期は明示的に記述する必要があり、それ以外は独立し
て動作することを保証するため、ループの並列展開と比
較してＡｍｄａｈｌの法則の影響を減らすことができ
る。このマルチスレッドプログラミングモデルを使用す
れば、十分な汎用性と超並列への負荷分散を両立するこ
とができる。更に、マルチスレッドはＳＩＭＤ命令など
との両立も可能である。

【００３０】データと処理を対にするのは、オブジェク
ト指向と呼ばれる技術の一部であり、大規模化、分散化
される今後のアプリケーションを支える技術である。こ
のオブジェクト指向に適合するように、マイクロプロセ
ッサとメモリで構成されるプロセッサ単位を作成する。
そして、処理能力の必要なオブジェクトをそのプロセッ
サ単位の１つ、あるいは複数に割り当て、処理能力の必
要ないオブジェクトは、共有のプロセッサ単位に割り当
てる。この方式は、オブジェクト指向のソフトウェアに
とって一番自然な負荷分散の形態の１つと言える。

【００３１】近年は、マイクロプロセッサの主な用途
は、科学技術計算からマルチメディアアプリケーション
に移行しつつある。このマルチメディアアプリケーショ
ンは、定型処理が多く、大量のデータ転送能力を要求す
る傾向がある。それでいて、大量の処理の間でデータ依
存関係が比較的少ないという特徴があり、データと処理
の分散化は容易と言える。そして、複数の処理が同時に
動作し、その組み合わせは非決定的である。よって、非
決定的な処理の組み合わせを効率的に行うためには、専
用回路の導入とともに、その仲立ちをする汎用マイクロ
プロセッサの性能向上が不可欠である。

【００３２】そして、マルチメディアアプリケーション
は高速リアルタイム性能が求められる。現在のところ、
複雑なプライオリティーを使用したプロセススケジュー
リングを採用しているが、今後は、プロセスに対して複
数のマイクロプロセッサを一定量だけ静的に割り当て
て、マイクロプロセッサの割り当て数で負荷分散とする
ような単純な構造の方が望ましい。プライオリティーを
設定するのは、一定の演算資源の割り当てを必要とする
からである。

【００３３】結論として、マルチスレッドプログラミン
グによる汎用性と、オブジェクト指向による明示的な負
荷分散を可能にするマイクロプロセッサが望ましいと考
えられる。

【００３４】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００３５】＜実施例１＞図１を参照する。本発明のマ
イクロプロセッサ１は、命令発行制御手段２を１つ以上
持つ。そして、プログラムカウンタ記憶手段３、命令格
納手段４、演算手段５、データ格納手段７を１セットに
して複数内蔵する。そして、演算手段５とデータ格納手
段７と、外部インターフェース手段８は、１つの動的信
号接続手段６に接続される。

【００３６】命令発行制御手段２は、外部インターフェ
ース８からの要求、あるいは演算ユニット５の要求に応
じて動作する。命令発行制御手段２は、命令格納手段４
のプログラムカウンタを最初のプログラムカウンタ記憶
手段３に転送して演算処理を開始する。

【００３７】プログラムカウンタ記憶手段３は、直列に
接続され、個々に命令格納手段４に接続される。演算ユ
ニットの演算の終了と同時に右隣のプログラムカウンタ
記憶手段２にプログラムカウンタを送信し、左隣のプロ
グラムカウンタ記憶手段３から、更新されたプログラム
カウンタを受信する。右端のプログラムカウンタ記憶手
段３は、命令発行制御２に接続され、一連の演算の終了
を通知する。

【００３８】命令格納手段４は、全て演算手段５に接続
され、それぞれ演算手段５の機能を選択する命令コード
を伝達する。読み出される命令コードは、プログラムカ
ウンタ記憶手段３からの値によって選択される。

【００３９】演算手段５は、命令格納手段４の命令を受
理して演算処理を行い、演算に使用する値を動的信号接
続手段６から読み出す。演算結果は、右に隣接する演算
手段５、あるいは動的信号接続手段６に伝達する。

【００４０】動的信号接続手段６は、すべての演算手段
５と、データ格納手段７と、外部インターフェース手段
７同士で同時に通信を行うことができる。動的信号接続
手段６は、演算手段５からの要求に応じて、すべてのデ
ータ格納手段７と外部インターフェース手段７の中から
１つを選択して、データ値を演算手段５に転送する。ま
たは、逆に演算結果を１つのデータ格納手段７か外部イ
ンターフェース手段７を選択して転送する。

【００４１】データ格納手段７は、同時刻には１つの読
み出し、あるいは１つの書き込みだけを処理できれば十
分である。すべての演算手段５は、同時に同じデータ格
納手段７、あるいは外部インターフェース手段７と通信
することがないように命令発行制御２によって調停でき
る。

【００４２】外部インターフェース手段８は、演算手段
５の要求に応じてマイクロプロセッサ１の演算に必要な
データを、マイクロプロセッサ１の外部から読み出す。
あるいは、演算手段５の演算結果をマイクロプロセッサ
１の外部へ出力する。

【００４３】＜実施例２＞＜マイクロプロセッサ４０１の内部構造＞図４を参照し
て本発明の第二の実施例のマイクロプロセッサ４０１に
ついて概説する。

【００４４】４つの整数演算ユニット群４０５と、４つ
のスレッド制御ユニット４０３は、分岐クロスバスイッ
チ４０２によって接続される。４つのスレッド制御ユニ
ット４０３には、それぞれ命令メモリ４０４が接続され
る。命令メモリ４０４には、それぞれに整数演算ユニッ
ト群４０５が接続される。整数演算ユニット群４０５
は、４つの整数演算ユニットを内蔵する。よって、マイ
クロプロセッサ４０１は最大１６の整数演算を同時実行
できる。

【００４５】すべての整数演算ユニットは１つのローカ
ルキャッシュクロスバスイッチ４０６に接続される。１
Ｋバイトのローカルデータキャッシュ４０７は整数演算
ユニットの数と等しい数だけ実装され、全て１つのロー
カルメモリクロスバスイッチ４０６に接続される。ロー
カルメモリクロスバスイッチ４０６はグローバルアクセ
ス制御４０８と、共有浮動小数点演算ユニット４０９に
も接続される。グローバルアクセス制御４０８は、共有
浮動小数点演算ユニット４０９にも接続され、その制御
を行う。同様に分岐クロスバスイッチ４０２と、ローカ
ルメモリクロスバスイッチ４０６の制御も行う。

【００４６】分岐ユニット４０２クロスバスイッチは、
４つの整数演算ユニット群４０５からのスレッド状態信
号４１９と、とアクセス制御ユニット４０８からのスレ
ッド再開要求信号４３０を受理して、適切なスレッド発
行ユニット４０３にスレッド状態信号４１１を伝達する
役割を果たす。同時に４つの分岐を処理可能である。左
端のスレッド制御ユニット４０３は、その右に配置され
た別のスレッド制御ユニット４０３からスレッド制御信
号４１３を受理し、プログラムカウンタ信号４１４を伝
達する。また、スレッド制御ユニット４０３は、右端の
スレッド制御ユニット４０３からスレッド制御信号４１
３を伝達し、プログラムカウンタ信号４１４を受理す
る。右端のスレッド制御ユニット４０３は、プログラム
カウンタ信号４１３をグローバルアクセス制御ユニット
４０８に接続し、インクリメントされたプログラムカウ
ンタ信号４１２を受理する。

【００４７】そして、命令メモリ４０４は、内蔵する命
令メモリの内容に基づいて命令デコード信号４１５を隣
接する整数演算ユニット群４０５に伝達する。同時に、
その右に配置された別の命令メモリ４０４にデコード信
号４１５の一部である命令デコード信号４３１を伝達す
る。通常のパイプラインでは次のパイプラインステージ
に命令デコード結果を送るが、本発明のプロセッサでは
次のパイプラインステージは常に右に隣接する演算ユニ
ットで実行するためである。右端の命令メモリ４０４
は、左端の命令メモリに命令デコード信号４３１を伝達
する。

【００４８】整数演算ユニット群４０５は、４つの整数
演算ユニットと４つの分岐ユニットと１つの分岐調停ユ
ニットで構成される。整数演算ユニット群４０５は、隣
接した命令メモリ４０４から受け取った命令デコード信
号４１５を使用して機能を自在に変更できる。この点で
は一般的なマイクロプロセッサと同一である。そして、
演算の入力データとして、ローカルメモリクロスバスイ
ッチ４０６とのアドレス、データのやり取りを行う信号
４１７が４つと、グローバルメモリアクセスバス４２
７、４２８が４本接続される。この４つという数は整数
演算ユニット群４０５が内蔵する整数演算ユニットの数
に等しい。さらに本発明のプロセッサでは、同時に左に
隣接する整数演算ユニット４０５からもデータをパイプ
ラインデータバス信号４１６を介して受理することにな
る。演算ユニット４０５が左端の場合は、右端の演算ユ
ニット４０５から受理する。ローカルメモリクロスバス
イッチへの接続は、データバスとアドレスバスと制御バ
スから構成される。データバスは３２ビットだが、アド
レスバスは内部表記のため１Ｋバイト分の８ビットのみ
が使用されている。なお、グローバルメモリアクセスア
ドレスバス信号４１７は３２ビット長である。

【００４９】さらに、整数演算ユニット群４０５は、全
て分岐クロスバスイッチ４０２に向けてスレッド状態信
号４１９を伝送する。スレッド状態信号４０９はスレッ
ド状態信号４１９のうちのプログラムカウンタ信号の内
容によって４つのスレッド制御ユニット４０３のうちの
１つに分配される。

【００５０】ローカルデータキャッシュ４０７は１Ｋバ
イトの容量を持つ、１ポートのキャッシュメモリであ
る。１つのマイクロプロセッサ４０１上に全部で１６個
配置される。それらは全てローカルメモリクロスバスイ
ッチ４０６と接続される。ローカルメモリアドレスバス
４２１は２６ビットの信号である。ローカルメモリデー
タバス４２２は３２ビットの双方向信号である。ローカ
ルデータキャッシュ４０７を１６個用意することによ
り、マイクロプロセッサ４０１が内蔵する整数演算ユニ
ット全てが同時にローカルデータキャッシュ４０７をア
クセスできることになる。

【００５１】ローカルメモリクロスバスイッチ４０６
は、１６本のローカルメモリアクセス信号４１８の内の
アドレス信号を受理して、任意のローカルメモリアドレ
スバス４２１にそのまま転送する。ローカルメモリアク
セス信号４１８のうちのデータバス信号は、ローカルメ
モリデータバス４２２に、それぞれクロスバスイッチ制
御信号４２６の内容に応じて接続される。ローカルメモ
リアクセス信号４１８のうちのデータバス信号と、ロー
カルメモリデータバス４２２の信号の方向は全て双方向
である。

【００５２】グローバルアクセス制御ユニット４０８
は、整数演算ユニット群４０５からの分岐要求信号４３
３、４３４、４３５、４３６を受理して、分岐クロスバ
スイッチ４０２を制御する。同時に、ローカルメモリク
ロスバスイッチ４０６を、制御信号４２６を使用して制
御する。また、グローバルアクセス制御ユニット４０８
にはグローバルメモリアクセスアドレス信号４２７とグ
ローバルメモリアクセスデータ信号４２８が接続され
る。命令キャッシュリプレース信号４３２による命令キ
ャッシュのリプレース、およびデータキャッシュリプレ
ース信号４２５によるデータキャッシュのリプレース行
う。マイクロプロセッサ４０１の外部へのアクセスであ
る場合は、外部アドレスバス４５２、外部制御バス４５
１を使用してチップ外部メモリをアクセスする。外部デ
ータバス４５０は、外部書き込みのときは出力、外部読
み込みの時は入力となる。外部からのデータロードやキ
ャッシュのリプレースが終わった時点で、ロード待ちで
休眠しているスレッドを生起するために、分岐クロスバ
スイッチ制御信号４３０を通してスレッド制御ユニット
４０３にスレッド再開要求を行う。さらに、外部割りこ
み信号４５３を受理して、それをスレッド発行に変換し
てスレッド状態信号４３７を伝達し、スレッド制御ユニ
ット４０３に割り込み受理スレッドを生起させる。

【００５３】共有浮動小数点演算ユニット４０９は、ロ
ーカルキャッシュクロスバスイッチ４０６にデータバス
４２４、アドレスバス４２３を通じて接続される。そし
て、共有浮動小数点ユニット４０９は、ローカルキャッ
シュクロスバスイッチ４０６を介して整数演算ユニット
群４０５からデータを受理し、整数演算ユニット群４０
５に直接データを伝送する。共有浮動小数点演算ユニッ
ト４０９は、演算を要求した１つの整数演算ユニット群
４０５にとっては、ローカルクロスバスイッチ４０６に
よって、ローカルキャッシュメモリ４０７の代わりに接
続される形になる。

【００５４】＜整数演算ユニット群４０５＞次に、図５
を参照して、整数演算ユニット群４０５の内部構造のブ
ロック図について概説する。

【００５５】整数演算ユニット群４０５は、４つの整数
演算ユニット５０１と、４つの分岐ユニット５０２と、
分岐ユニット５０２の調停を行う分岐アービター５０３
から構成される。

【００５６】整数演算ユニット４０１は、主に整数演算
機とテンポラリデータレジスタから構成される。前述の
命令メモリ４０４から、演算機の実行制御の為の命令デ
コード信号５１１を受理する。前段の整数演算ユニット
４０１からテンポラリデータレジスタを含むすべての内
部状態を受理して、１つの演算を行い。次の段の整数演
算ユニット４０１に演算結果を含むすべての状態を伝達
する。１クロックごとにすべての状態を右方向に伝達す
る点で他のプロセッサと異なっている。演算の結果発生
したメモリへのロードストア、分岐を実行するために、
分岐ユニット５０２に対して制御信号を送り、メモリか
ら読み込まれたデータを分岐ユニット５０２から受理す
る。

【００５７】分岐ユニット５０２は、分岐命令の実行
と、ロードストアの実行を行う。ローカルメモリのロー
ドストアはすべての分岐ユニット５０２が同時に実行で
きる。しかし、分岐の実行は４つの分岐ユニット５０２
で共有され、１つだけが同時に実行できる。さらに、グ
ローバルメモリのロードストアは、マイクロプロセッサ
４０１全体で同時に１つとなっている。本発明のプロセ
ッサでは、スレッド切り替えだけでなく、分岐と不定レ
イテンシ時間のロード、これらが全てスレッドの退避と
コンテキストスイッチを行う必要がある。そのため、分
岐の度に分岐要求信号群によってスレッドに必要な状態
を分岐ユニット４０３に伝達する必要がある。本発明の
マイクロプロセッサではプログラムカウンタ、スタック
ポインタ、スレッドＩＤの３つの信号を最小限必要なス
レッドの状態として使用している。これらは分岐の実行
に応じて分岐要求信号群５２５を通して分岐アービター
５０３に伝達される。分岐ユニット状態信号群５１６
は、分岐に必要な内部状態である。

【００５８】分岐ユニット５０２のローカルメモリロー
ドストアは、単にローカルキャッシュクロスバスイッチ
４０６に向かって無条件でローカルアドレス５２１と、
ローカルデータ５２３をストアすれば良い。ロードの場
合は１クロック遅れて右のローカルデータ５２３に読み
込まれる。スケジューリングはグローバルアクセス制御
ユニット４０８が、ローカルキャッシュクロスバスイッ
チ４０６を制御している。スレッドに対してデータキャ
ッシュメモリ４０７を１つ静的に割り当てるため、ロー
カルメモリクロスバスイッチ４０６の制御は基本的に静
的である。分岐ユニット５０２が割り当てられていない
データキャッシュメモリ４０７については、分岐ユニッ
ト５０２がスレッドの右への伝達と無関係にその場で保
持し、分岐ユニット５０２に対象となるデータキャッシ
ュメモリバンク４０７が割り当てられるのを待つ。割り
当てられていないデータキャッシュメモリバンク４０７
へのアクセスレイテンシは最小１６クロック必要とす
る。その代わり、１６のスレッドの同一バンクへのバン
ク外アクセスの調停も可能になる。

【００５９】分岐アービター５０３は、４つの分岐ユニ
ット５０２からの分岐要求信号群５２５〜５２８を全て
受理して、１つを選択し、分岐要求信号４１９を分岐ク
ロスバスイッチ４０２に伝達する。選択されなかった分
岐要求信号群５２５〜５２８は、パイプラインストール
となり、次のクロック以降に発行される。分岐の頻度
が、基本的に命令の４分の１以下であることを想定した
インプリメントである。

【００６０】＜整数演算ユニット５０１＞次に、図６を
参照する。整数演算ユニット５０１の内部構造のブロッ
ク図である。

【００６１】６０１から６１９は全てエッジトリガフリ
ップフロップである。プログラムカウンタ６０１、スタ
ックポインタ６０２、スレッド情報６０３は、分岐、ス
レッドの新規発行の時に分岐ユニット４０３から伝達さ
れる信号である。デコード済み命令コードラッチ６０４
は、常に命令メモリ４０４から伝達される信号である。

【００６２】プログラムカウンタ６０５は、２６ビット
の信号であり、そのパイプラインステージのスレッドの
命令アドレスを示すものであり、分岐先の計算に使用さ
れる。条件実行命令制御ラッチ６０６は、整数演算ユニ
ット５０１の演算結果の書き戻しや分岐命令実行の中止
を実行するための制御信号である。フラグレジスタラッ
チ６０７は、フラグを更新しない場合のための状態保持
レジスタである。フラグレジスタ更新ラッチ６０８は、
第１オペランドバス６２７に接続されており、レジスタ
の値をフラグに直接代入するのに使用される。ＡＬＵ演
算結果フラグラッチ６０９は、左に配置される１クロッ
ク前の整数演算ユニット５０１の演算結果のフラグを保
持する。一般的にフラグの算出はクリティカルパスにな
り易いので、フラグレジスタ６０７への代入は演算の次
のステージで行うことになる。ＡＬＵ演算結果ラッチ６
１０は、ＡＬＵ６３０の演算結果を保持するラッチであ
る。バレルシフタ演算結果フラグラッチ６１１は、バレ
ルシフタ６３１で発生したフラグ変更を保持するラッチ
である。バレルシフタ演算結果ラッチ６１２は、バレル
シフタの演算結果を保持するラッチである。ストアデー
タラッチ６１３は、演算の次のクロックで実行されるス
トアまでストアデータを保持するラッチである。

【００６３】レジスタライトバックラッチ６１４は、第
１汎用レジスタラッチ６１５〜第４汎用レジスタラッチ
６１８に結果を書き戻すタイミングを遅らせるために用
いられる。レジスタの書き戻しは、ローカルメモリから
の読み込みデータ書き込みと同じタイミングで行う必要
があるため、時間的に１クロック遅らせる必要がある。

【００６４】第１汎用レジスタラッチ６１５から第４汎
用レジスタラッチ６１８は、演算に使用するオペランド
レジスタに使用する。スタックポインタラッチ６１９
は、演算結果の書き戻し、状態の一時退避などに使用す
るスタックポインタアドレスを保持する。

【００６５】プログラムカウンタ更新セレクタ６２１
は、次のプログラムカウンタ６０１に伝達すべき値を前
のプログラムカウンタ６０５と、更新するプログラムカ
ウンタ６０１から選択する。分岐や不定レイテンシロー
ドの終了によるスレッドの再開時には更新するプログラ
ムカウンタ６０１を選択する。それ以外は前のプログラ
ムカウンタ６０５をそのまま使用する。一般的なマイク
ロプロセッサと異なり、プログラムカウンタ加算器は必
要ない。

【００６６】プログラム定数生成回路６２２は、プログ
ラムカウンタ６０５の中に含まれない下位のＰＣを生成
する。１６の整数演算機５０１に対して０から１５まで
の数値が割り当てられて値を生成する。

【００６７】フラグレジスタ更新セレクタ６２３は、デ
コードされた命令コード６０４に応じて、前のフラグレ
ジスタラッチ６０７、前段のフラグレジスタ更新レジス
タの６０８、前段のＡＬＵ演算結果フラグラッチ６０
９、前段のバレルシフタ演算結果ラッチ６１０の中から
次段のフラグレジスタラッチ６０７へ伝達する信号を選
択する。フラグレジスタへの代入命令では６０８、ＡＬ
Ｕ命令では６０９、シフト命令では６１１、それ以外で
は６０７を選択することになる。

【００６８】条件実行命令制御回路６２４は、フラグレ
ジスタ６０８と、デコード済み命令コード６０４の内容
に応じて、分岐やデータのフォワーディングやライトバ
ックの制御を行う。演算を即座に停めるわけではない。
分岐の制御には、分岐ユニット５０２へ条件実行制御信
号６４６を伝達する。結果データ６４２の汎用レジスタ
ラッチ６１５〜６１９へのライトバック制御には、汎用
レジスタ更新レジスタ６３４〜６３８を制御して、条件
が成立した場合のみデータライトバックバス６４２の値
を代入ようにする。データフォワーディングに関して
は、オペランドセレクタ６２７〜６２９によるフォワー
ディングで、演算結果バス６４１やライトバックバス６
４２のデータを代入するかどうかを選択する。実際の命
令にレジスタデータ依存関係があっても、条件が成立し
た場合のみフォワーディングを行うことになる。

【００６９】定数生成回路６２６は、デコードされた命
令コード６０４の内容に応じて、演算に使用する定数を
生成し、第２オペランドセレクタ６２８に代入する。

【００７０】第１オペランドセレクタ６２７は、第１オ
ペランドバス６４３と、結果伝送バス６４１と、データ
ライトバックバス６４２と、プログラムカウンタバス６
２５から１つを選択してＡＬＵ回路６３０、バレルシ
フタ６３１、フラグレジスタ更新ラッチ６０８に代入す
る。

【００７１】第２オペランドセレクタ６２８は、第２オ
ペランドバス６４４と、結果伝送バス６４１と、データ
ライトバックバス６４２と、定数生成回路６２６から１
つを選択してＡＬＵ回路６３０、バレルシフタ６３１の
シフト数制御入力に代入する。

【００７２】ストアデータセレクタ６２９は、第３オペ
ランドバス６４５と、結果伝送バス６４１と、データラ
イトバックバス６４２と、プログラムカウンタバス６２
５と、フラグレジスタ更新セレクタ６２３の出力から選
択して、ストアアライナ６３２へ代入する。

【００７３】ストアアライナ６３２は、バイト、１６ビ
ットワード単位のストアを、ストアアドレスに応じて、
３２ビットのデータバスに適切に配置するユニットであ
る。

【００７４】スレッド間レジスタフォワードバス６３３
は、整数演算ユニット５０１の演算結果バス６４１の値
を、後続の別のスレッドがオペランドとして使用するた
めのバスである。これにより、マルチスレッド間の通信
を高速に行うことができる。

【００７５】第１汎用レジスタ更新セレクタ６３４は、
第１汎用レジスタラッチ６１５とデータライトバックバ
ス６４２のどちらかを選択して次の段の第１汎用レジス
タラッチ６１５に代入する。第２汎用レジスタ更新セレ
クタ６３５から第４汎用レジスタ更新セレクタ６３７も
同様の動作を行う。

【００７６】スタックポインタ更新セレクタ６３８は、
スタックポインタラッチ６１９とデータライトバックバ
ス６４２と、さらにスタックポインタ更新ラッチ６０２
の出力を選択して、次の段のスタックポインタレジスタ
６３８に代入する。

【００７７】メモリストア用データバス６４０は、ロー
カルメモリ４０７、外部メモリに格納する３２ビットデ
ータである。

【００７８】演算結果バス６４１は、演算結果をローカ
ルメモリ４０７に書き戻すために用いられる。ローカル
メモリ４０７、外部メモリのアクセスの為のアドレスと
して使用される。

【００７９】データライトバックバス６４２は、演算結
果、あるいはロードデータをを汎用レジスタ６１５〜６
１９に書き戻すためのバスである。

【００８０】第１オペランドバス６４３は、汎用レジス
タ６１６〜６１８およびスタックポインタ６１９を読み
出すのに用いられる。第２オペランドバス６４４と第３
オペランドバス６４５も同様である。

【００８１】＜分岐・ロードストアユニット５０２＞次
に、図７を参照して、分岐ユニット５０２の内部構造を
概説する。

【００８２】分岐ユニット５０２は、スレッド状態ラッ
チ７０１と、ロードデータラッチ７０２と、ロードデー
タ保持バッファ７０３、ローカルメモリライトアドレス
ラッチ７０４、ローカルメモリライトデータラッチ７０
５、アドレスセレクタ７０６、アドレスバッファ７０
７、ストアデータセレクタ７０８、ストアデータバッフ
ァ７０９、スレッド状態更新セレクタ７１０、分岐制御
ユニット７１１、ロードアライナ７１２、ローカルメモ
リアクセス保護検査７１３で構成される。

【００８３】スレッド状態ラッチ７０１は、スレッドＩ
Ｄなど、分岐に必要なスレッド状態を保持している。ス
レッド状態信号６４７の値をスレッド状態更新セレクタ
７１０によって選択することで更新できる。

【００８４】ロードデータラッチ７０２は、３２ビット
のラッチで、データバスから読み込んだ値を次のクロッ
クまで保持するのに使用される。ロードデータ保持バッ
ファ７０３は、所有しないローカルメモリからのリード
データを保持しておくのに使用される。

【００８５】ローカルメモリライトデータラッチ７０
４、およびローカルメモリライトアドレスラッチ７０５
は、３２ビットのラッチで、ローカルメモリへの書き込
みを遅らせるのに使用される。

【００８６】アドレスセレクタ７０６は、ローカルデー
タキャッシュメモリ４０７、あるいはグローバルバス４
２７に出力するアドレス値を、演算結果バス６４１と、
前クロックからのローカルメモリライトアドレスラッチ
７０５と、アドレスバッファ７０７の３つの中から選択
する。

【００８７】アドレスバッファ７０７は、３２ビットの
バッファで、バンク外へのローカルキャッシュメモリ４
０７のアクセス、グローバルバス４２７への出力のアー
ビトレーションを待ち合わせるために、２つまでロード
ストアアドレスを蓄積できる。

【００８８】ストアデータセレクタ７０８は、ローカル
メモリ４０７、あるいはグローバルバス４２７に出力す
るデータ値を、メモリストア用データバス６４０か、ロ
ーカルメモリライトデータラッチ７０４、あるいはデー
タバスバッファ７０９の３つの中から選択する。

【００８９】データバスバッファ７１０は、３２ビット
のバッファで、バンク外へのローカルメモリのアクセ
ス、グローバルバス４２７への出力のアービトレーショ
ンを待ち合わせるために、２つまでストアデータを蓄積
できる。

【００９０】分岐制御ユニット７１１は、バンク外ロー
カルメモリアクセス、グローバルロードストア命令、分
岐命令の実行、および分岐アービター５０３との調停を
行う。分岐の場合は、更新するプログラムカウンタは演
算結果バス６４１から受理する。更新するスタックポイ
ンタは、メモリストア用データバス６４０から受理す
る。スレッドＩＤなどのその他のスレッド状態はスレッ
ド状態ラッチ７０１から受理する。これらをまとめて分
岐要求信号群５２５から分岐調停ユニット５０３に向け
て出力する。ここで、条件付き実行命令のため、分岐を
取り消す場合は、分岐取り消し信号６４６を受理して分
岐動作を停める。

【００９１】ロードアライナ７１２は、バイト単位でデ
ータを読み出す場合に、データのシフト、３２ビットへ
の符号の拡張等を行う。

【００９２】ローカルメモリアクセス検査７１３は、ロ
ーカルメモリに発行されるアドレス信号が固有のローカ
ルメモリへのアクセスかどうか検査を行う。固有のロー
カルメモリへのライトアクセスの場合は、データラッチ
７０４、アドレスラッチ７０５を使用して次のクロック
でローカルメモリへの書き込みを行う。固有のローカル
メモリ以外の場合は、アドレスバッファ７０８、データ
バッファ７１０を使用して保持し、ローカルメモリ、あ
るいはグローバルメモリバス４２７に出力る。

【００９３】分岐調停ユニット５２５から、分岐受理信
号７１４を受理できない場合は、分岐のアービトレーシ
ョンに失敗して分岐が実行できない場合である。その場
合は、すべての分岐情報を、データバス群５１５を使用
して右に隣接する演算ユニット５０１に伝達する。本来
のスレッドはパイプラインストールとなり、データの退
避を待つ。次のクロックで、右に隣接する分岐ユニット
５０２が再度同じ分岐を実行する。

【００９４】＜命令発行ユニット４０４＞図８を参照し
て、命令発行ユニット４０４の内部構造について概説す
る。命令発行ユニット４０４は、分岐ユニット４０３か
ら与えられたプログラムカウンタを元に、整数演算機群
４０５に必要な命令コードを出力するユニットである。

【００９５】命令発行ユニット４０４は、Ｘデコーダ８
０１、１２８ビット幅のＳＲＡＭセル８０２、センスア
ンプおよびＹセレクタ８０３、命令メモリアクセス制御
ユニット８０４、３つの命令コードセレクタ８０５、６
つの３２ビット命令コードラッチ８０６、命令デコード
ユニット８０７で構成される。

【００９６】プログラムカウンタ８２１の信号を元に、
ＳＲＡＭセル８０２から命令コードを読み出す。ＳＲＡ
Ｍセンスアンプ８０３からは同時に４つ分の命令コード
が読み出される。

【００９７】１２８ビット幅のリプレース信号８５１
は、直接センスアンプ８０３に接続される。命令のリプ
レースは１クロックで実行される。

【００９８】命令アドレスの最も若い命令コード８３０
は即座に命令デコードユニット８０７に送られる。しか
し、次の命令コード８３１は命令コードラッチ８０６に
格納されて１クロック遅れて発行される。最後の命令コ
ードは３クロック遅れて発行される。同時刻には、４つ
の独立したスレッドの命令コードが４つの命令デコード
ユニット８０７に送信される。

【００９９】スレッド状態信号８２１は、分岐やスレッ
ド新規生成の時にのみ左端の整数演算ユニット５０１に
送られる。分岐は常に４命令単位で行う。分岐先アドレ
スが４の倍数の先頭でないときは、分岐先までの整数演
算ユニット５０１は使用できないため性能が低下する。
しかし、ソフトウェアで分岐先のアドレスを常に４の倍
数に配置すれば性能の低下はない。

【０１００】演算ユニット制御信号８３５は、複数のス
レッドの命令コードが混在した信号である。演算ユニッ
ト制御信号８３５は、１つの整数演算ユニット５０１と
１つの分岐ユニット５０２で使用される制御信号の全て
が含まれる。そのクロックで使用される制御信号だけで
構成される。次以降のクロックで実行される制御信号は
デコード済み命令８３６によって次のクロックの命令デ
コードユニット８０７に渡されて、次のクロックで演算
ユニット制御信号８３７として出力される。

【０１０１】＜スレッド発行ユニット４０３＞図９を参
照して、スレッド発行ユニット４０３の内部構造につい
て概説する。スレッド発行ユニット４０３は、分岐命令
やスレッド発行命令の実行を行うユニットである。ま
た、動作していないスレッドや、外部のメモリアクセス
などで休止しているスレッド情報を格納するユニットで
もある。

【０１０２】スレッド発行ユニット４０３は、スレッド
発行アービトレーションユニット９０１、スタックポイ
ンタ連想メモリ９０２、スレッド状態メモリ９０３、ス
レッド開始準備フラグ９０４、命令キャッシュアドレス
タグメモリ９０５、４つのシフトレジスタ構成を取るロ
ーカルキャッシュバンク番号タグ９０６、命令キャッシ
ュアドレス比較器９０７、スレッド発行ユニット９０
８、プログラムカウンタシフトレジスタ９０９で構成さ
れる。

【０１０３】まず、分岐クロスバスイッチ４０２の機能
について概説する。分岐ユニット５０２から発行された
スレッド状態信号４１９は、プログラムカウンタの下位
２ビットの内容に応じて４つのスレッド制御ユニット４
０３の中から選択してスレッド状態信号４１１を伝送す
る。この伝送を行うのが分岐クロスバスイッチ４０２で
ある。同時に同じスレッド制御ユニット４０３への分岐
が発生した場合は、１つだけが伝送され、残りは整数演
算ユニット群４０５の中で次のクロック以降の分岐受理
を待つことになる。

【０１０４】スレッド発行アービトレーション９０１
は、分岐制御信号４３０の要求に応じて、グローバルロ
ード等を待つスレッドを再開させる制御を行うユニット
である。スレッド発行ユニット４０３のスレッドが連続
して発行できる場合に、隣接するスレッド発行ユニット
４０３の待ちスレッドがいつまでも発行できないことを
防ぐためのラウンドロビンスケジューラである。

【０１０５】分岐クロスバスイッチ４０２からスレッド
に必要な最小限の情報であるスレッド状態信号４１１が
伝送されると、スレッド状態信号４１１は基本的には到
着順にスレッド状態メモリ９０３に格納される。同時
に、同じアドレスのスタックポインタ連想メモリ９０２
にスタックポインタの上位４ビットが格納される。スレ
ッド生成や、分岐命令である場合は、スレッド開始準備
フラグ９０４は最初から１に設定される。ロード命令
や、共有浮動小数点演算ユニット９０４待ちのスレッド
の場合は、スレッド開始準備フラグ９０４は０に設定さ
れる。

【０１０６】ローカルキャッシュバンク番号９０６は、
４ビットレジスタ４段で構成されるシフトレジスタであ
る。先頭の値が、ローカルメモリバンク信号９３０を介
してスタックポインタ連想メモリ９０２に入力される。
ローカルメモリバンクが一致するスレッドの中で最初に
登録された１つが選択され、該当するスレッド状態メモ
リ９０３からスレッド状態信号９３６が出力される。さ
らに、スレッド開始準備フラグ９０４も参照され、スレ
ッド発行ユニット９０８に伝達される。

【０１０７】プログラムカウンタシフトレジスタ９０９
は、３２ビットのレジスタ４段で構成されるシフトレジ
スタである。分岐やスレッド発行が無い場合は、先頭の
値が命令キャッシュのタグの比較に使用される。

【０１０８】次に、命令キャッシュ判定機能について説
明する。命令メモリ４０４は、スレッド発行メモリ４０
３のアクセスの度に１度、つまり１つのスレッドから見
れば４命令に１回だけキャッシュのアクセスを行う。し
かし、４つのスレッドが同時に存在することにより、ス
レッドの発行如何に関わらず命令キャッシュのチェック
は毎クロック行うことになる。プログラムカウンタシフ
トレジスタ９０９の先頭か、あるいはスレッド状態メモ
リ９０３から、プログラムカウンタがスレッド状態信号
９３５に出力される。このプログラムカウンタの下位の
ビットを使用してプログラムカウンタインデックス信号
９３７とし、命令キャッシュタグメモリ９０５の参照を
行う。プログラムカウンタ４２９の上位アドレス２０ビ
ットは、プログラムカウンタアドレスタグ９３８として
出力される。そして、命令キャッシュアドレスタグ９３
９と２０ビット比較器９０７で一致するかどうかを確認
する。一致しない場合はキャッシュミスとなる。この場
合、今後発行される命令は取り消され、実行されている
スレッドは強制的にその命令メモリ４０４の左端アドレ
スへの分岐となる。

【０１０９】最終的に、スレッドは、１．スレッド発行アービトレーション９０１によりスレ
ッド発行の権限を取得２．スタックポインタがローカルキャッシュバンク９０
６の左端に一致する。３．スレッド開始準備フラグ９０４が１である。４．命令キャッシュアドレスが一致する。これらの条件を全て満たしたときに初めてスレッドが発
行される。

【０１１０】命令キャッシュリプレース要求、ローカル
メモリリプレース要求が発生した場合は、とりあえずス
レッド状態信号４１４は発行されるが、命令は実行され
ず、分岐ユニット５０２がグローバルアクセス制御４０
８に要求するだけである。

【０１１１】＜グローバルアクセス制御ユニット４０８
＞図１０を参照して、グローバルアクセス制御ユニット
４０８の内部構造について概説する。ローカルメモリク
ロスバスイッチ４０６、分岐クロスバスイッチ４０２の
制御、およびそれぞれのスレッドの固有のローカルメモ
リ４０７以外のメモリアクセス調停、そしてマイクロプ
ロセッサ４０１の外のメモリアクセスの動作、命令、デ
ータメモリリプレース動作、割り込みの受理を行う。

【０１１２】グローバルアクセス制御ユニット４０８
は、分岐クロスバスイッチ制御１００１、割り込みベク
タ生成ユニット１００２、割り込み入力ユニット１００
３、グローバルデータキャッシュタグメモリ１００４、
グローバルデータキャッシュ比較器１００５、グローバ
ルデータキャッシュメモリ１００６、外部バスインター
フェースユニット１００７、ローカルメモリクロスバス
イッチ制御１００８、内部ロードストアインターフェー
ス１００９、分岐受理ユニット１０１０、プログラムカ
ウンタインクリメンタ１０１１、命令キャッシュリプレ
ースバッファ１０１２、データキャッシュリプレースバ
ッファ１０１３で構成される。

【０１１３】分岐クロスバスイッチ制御１００１は、分
岐受理ユニット１０１０からの要求を元に、分岐クロス
バスイッチ４０２を制御する。

【０１１４】割り込みベクタ生成ユニット１００２は、
割り込み制御ユニット１００３への割り込み入力４５３
に対して、特別なスレッドを生成する。このマイクロプ
ロセッサでは、割り込みは最高優先スレッド生成と等価
である。スレッドの情報は分岐クロスバスイッチ制御ユ
ニット１００１によって分岐ユニットに伝達される。

【０１１５】グローバルアクセスキャッシュメモリ１０
０４と、グローバルアドレスタグメモリ１００５は、１
２８ビット幅のキャッシュメモリである。キャッシュの
リプレースおよびローカルメモリ以外のアクセスを高速
化する目的で使用される。内部ロードストアインターフ
ェース１００９からの要求で、グローバルアドレス信号
１０２１の示す内容を参照する。そして、グローバルア
クセスタグメモリ１００５の内容と、グローバルアドレ
ス信号１０２１の上位ビットが一致すれば、グローバル
データキャッシュメモリ１００４とデータバス信号１０
２２のやり取りを行う。

【０１１６】外部バスインターフェースユニット１００
７は、外部バス制御信号４５１と、外部アドレス信号４
５２と、外部データバス信号４５３を出力し、外部から
のデータを外部データバス信号４５３から受理する。

【０１１７】メモリクロスバスイッチ制御１００８は、
毎クロック毎に接続が変更されるローカルメモリクロス
バスイッチ４０６の制御を行う。ただし、接続の変更は
演算器群４０５とデータキャッシュメモリ４０７とのロ
ーテート動作のみであり、自由に接続を変更できるわけ
ではない。

【０１１８】ロードストアインターフェース１００９
は、グローバルアクセスアドレスバス４２７と、グロー
バルメモリアクセスデータバス４２８と接続される。ま
ず、スレッドからのロードストア要求であるグローバル
アクセスを１つ受理する。そして、グローバルアドレス
バス１０２１に出力する。外部メモリへのストアアクセ
スなら、即座にストアデータをグローバルデータバス１
０２２にアラインして出力する。外部から読み込まれた
データは、データキャッシュリプレースでなければグロ
ーバルメモリアクセスデータバス４２８に書き戻す。

【０１１９】ロードストア分岐受理ユニット１０１０
は、４つの分岐ユニット５０２からの分岐要求信号４３
３〜４３６を受理して、その要求に応じて分岐クロスバ
スイッチ１００１に制御を要求する。

【０１２０】プログラムカウンタ制御ユニット１０１１
は、マイクロプロセッサ４０１の起動時にブート時のプ
ログラムカウンタを供給する。動作中は、スレッド制御
ユニット４０３からのプログラムカウンタ信号４２９を
入力して、インクリメントして次のプログラムカウンタ
信号４１２をスレッド制御ユニット４０３に出力する。

【０１２１】命令キャッシュリプレースバッファ１０１
２は、命令キャッシュのリプレースをタイミングをスレ
ッドの再開に合わせるための同期を行うためのラッチで
ある。

【０１２２】データキャッシュリプレースバッファ１０
１３は、４つのローカルデータキャッシュ４０７のリプ
レースを同時に行う。１２８ビット幅のリプレースデー
タを内部バス１０２２から受理し、４クロックに分けて
３２ビットごとに１つのローカルデータキャッシュ４０
７に転送する。＜データキャッシュメモリ４０７＞図１１を参照して、
データキャッシュ４０７の内部構造について概説する。
データキャッシュ４０７は、１つのポートのみを持つＳ
ＲＡＭであり、それに加えて他のスレッドからのアクセ
スを禁止するロック機構などを有している。

【０１２３】データキャッシュメモリは、１ポートのデ
ータキャッシュＲＡＭ１１０１、データタグＲＡＭ１１
０２、アドレスタグ比較器１１０３、そしてロック機構
制御機能１１０４で構成される。

【０１２４】バスロック機能は、特定のスレッド以外の
アクセスを禁止する機構である。バスロック状態になる
と、その他のスレッドからのアクセスは、制御回路１１
０４が判定して、アクセス違反通知信号１１１４を返
す。

【０１２５】＜共有浮動小数点ユニット４０９＞図１２
を参照して、共有浮動小数点ユニット４０９の内部構造
について概説する。共有浮動小数点ユニットは同時に１
つのスレッドだけが使用できる。浮動小数点演算が終了
した時に休止しているスレッドの生起要求を行う。

【０１２６】共有浮動小数点ユニット４０９は、ローカ
ル浮動小数点レジスタ１２０１、浮動小数点データパス
１２０２、アドレスデコードユニット１２０３、命令デ
コード１２０４で構成される。

【０１２７】浮動小数点データバス１２０２は、データ
バス４２３から命令を受理するのと同時に、データバス
４２３からレジスタからのデータも受理してローカルレ
ジスタ１２０１に格納する。演算の終了とともに、グロ
ーバルアクセス制御ユニット４０８にスレッドの再開を
要求する。再開されたスレッドは、結果データをローカ
ルレジスタ１２０１から汎用レジスタに転送する。

【０１２８】＜マイクロプロセッサ４０１のプログラム
モデル＞マイクロプロセッサ４０１の命令セットは、ス
レッド生成の高速化、コンテキストスイッチの高速化、
従来のマイクロプロセッサより大きい分岐レイテンシの
隠蔽を目的として作成されている。それ以外は従来のフ
ォンノイマン型マイクロプロセッサの命令セットに可能
な限り近づけてある。フォワードできないレジスタ依存
関係の発生によりパイプラインを自動的に停める、パイ
プラインストールの機能は実施例２ではインプリメント
されていないが可能である。

【０１２９】＜命令セット＞図１３を参照して、本発明
のマイクロプロセッサ４０１の基本的命令セットを示
す。

【０１３０】基本的には一般的なＲＩＳＣマイクロプロ
セッサと同じく、汎用レジスタ間だけで演算を行い、明
示的なロードストア命令でメモリにアクセスする命令セ
ットを持つ。ただし、汎用レジスタは、基本的に分岐の
前後で保持されない。キャッシュミス等ではレジスタの
退避は自動的に行われる。

【０１３１】フラグレジスタは、整数演算の結果によっ
て変化する。すべての命令はコンディションフィールド
を持ち、フラグレジスタの内容によって実行を制御する
ことができる。たとえば、ゼロフラグが１の場合に動作
する、キャリーフラグが０の場合以外で動作するという
ように使用する。よって特別な条件分岐命令はない。既
存のパイプラインプロセッサよりも分岐レイテンシが大
きいために、分岐を使用するのを極力避ける必要がある
ためである。

【０１３２】演算命令は、整数演算に関するレジスタ間
の演算を行う。乗算、浮動小数点演算等は、演算ユニッ
トをスレッド間で共有するため、コプロセッサ命令とな
る。

【０１３３】分岐命令は、指定されたレジスタとイミデ
ィエイト値を加算したアドレスに分岐する。分岐の前後
では汎用レジスタは保持されないため、分岐前には必要
なレジスタをスタックに退避し、分岐後に必要なレジス
タをスタックから再度読み出す必要がある。条件実行は
分岐命令に対して当然適用できるため、専用の条件分岐
命令は存在しない。

【０１３４】スレッド管理命令は、スレッドの生成、終
了に使用される。ＦＯＲＫ命令は現在のスレッドと別
に、汎用レジスタで指定したアドレス、スタックポイン
タ、スレッド情報のスレッドを新規に生成できる。ＣＨ
ＧＴＨ命令は従来のスレッドを終了して指定したスレッ
ドを新規に生成する。ＥＸＩＴ命令は従来のスレッドを
終了する。

【０１３５】同期命令は、マルチスレッドに不可欠なア
トミックロードストアをサポートする。ＬＬＯＣＫ命令
は、データを読み出すと同時に、アクセスしたローカル
メモリバンク４０７をロックする。他のスレッドがロッ
ク状態のメモリロードを行うと強制的にパイプラインス
トールとなりスレッドが休眠状態となる。ＳＴＵＬＫ命
令はデータをストアすると同時にロック状態のメモリを
アンロックする。

【０１３６】システム割り込み命令は、レジスタの値が
示す値とスレッドＩＤの値が一致する休眠状態のスレッ
ドを再開させる。外部からの割り込みの挙動と全く同一
である。

【０１３７】コプロセッサ命令は、スレッド間で共有す
る演算ユニットを使用する命令である。コプロセッサ命
令は、整数演算ユニットの汎用レジスタを直接オペラン
ドとして転送して使用ことになる。同時に使用できるス
レッドは常に１つという制限がある。

【０１３８】＜マルチスレッドプログラミングモデル＞
図１４を参照して、マルチスレッドプログラムがどのよ
うに実行されるかを示す。

【０１３９】本発明のマイクロプロセッサ４０１は、同
時に動作出来るスレッドは１６個であるが、常に演算機
の数以上の数のスレッドを同時処理できる。実行待ち状
態のスレッド１４０１は、使用するスタックポインタが
示すローカルメモリバンクで分割される。スレッドは各
メモリバンクごとに格納され、実行状態スレッド１４０
２の空きを待つ。実行状態のスレッド１４０２は、１つ
のローカルメモリ４０７に対して１つだけのスレッドが
割り当てられる。ローカルメモリバンクの異なるスレッ
ドはスレッドが空いていても実行状態に送ることはでき
ない。

【０１４０】実行状態の全てのスレッドは、ＦＯＲＫ命
令によって別のスレッドを生成することができる。生成
されたスレッドは待ち状態スレッド１４０１にスタック
ポインタのローカルメモリアドレスに応じた番号に格納
される。スレッドはＥＸＩＴ命令で自分自身を停止する
ことも可能である。

【０１４１】本発明のマイクロプロセッサでは、分岐命
令はスレッドの切り替えと全く等価である。分岐命令は
スレッドは待ち状態スレッド１４０１に入れられ、別の
待ち状態のスレッドが１つ実行状態スレッド１４０２に
送られ、実行される。単体のスレッドのレイテンシに関
しては従来のマイクロプロセッサに対してかなり劣る
が、別のスレッドの動作によってレイテンシは隠蔽され
る。単体のスレッドの処理レイテンシよりも、全体の演
算ユニットの使用効率を最大にすることを優先させる。

【０１４２】命令メモリ１４０３は、４つの命令メモリ
４０４から構成される。すべてのスレッドは１つの命令
メモリ１４０３をアクセスできる。スレッドはループの
個別のイタレーションを発行することが多く、同じコー
ドを使用するため、命令メモリ１４０３の共有は有用で
ある。

【０１４３】また、スレッドの発行がローカルメモリの
バンクによって制限される構成にした理由は、１６個に
も上るローカルメモリアクセスの調停を省略するためで
ある。１６の入力に対してその都度アービトレーション
を行うと、メモリアクセスのレイテンシの低下は避けら
れない。

【０１４４】＜レジスタセット＞図１５を参照して、マ
イクロプロセッサ４０１のレジスタセットについて説明
する。

【０１４５】Ｒ０は常に０が読み出され、書き込んだ値
が保持されないレジスタである。Ｒ１，Ｒ２、Ｒ３,Ｒ
４は汎用レジスタであり、自由に読み書きができる。

【０１４６】ＳＰはスタックポインタであり、常にロー
カルメモリのアドレスを示し、１クロックでアクセスで
きる。コンテキストスイッチの時は、レジスタが自動的
に格納され、ＳＰだけが退避される。また、スレッドの
時はＳＰのアドレスが示すメモリバンクをローカルメモ
リとする。

【０１４７】ＴＩはスレッド状態を示す。ＴＩＤは現在
実行しているスレッドを番号で示すスレッドＩＤであ
り、すべてのスレッドに対して別にに与える必要があ
る。ＦＬＧは４ビットのフラグレジスタの実体である。

【０１４８】ＰＣは現在の命令アドレスに対して相対的
な分岐を実行するために使用する読み出し専用レジスタ
である。

【０１４９】これらのレジスタの中で、スレッドの再開
に必要な情報はＰＣ、ＳＰ、ＴＩだけである。その他の
レジスタはコンテキストスイッチの際に全てローカルメ
モリのＳＰの示すアドレスに退避する。

【０１５０】＜メモリマップと負荷分散＞図１６を参照
して、ローカルメモリの配置およびスレッドの負荷分散
方法を説明する。

【０１５１】本発明のマイクロプロセッサはマルチスレ
ッドを前提とする。そのため同時に存在するスレッドは
全て固有のスタックを所持することになる。スレッドへ
のローカルメモリバンクの割り当ては、スタックポイン
タの示すメモリバンクと同義である。

【０１５２】本発明のマイクロプロセッサはメモリは１
６個に分散させる。スレッドはローカルヒープメモリへ
のアクセスを極力使用するようにすれば最高性能を出せ
る。逆にいえば、本発明のマイクロプロセッサは、ＯＳ
による負荷分散を考慮したヒープメモリの配置を前提と
している。

【０１５３】メモリ空間は、全てローカルキャッシュメ
モリバンクに割り付けられる。１つのローカルメモリバ
ンクは１Ｍバイトの連続したメモリ空間をアクセス対象
とする。ローカルメモリのバンクは、アドレスバスの２
０から２３ビット目によって一意に決定する。

【０１５４】１６のパイプラインに適切にプログラムの
負荷分散を行うということは、プロセスに対して個別の
ローカルメモリバンクを割り当てるということと等価で
ある。頻度の低いプロセスは１つのローカルメモリバン
クを共用し、性能が必要であるか、あるいはリアルタイ
ムレイテンシの必要なプロセスは１つ以上のローカルメ
モリバンクを占有すれば良い。それだけでプライオリテ
ィー制御などのＯＳの制御を必要としない負荷分散が可
能になる。

【０１５５】スレッドに割り当てられたローカルキャッ
シュメモリへのアクセスは１クロックで終了する。しか
し、それ以外に割り当てられたローカルメモリキャッシ
ュへのアクセスは１６クロック以上要する。キャッシュ
がミスした場合は更に外部へのアクセスになり、レイテ
ンシは不定である。しかし、ローカルキャッシュ以外の
アクセスレイテンシは、マルチスレッド機構によりある
ていど隠蔽可能である。

【０１５６】演算ユニットがアクセスできるメモリバン
クは、起動時に順に割り当てられている。分岐には、分
岐先のアドレスの演算ユニットが空いているだけではだ
めで、その時点でのメモリバンクがスタックポインタと
一致する必要がある。そのため、最悪の場合、分岐命令
発行から１６クロック後にスレッドを再開するケースが
発生する。その場合は、同じメモリバンクを使用し、命
令アドレスの異なる別のスレッドを用意して先に実行で
きる方からスレッドを発行する。当然、単体のスレッド
のレイテンシは更に低下するが、全体の性能低下を防止
でき、単体のスレッドのレイテンシを隠蔽できる。

【０１５７】＜マイクロプロセッサ４０１の内部動作＞
次に、マイクロプロセッサ４０１の動作について概説す
る。

【０１５８】図１７を参照して、基本的な命令の動作を
中心に説明する。マイクロプロセッサ４０１の命令ごと
の基本動作を示す為に、縦軸を時間軸にとってブロック
をそれぞれの動作順序に従って配置している。単体の命
令の実行は、初段のスレッド発行、汎用レジスタを除け
ば、従来のＲＩＳＣパイプラインプロセッサに近い構成
である。標準的なＲＩＳＣパイプラインについては、コ
ンピューターの構造と設計ハードウェアとソフトウェア
のインターフェース（著者ＤａｖｉｄＡ．Ｐａｔｔ
ｅｒｓｏｎ／ＪｏｈｎＬ．Ｈｅｎｎｅｓｓｙ出版社
日経ＢＰ社）の記述を参照のこと。

【０１５９】最初のＴｈｒｅａｄＩｓｓｕｅステージで
は、スレッドの発行を行う。今後は略称としてＴＩステ
ージと呼ぶ。

【０１６０】このＴＩステージに限り、すべての命令に
対して必要であるわけではなく、分岐やスレッド生成の
直後、あるいは４命令おきに実行される。

【０１６１】命令読み出しは４クロック単位でまとめて
行われるため、命令キャッシュのＴＡＧのチェックも４
命令置きになる。分岐やパイプラインストールの再開な
どで、命令実行プログラムカウンタが４１でアラインさ
れていない場合は、その命令まで演算器が動作しないこ
とになるが、分岐は可能である。

【０１６２】命令キャッシュ、データキャッシュのリプ
レースは、そのメモリバンク４０７を使用する、リプレ
ースの必要のないスレッドが一切なくなるまで実行され
ない。

【０１６３】次のＩｎｓｔｒｕｃｔｉｏｎＦｅｔｃｈス
テージでは、命令の読み出し、デコードを行う。略称と
してＩＦステージと呼ぶ。

【０１６４】１つのプログラムカウンタを受理し、４つ
の命令を一度に発行する。最初の１つの命令だけが即座
に命令デコード８１４に入力される。続く命令は１クロ
ック分ラッチ８０６で保存されて次のクロックでデコー
ドされる。３クロック後の命令は３クロック分のラッチ
８０６で維持することになる。命令デコード８１４は１
命令単位で命令デコードを行う。パイプラインＥＸステ
ージの制御信号は即座に発行され、後続のパイプライン
ＤＦステージ，ＷＢステージの右に隣接する命令デコー
ドに渡されて次以降のステージの制御を行う。逆に、左
に隣接する命令のＤＦステージ制御、ＷＢステージ制御
信号と共に演算ユニット５０１に出力される。

【０１６５】通常のマイクロプロセッサでは、レジスタ
は、ラッチより比較的低速なレジスタファイルに格納さ
れる。そして、デコードとレジスタのアクセスを対にし
てインストラクションデコードステージ（略称ＩＤステ
ージ）と呼ばれる１つのパイプラインステージを形成す
る。しかし、実施例２のマイクロプロセッサ４０１は、
レジスタ数が少なく、毎クロックごとに右にシフトする
構成を取るため、レジスタファイルを持たず、ラッチか
ら直接ドライブする。しかし、命令キャッシュ読み出
し、命令デコードの速度によっては独立したＩＤステー
ジが必要になる。

【０１６６】次のＥｘｅｃｕｔｉｏｎステージでは、演
算の実行を行う。略称としてＥＸステージと呼ぶ。

【０１６７】デコードされた命令内容に応じて、レジス
タや既に実行された命令のＤＦステージ、ＷＢステージ
からのデータから、演算に使用するオペランドから選択
する。オペランド値は３つ用意され、整数演算ＡＬＵ６
３０、バレルシフタ６３１、ストアアライナ６３２など
に入力され、結果をラッチ６０９などにとりあえず格納
する。

【０１６８】また、命令キャッシュのアクセスを行った
場合、命令ＴＡＧのチェックを比較器９０９によって行
う。命令キャッシュにミスが生じた場合は、その命令の
後続のＤＦ、ＷＢのステージは無効になる。

【０１６９】次のＤａｔａＦｅｔｃｈステージでは、デ
ータメモリのアクセスを行う。略称としてＤＦステージ
と呼ぶ。

【０１７０】ロードストア命令では、ＡＬＵ６３０を使
用してアドレス計算を行う。算出したアドレスは即座に
クロスバスイッチ４０６を介してローカルキャッシュメ
モリ４０７に送られる。ロード命令の場合は即座にデー
タを読み出し、クロスバスイッチ４０６、ロードアライ
ナ７１０を介して元のプロセッサに送られる。

【０１７１】ストア命令の場合は、ローカルメモリアド
レス、キャッシュミスの判定が必要なため、ＤＦステー
ジで即座に書き込むことはしない。ＤＦステージで判断
できた後に次の命令のＤＦステージに相当するタイミン
グでデータを書き込む。この場合、次の命令のＤＦステ
ージのリードとかち合うことになるため、データキャッ
シュ４０７は、独立したリードライトを同時に処理でき
る構成が望ましい。

【０１７２】グローバルメモリへのアクセスかどうかは
ローカルメモリへのアクセスと並行してＤＦステージで
判断され、グローバルリードアクセスであった場合は分
岐ユニット７０９によってスレッド待機状態に移行す
る。

【０１７３】分岐命令の場合は、分岐先プログラムカウ
ンタはＡＬＵ６３０で算出され、分岐ユニット７０９に
よってＳＰやＴＩレジスタと共にスレッド発行ユニット
４０３に送られる。

【０１７４】グローバルデータリードなどのパイプライ
ンストールの場合は、現在のプログラムカウンタがその
まま分岐ユニット７０９に送られ、分岐の処理が行われ
る。分岐命令が成立した場合は、内蔵シーケンサによ
り、後続のクロックのＤＦステージではその他の汎用レ
ジスタのスタックへの書き戻しが自動的に行われる。

【０１７５】最後のＷｒｉｔｅＢａｃｋステージでは、
レジスタへの書き戻しを行う。略称としてＷＢステージ
と呼ぶ。

【０１７６】従来のマイクロプロセッサでは比較的低速
なレジスタファイルのために設けられるステージであ
る。ローカルメモリへのアクセスはクリティカルパスに
なりやすいため、ローカルキャッシュメモリ４０７から
のロードデータがラッチ７０２が間に合わない場合は、
ＷＢステージにもロードアライナ７１０などの処理が入
る。その場合、ＷＢステージからＥＸステージのＡＬＵ
へのデータフォワードが不可能になり、データロードレ
イテンシが低下する。

【０１７７】＜パイプラインの全体図＞図１８を参照し
て、本発明のマイクロプロセッサ４０１におけるパイプ
ラインの共存について説明する。

【０１７８】本発明のマイクロプロセッサは、１６のパ
イプラインマイクロプロセッサが互いに結合して内蔵さ
れている。よって、４＋６４＝６８のパイプラインステ
ージに匹敵する回路が１つのチップ上に同時に存在す
る。

【０１７９】通常のマルチプロセッサでは、複数のパイ
プラインステージは全く独立しており、１つのスレッド
は１つのプロセッサに静的に割付られる。本発明のマイ
クロプロセッサ４０１では、１つのスレッドは、これら
の６８のパイプラインステージを全て使用することがで
きるが、同時刻に使用できるのは５つだけである。だ
が、１つのスレッドに着目すれば、１８０１のように通
常の５段パイプラインプロセッサの動作と同等の表記が
できる。ただし、同じ回路を連続して使用することはな
く、常に右に隣接するパイプラインステージを使用して
いる点が異なる。本発明のマイクロプロセッサは、Ｔｈ
ｒｅａｄ２からＴｈｒｅａｄ８までの１６のスレッドが
同時に動作できる。同時刻に同じパイプラインステージ
を使用することはない。たとえば、Ｔｈｒｅａｄ２がＩ
Ｆ２を使用している時刻では、Ｔｈｒｅａｄ１４はＩＦ
３を使用している。スレッド２がＤＦ２を使用している
時刻ではＴｈｒｅａｄ１４はＤＦ３を使用している。

【０１８０】＜分岐命令におけるパイプライン動作＞図
１９を参照して、分岐命令の動作について説明する。

【０１８１】分岐命令は、その前後でレジスタの保存が
行われない。そのため、明示的にレジスタの退避を行う
必要がある。分岐命令はＤＦステージで実行され、スレ
ッド１を待ち状態とする。空き状態となったバンクは、
次のＴＩステージで待ち状態のスレッド４が発行され
る。

【０１８２】待ち状態のスレッド１は、分岐先の命令ア
ドレスの下位４ビットのアドレスが一致する整数演算ユ
ニットが未使用であれば、分岐を受理してスレッド１を
再開する。スレッドを発行しても、パイプラインが命令
アドレスの下位２ビットも一致する演算ユニットまで到
達して初めて動作を開始する。

【０１８３】＜パイプラインストールにおけるパイプラ
インの動作＞図２０を参照して、キャッシュミス時の動
作について説明する。

【０１８４】キャッシュミスなどの突発事項は、命令の
処理から隠蔽される必要があるため、レジスタの退避は
自動的に行う必要がある。ＥＸステージで発覚した命令
キャッシュのミスは、その直後以降の命令のＥＸステー
ジをスタックポインタアドレス計算にまわす。４つのレ
ジスタ状態を退避した時点で別のスレッド４を開始でき
るようなら、スレッドを再開する。

【０１８５】スレッド１の再開は、４命令分前の命令か
ら行われ、４つのレジスタの再度格納が行われる。

【０１８６】＜マイクロプロセッサの内部動作の詳細＞
ここからは、これまで説明した命令の内部動作がどのよ
うに実現されているかを詳細に示す。

【０１８７】最初に、分岐、スレッド生成動作について
説明する。本発明のマイクロプロセッサでは、分岐とス
レッドの生成は、どちらもスレッド発行ユニット４０３
へのスレッド構造体の伝達を行う。分岐とスレッド生成
の違いは、前者は元のパイプラインを開放して別のスレ
ッドを動作させるが、後者は元のパイプラインをそのま
ま実行を続けることになる。

【０１８８】次に、パイプラインストールの動作につい
て説明する。本発明のマイクロプロセッサでは、パイプ
ラインストールは自動的なレジスタの退避を伴う自身ア
ドレスへの分岐となる。分岐は、キャッシュリプレース
や例外処理などの動作を終了させた後、最短で１６クロ
ック後に実行される。例外事象でパイプラインを停める
場合は、常にパイプラインストールとなる。

【０１８９】次に、命令キャッシュミスについて説明す
る。命令キャッシュの判定は常にスレッド発行ユニット
４０３で行われる。命令キャッシュのリプレースが必要
な場合は、即座にパイプラインストールとなる。同時
に、命令キャッシュリプレースの要求をグローバルアク
セスユニット４０８とスレッド発行ユニット４０３に要
求する。命令キャッシュリプレースサイクルは、命令の
リプレースとスレッドの再開は同時に実行される。他の
スレッドの干渉を防ぐために１２８ビット幅の命令リプ
レースバス４３２を使用し、再開されたスレッドの読み
出しの最初の１クロックで行われる。

【０１９０】次に、ローカルキャッシュメモリ４０７へ
のメモリロードストアについて説明する。スレッドが固
有に所持する１つのローカルキャッシュメモリ４０７は
１クロックで無条件にアクセスができる。データストア
は、ローカルバンクの判定、キャッシュのタグの判定を
待たなければ書き込みができないため、次の命令のＤＦ
ステージで書き込みを行うことになる。次の命令のＤＦ
ステージがロードである場合は、データライトは次のク
ロックに持ち越される。しかし、キャッシュミスのばあ
いを除いて、ローカルキャッシュへのリードとライトの
組み合わせでパイプラインが止まることはない。

【０１９１】次に、ローカルメモリ以外へのメモリスト
ア動作について説明する。スレッドが所持していないロ
ーカルキャッシュメモリ４０７は、そのローカルメモリ
を所持するスレッドがメモリをアクセスしないタイミン
グを狙う必要がある。アドレスバッファ７０７、データ
バッファ７０９に保持され、アクセス対象のキャッシュ
バンクを所持する他のスレッドが到達した時点でローカ
ルアドレス信号５２１、ローカルデータバス信号５２４
に出力する。ただし、本来のスレッドがロードストアを
行う場合は１回目はそちらが優先である。１６クロック
待ち、２回目は本来のスレッドをパイプラインストール
させてローカルキャッシュへの出力を行うことができ
る。本来のスレッドのロードストアは、アドレスラッチ
７０４、データラッチ７０５に格納され、命令と関係な
く次のクロックで実行される。

【０１９２】次に、データキャッシュミスについて説明
する。データキャッシュメモリバンクをＳＰのメモリバ
ンクとして所有するスレッドは、データキャッシュミス
が発生した時点で、パイプラインストールを発生させ、
レジスタの退避を行うことができる。スタックポインタ
のキャッシュミスの場合は、ラッチを保持し、スタック
領域のキャッシュのリプレースを待ってレジスタの退避
を行う。

【０１９３】データキャッシュメモリバンクをＳＰのメ
モリバンクとして所持しないスレッドは、データキャッ
シュミスが発生したら即座にグローバルメモリアクセス
に切り替え、外部から値を読み込む。キャッシュリプレ
ース動作は行わない。

【０１９４】スタックポインタのキャッシュミスは、リ
プレース中の別のスレッドの動作を禁止し、状態をパイ
プライン上でシフトして保持する。

【０１９５】次に、グローバルメモリアクセスについて
説明する。ローカルキャッシュ４０７のキャッシュミ
ス、キャッシュにアサインされていない外部のメモリへ
のアクセスで発生する。

【０１９６】グローバルメモリアクセスが発生した場
合、分岐制御７１１が分岐・ロードストアユニットにグ
ローバルアクセスバス４２７、４２８のアービトレーシ
ョンをリクエストする。バスが取得できるまではアドレ
スバッファ７０７、データバッファ７０８に格納され
る。

【０１９７】グローバルメモリは、一連のデータのリー
ドライト、キャッシュのリプレースが終了するまで他の
スレッドの入力を受け付けない。リードライト動作の終
了と同時に分岐クロスバ制御ユニット１００１からスレ
ッド発行ユニット５０３に伝達される。

【０１９８】読み込まれた値はデータキャッシュリプレ
ースバス４２５に入力され、４クロック要してローカル
キャッシュに伝達される。同時に４つのデータキャッシ
ュリプレースを可能にする。

【０１９９】次に、外部メモリアクセスについて説明す
る。外部メモリアクセスは、グローバルメモリのデータ
キャッシュミスの時に発生する。アドレスバス１０２２
の内容はそのまま外部アドレスバス４５２に出力され
る。データは３２ビットごとに順次データバス１０２３
からグローバルバス１０２２に読み込まれる。

【０２００】最後に、割り込みについて説明する。本発
明のマイクロプロセッサ４０１では、高速コンテキスト
スイッチ機構の採用により、割り込み応答はスレッド生
成と等価としている。つまり、スレッド生成ユニット４
０３に用意されているスレッド状態に対して、スレッド
を生起するだけで良い。割り込みユニット１００５は、
割り込みベクタ生成ユニット１００２に割り込みベクタ
番号を伝達する。割り込みベクタ生成ユニット１００２
は、割り込みの種類に応じたプログラムカウンタ、スタ
ックポインタ、スレッド情報を生成し、スレッド制御ユ
ニット４０３に伝達する。

【０２０１】＜マルチスレッドプログラミングの例＞図
２１を参照して、実際のスレッドの使用方法について説
明する。スレッドＡは、スレッドＢを生成して並列処理
を行い。双方の終了を確認して元のスレッドＡを再開す
る。

【０２０２】スレッドＡは、共有変数に２を格納し、ス
レッドＢの状態を作成するためにＯＳから未使用のＳＰ
およびＴＩの取得を行う。

【０２０３】双方のスレッドは、同じＬａｂｅｌＣに分
岐し、共有変数Ｃｏｕｎｔｅｒにアトミックにアクセス
する。２回目に到達した方のスレッドはＣｏｕｎｔｅｒ
を０にするため、その時点で続きのコードのＬａｂｅｌ
Ｄを再開できる。そして、元のスレッドＡのＳＰ、ＴＩ
状態を受け継ぐ。同じ要領で並列動作させるスレッドは
いくらでも増加させることができる。

【０２０４】＜負荷分散の方法＞図２２を参照して、負
荷分散につて説明する。

【０２０５】すべてのプロセス、スレッドはＯＳからス
タック、ヒープ領域を要求する。処理能力の必要なプロ
セスは、１つ、あるいは複数のメモリバンクに渡るスタ
ック、ヒープ領域をＯＳから独占して取得することがで
きる。

【０２０６】この図では、プロセスＡは３つ分のプロセ
ッサを、プロセッサＢは２つ分のプロセッサを所持し、
他のプロセスに妨害されることはほとんどない。このよ
うにして、リアルタイム処理能力の必要なプロセスは、
負荷分散の保証を得ることができる。

【０２０７】＜実施例３＞図２３を参照して、本発明の
第３の実施例のマイクロプロセッサ２３０１の内部構造
について解説する。

【０２０８】マイクロプロセッサ２３０１は、実施例２
のマイクロプロセッサ４０１に加えて、乗算器や浮動小
数点演算器を整数パイプライン上に搭載し、マルチプロ
セッサ構造を導入している。マルチプロセッサには、メ
モリ共有機構だけでなく、スレッド管理をマルチプロセ
ッサ間で行うための機構を導入している。メモリはあえ
てマイクロプロセッサに直接接続させて分散し、メモリ
との通信バンド幅を確保している。

【０２０９】実施例３のマイクロプロセッサ２３０１と
実施例２のマイクロプロセッサ４０１との違いは、演算
ユニット群２３０５と、グローバルアクセス制御ユニッ
ト２３０８だけである。

【０２１０】＜演算ユニット群２３０５＞図２４を参照
して、演算ユニット群２３０５の内部構造について詳し
く説明する。整数演算ユニット群４０５に加え、乗算、
および浮動小数点機能を内蔵する。

【０２１１】４つの演算ユニット５０１と同時に、２つ
の乗算・ＳＩＭＤユニット２４０１と、１つの浮動小数
点演算ユニット２４０２を内蔵する。これらは浮動小数
点レジスタ２４０３を共用する。そして、オペランドデ
ータクロスバスイッチ２４０４が命令実行タイミングを
調節する。

【０２１２】浮動小数点レジスタ２４０３は、整数演算
ユニット内の汎用レジスタと同じシフトレジスタであ
り、４クロックで伝送される。

【０２１３】オペランドデータクロスバスイッチ２４０
４は、すべての整数演算ユニット５０１からの命令発行
を、浮動小数点演算ユニット２４０２の左端のオペラン
ド入力に接続する。そして、結果データを浮動小数点レ
ジスタ２４０３の４つのタイミング全てに対して転送す
る。

【０２１４】これらの乗算ユニット２４０１は命令とし
てインプリメントされ、コプロセッサではない。しか
も、分岐やグローバルデータロードのようにスレッドを
待ち状態にして同期を取る必要はない。よって、１つの
演算ユニット群２３０５の中で、４つのプロセッサが２
つの乗算機、１つの浮動小数点演算機を共有するのと同
じことになる。

【０２１５】この浮動小数点ユニット２４０２は、１つ
の演算ユニット群２３０５につき１つの浮動小数点命令
を実行できる。命令のアドレスは任意で良い。ただし、
４命令中に２命令以上の浮動小数点演算が現れた場合
は、パイプラインストールとなり、１６クロック後に再
開される。乗算命令の場合は２命令までである。よっ
て、プログラムモデルでは浮動小数点ユニットの配置の
制限はない。単に制限を超えると実行速度が低下するだ
けである。

【０２１６】浮動小数点ユニット２４０２は、除算命令
などの可変レイテンシ命令にも対応できる。ただし、命
令を実行したスレッドは除算命令の終了まで待ち状態と
なる。グローバルメモリへのロード命令と同じ動作であ
る。

【０２１７】＜グローバルアクセスユニット２３０８＞
図２５を参照して、グローバルアクセスユニット２３０
８の内部構造について説明する。実施例２のグローバル
アクセスユニット４０８との違いは、外部ローカルバス
と外部共有バスを分離したこと、外部共有バスからのス
レッド生成を可能にすることが挙げられる。よって、違
いは共有バスインターフェース２５０１と、ローカルバ
スインターフェース２５０２だけである。

【０２１８】外部共有バスインターフェース２５０１
は、外部のデバイスからデータを読み込むと同時に、外
部のマイクロプロセッサ２３０１から自身のローカルバ
スをアクセスさせる機能を持つ。

【０２１９】外部からのメモリアクセスの場合、ローカ
ルメモリアクセス制御ユニット２５０３は、内部アドレ
スバス１０２２、内部データバス１０２３のアービトレ
ーションを取得し、グローバルキャッシュメモリ１００
８、ローカルバスインターフェース２５０２を制御す
る。

【０２２０】本発明のマイクロプロセッサ２３０１は、
マルチプロセッサ間のキャッシュのコヒーレンシ維持の
方法も多少異なる。ローカルメモリキャッシュ４０７同
士は同じアドレスのデータを所持することはありえない
ので調停の必要はない。しかし、グローバルキャッシュ
メモリは、チップ外部からのアクセスを高速化する目的
のため、他のプロセッサのローカルキャッシュメモリ４
０７上に実体が存在しうる。この場合、グローバルキャ
ッシュ１００７の間でキャッシュコヒーレンシ制御を行
う必要が発生する。

【０２２１】<マルチプロセッサシステム＞図２６を参
照して、本発明の第３の実施例のマイクロプロセッサ２
３０１を使用したシステムの例を挙げる。

【０２２２】メモリ２６１１は、ローカルバス２６１２
を通して、マイクロプロセッサ２３０１に直接接続され
る。共有バス２６１３は、マイクロプロセッサ２３０１
同士の通信に使用され、共有Ｉ／Ｏデバイス２６１４を
接続する。

【０２２３】ローカルＩ／Ｏデバイス２６１５は、グラ
フィックアクセラレータ等のメモリバンド幅を要求する
デバイスである。マイクロプロセッサ２３０１のローカ
ルバス２６１２に直接接続されて、マイクロプロセッサ
２３０１との通信バンド幅を確保している。

【０２２４】本発明のマイクロプロセッサのスレッド通
信機構のハードウェア化により、メモリを分散させるこ
とができる。自身のマイクロプロセッサが持たないメモ
リ領域へのアクセスは、実際にマイクロプロセッサ間で
転送要求を出す方法もある。しかし、直接データを転送
しなくても、そのメモリを持つマイクロプロセッサ２３
０１にデータ処理を行うスレッドを生成させることがで
きる。この場合、共有バス２６１３のバンド幅を最小に
できる。

【０２２５】＜マルチプロセッサ版メモリマップ＞図２
７を参照して、本発明のマイクロプロセッサ２３０１を
使用したマルチプロセッサシステムのメモリ空間につい
て説明する。

【０２２６】各マイクロプロセッサ２３０１のメモリ空
間は、システムのメモリ空間２７０２に静的に割付られ
る。従来例２のマイクロプロセッサ３０１と異なり、共
有バスに出力したトランザクションの受理先のマイクロ
プロセッサはアドレスに対して一意に決定する。

【０２２７】通信帯域幅が必要なオブジェクト２７１１
と、オブジェクト２７１２は、同一のマイクロプロセッ
サ２７０３に配置される。オブジェクト２７１３はオブ
ジェクト２７１１との通信帯域幅を必要としないため、
マイクロプロセッサ２７０４に配置できる。このよう
に、メモリの割付によってオブジェクト間の通信バンド
幅を最適化できる。

【０２２８】＜マルチプロセッサ共有バストランザクシ
ョン＞図２８を参照して、マルチプロセッサ間のバスト
ランザクションの内容を示す。

【０２２９】通常のマイクロプロセッサが持つシングル
データアクセス、バーストデータアクセスに加え、共有
メモリに必要なロック付きシングルアクセス、そしてマ
イクロプロセッサ間スレッド生成要求コマンドが存在す
る。逆に、従来例２のマルチプロセッサに存在するキャ
ッシュコヒーレンシ制御コマンドは必要ない。

【０２３０】＜ループアンローリングの効果＞図２９を
参照して、ループアンローリングの効果について説明す
る。

【０２３１】本発明のマイクロプロセッサ４０１は、命
令の下位４ビットに対応した演算ユニットで常に実行さ
れる。ということは、利用率の高い命令の下位４ビット
が偏っていては、使用されない演算ユニットが存在する
ことになる。この問題は、一般的な高速化テクニックで
あるループアンローリングによって解消できる。

【０２３２】２９０１は、１つのスレッドのプログラム
である。２９０２は１６の演算機を示す。２９０１のコ
ードは、６命令のみを使用しており、最初の６つの演算
機だけを使用することになる。つまり、残りのパイプラ
イン２９０４はそっくり他のスレッドに渡すことにな
る。ところが、それをうめるだけの他のスレッドの要求
がない場合は性能を発揮できないことになる。

【０２３３】そのため、演算機を全て使用するように３
つのスレッドを１つにまとめ、１つのスレッドを１４命
令に拡張する。２９１１がインライン化された１つのス
レッドのプログラムである。これによって、演算機２９
１２は１４個使用されることになる。

【０２３４】また、一般的な長いスレッドについても、
１６の倍数の長さの命令長に調節すれば、最も性能が発
揮できる。

【０２３５】

【発明の効果】本発明のマイクロプロセッサの効果を、
クロック当たりの論理性能、周波数性能、プログラミン
グモデル、チップ面積、低消費電力の項目に分けて説明
する。

【０２３６】＜クロック当たりの論理性能＞

【０２３７】本発明のマイクロプロセッサは、演算性能
において以下の長所を持つ。１．マルチスレッド動作による並列処理が可能である。２．マルチスレッドによって外部メモリへのアクセスレ
イテンシの隠蔽が可能である。３．スレッドの命令およびデータの共有が容易に実現で
き、小規模イタレーション型の並列にも有効である。

【０２３８】本発明のマイクロプロセッサは、単体のス
レッドの速度では分岐のレイテンシが巨大であるため従
来のパイプラインマイクロプロセッサより劣る。しか
し、それはマルチスレッドと並列処理によって補って余
りある。

【０２３９】以下、汎用アプリケーションにおける性能
の定量的な予測を示す。ＣｏｍｐｕｔｅｒＡｒｃｈｉ
ｔｅｃｈｔｕｒｅ：ＡＱｕａｎｔｉｔｉｖｅＡｐ
ｐｒｏａｃｈＳｅｃｏｎｄＥｄｉｔｉｏｎ（著者
ＪｏｈｎＨ．ＨｅｎｎｅｓｓｙＡＮＤＤａｖｉｄ
Ａ．Ｐａｔｔｅｒｓｏｎ出版社ＭｏｒｇａｎＫａ
ｕｆｍａｎｎＰｕｂｉｓｈｅｒｓ，Ｉｎｃ．）に記載
されている、統計データを使用する。以下この文献を参
考文献１とする。

【０２４０】単体のスレッドからみれば、本発明のマイ
クロプロセッサは、以下の条件のマイクロプロセッサと
ほぼ等価である。・汎用レジスタ５ロードストアレジスタモデル・１６Ｋバイトダイレクトマップ命令キャッシュ・１Ｋバイトダイレクトマップデータキャッシュ・分岐レイテンシが不定簡単のため、単体のスレッドはローカルメモリバンクの
みを使用するとする。

【０２４１】本発明のマイクロプロセッサは、十分なス
レッドが共有されるという前提であれば、全体の性能
は、ロードストア、分岐、キャッシュミスに起因するコ
ンテキストスイッチのオーバーヘッドを差し引いたもの
になる。レジスタ依存関係によるインタロックはコンパ
イラのスケジューリングで除去されているものとする。
参考文献１のｐ１０５、ｐ３８４の統計データによる
と、・ロードストア命令の発生頻度：全命令中３５％・分岐命令の発生頻度：全命令中２０％・ロードストアのうちデータキャッシュのミスの確率：
２４．６１％・１６Ｋバイト命令キャッシュのキャッシュミスの確
率：０．６４％

【０２４２】以下は、コンテキストスイッチに要するク
ロック数の予測値である。コンテキストスイッチ先のス
レッドの命令アドレスは均等に配分されているものと仮
定する。そして、データキャッシュリプレースのペナル
ティーは別のスレッドの動作で隠蔽できるものと仮定す
る。・分岐命令：平均７．５クロック、２０％の頻度で発生・パイプラインストール：平均９．５クロック、９．２
５％の頻度で発生

【０２４３】以上の条件で、１つのパイプラインのＩＰ
Ｃ性能（クロック単位の命令実行数）は約０．３とな
る。本発明のマイクロプロセッサ全体では、１６のパイ
プラインがほとんど互いに干渉しないので、、この数値
を１６倍した４．８弱が全体のＩＰＣ性能になる。

【０２４４】このように、本発明のマイクロプロセッサ
では、分岐命令のペナルティーが非常に大きく性能の妨
げとなる。ループアンローリングの手法で分岐を削減す
れば、更に大きく性能を向上させることができる。

【０２４５】以下、ループアンローリングによって分岐
命令の頻度を６４命令に１回に削減したと仮定した場合
の性能を予測する。この場合、ＩＰＣは約０．５とな
る。全体のＩＰＣは８近くに向上する。

【０２４６】さらに、演算ユニットを増加した場合も、
データキャッシュのリプレースの転送能力を増強すれ
ば、単体のパイプラインの性能に干渉することはほとん
どない。よって、投入したハードウェア資源に対する性
能の線形増加を実現できる。

【０２４７】＜周波数性能＞本発明のマイクロプロセッ
サは、演算器を大量に集積しているが、命令単位のパイ
プラインの構造は通常のマイクロプロセッサとほぼ同等
である。並列数の増加によるセレクタ入力やレジスタポ
ートの増大はない。

【０２４８】ＶＬＩＷ型マイクロプロセッサは、演算器
の増加に対して、互いの結果データ、オペランド、レジ
スタファイル間の転送が複雑化して速度を抑制する。そ
れに対し本発明のマイクロプロセッサでは、演算ユニッ
ト間のデータ送信を単一方向に制限することにより、演
算器間のオペランドの転送も単純な回路で実現でき、回
路段数が削減できる。

【０２４９】また、演算ユニットが隣接していることに
より、演算器間の配線が最短距離である。演算器とロー
カルデータキャッシュ間の転送が唯一の長距離配線とな
る。

【０２５０】以上の効果により、従来のパイプライン方
式、ＶＬＩＷ方式等のマイクロプロセッサと同等、ある
いはそれ以上の周波数性能を出すことができる。特に、
並列性能の向上と、周波数性能の両立が容易な点で優れ
ている。

【０２５１】＜プログラミングモデル＞本発明のマイク
ロプロセッサは、命令セットの用法は一般的なＲＩＳＣ
マイクロプロセッサとほとんど同じであり、さらに一般
的なマルチスレッドの概念でプログラムを作成できる。

【０２５２】本発明の既存のマイクロプロセッサに対す
るプログラミングモデルにおける長所は、主に、並列度
向上に伴う垂直性、マルチスレッドサポート、単純な負
荷分散、マルチプロセッサ垂直性である。それぞれにつ
いて詳細に説明する。

【０２５３】まず、並列度向上に伴う垂直性について述
べる。従来例１のＶＬＩＷマイクロプロセッサでは、同
時に実行する処理をその都度コンパイラなどが適切に配
置する必要があるが、本発明のマイクロプロセッサは、
プログラムを改変することなく全く独立した処理を同時
に大量に実行できる。更に、演算器４０５の数を更に増
加した場合も、最初に作成したマルチスレッドプログラ
ムをそのまま使用して性能を向上することができる。

【０２５４】次に、マルチスレッドサポートについて述
べる。既存のマイクロプロセッサでのマルチスレッドプ
ログラムの同期には、スピンロックによるスレッド同期
待ちか、明示的なＯＳのスケジューラの呼び出しのどち
らかが必要になる。本発明のマイクロプロセッサではそ
のどちらも必要なく、スレッド生成、消滅命令や自動コ
ンテキストスイッチ機構により、ＯＳを介在しない高速
なコンテキストスイッチを可能にしている。これによ
り、記述が自然で、かつ高速なスレッド間同期を実現で
きる。

【０２５５】次に、負荷分散について述べる。オブジェ
クトのスタックやヒープメモリ配置がそのまま負荷分散
となる機構である。そのため、複雑なプロセス間プライ
オリティー制御などのＯＳ機能を使用する必要がなく、
マイクロプロセッサの演算資源をスレッドに対して一定
に分配できる。

【０２５６】最後に、マルチプロセッサ負荷分散につい
て述べる。本発明のマイクロプロセッサを複数使用する
場合は、単一の本発明のマイクロプロセッサ上で開発し
たマルチスレッドプログラムがそのまま使用できる。Ｏ
Ｓのヒープメモリ割り当て機構だけがマルチプロセッサ
の情報を管理して負荷分散すれば良い。

【０２５７】＜チップ面積＞本発明のマイクロプロセッ
サのチップ面積縮小の効果を示すため、Ｃｏｍｐｕｔｅ
ｒＡｒｃｈｉｔｅｃｈｔｕｒｅＰｉｐｅｌｉｎｅｄ
ＡｎｄＰａｒａｌｌｅｌＰｒｏｃｅｓｓｏｒＤ
ｅｓｉｇｎ（著者ＭｉｃｈａｅｌＪ．Ｆｌｙｎｎ）
のｐ９６の記載に基づいたモデルで示す。

【０２５８】本発明の第２の実施例において、各ユニッ
トの面積予測値を以下の通りとする。単位Ａは１ミクロ
ンプロセスにおける１ｍｍ平方に相当する。・整数演算ユニット４０５７Ａ×１６・データキャッシュ４０７４Ａ×１６・命令メモリ４０４１３．４Ａ×４・スレッド発行ユニット４０２約４Ａ×４・グローバルデータキャッシュ８Ｋ２６．６Ａ・共有浮動小数点ユニット４０９３７．８Ａこの条件において、整数演算性能は最大１６並列とな
る。

【０２５９】メモリに必要な制御回路を３０％と仮定
し、配線に伴うオーバーヘッドを、ロジック部で５０
％、メモリ部で１５％とする。この場合、ロジック部は
２４８．７Ａ、メモリ部は２１６Ａになり、最終的なプ
ロセッサ領域は４６４．７Ａとなる。

【０２６０】実際の半導体のダイに実装するオーバーヘ
ッドを２０％としてチップ面積は５５７Ａとなり、０．
２５ミクロンにおけるチップ面積は３４ｍｍ角となる。

【０２６１】本発明の第３の実施例の条件を示す。以下
のユニットが第２の実施例に付加される。演算性能は、
整数演算性能が８ビット単位で１６並列となり、浮動小
数点が４並列となる。・１６ビットＳＩＭＤ整数乗算器２４０１２０Ａ×８・倍精度浮動小数点加算乗算器２４０２３７．８Ａ×４

【０２６２】同じ前提条件において、ロジック部は６５
８Ａとなり、最終的なプロセッサ領域は８７８Ａとな
る。チップ面積は１０５０Ａで、０．２５ミクロンにお
けるチップ面積は６５ｍｍ角となる。

【０２６３】既存のマイクロプロセッサと比較のため
に、米Ｉｎｔｅｌ社のＭＭＸＰｅｎｔｉｕｍマイクロプ
ロセッサを引用する。このマイクロプロセッサの０．２
５μｍ版のチップサイズが９５ｍｍ角である。このマイ
クロプロセッサの整数並列度は最大で２、浮動小数点が
１、バイト単位のＳＩＭＤ命令を使用しても最大１６で
ある。

【０２６４】さらに、本発明のマイクロプロセッサは、
演算機などの並列数の自然な拡張が可能である。それは
ハードウェアの構成と、ソフトウェアの互換性の双方の
理由である。

【０２６５】まず、演算ユニットのｎ倍の増加に対し
て、データキャッシュメモリはＯ（ｎ）、そして命令メ
モリの増加はＯ（ｎ）以下である。

【０２６６】そして、演算ユニット間のバス配線の増加
をＯ（ｎ）に押さえることができる。既存のスーパース
カラ方式、ＶＬＩＷ方式はすべての演算器の間の自由な
転送を保証するため、Ｏ（ｎ×ｎ）であるのと対照的で
ある。

【０２６７】本発明のマイクロプロセッサで線形増加以
上の回路規模増加になるのは、分岐クロスバスイッチ４
０２とデータクロスバスイッチ４０６である。そのまま
ではＯ（ｎ×ｎ）のオーダーの増加になることは避けら
れない。だが、データクロスバスイッチ４０６について
は、転送先のメモリバンクの配置順序が固定であるた
め、ローカルメモリアクセスレイテンシの低下を容認す
るならバレルシフタと同じ方式を採用できる。この場
合、回路増加のオーダーはＯ（ｎ×ｌｏｇｎ）にでき
る。

【０２６８】＜低消費電力＞低消費電力のための技術は
大量に存在するが、アーキテクチャレベルの低消費電力
化の手段は、性能に対する回路や配線を最小限にするこ
とで実現できる。本発明のマイクロプロセッサは、性能
に対する回路および配線を最小限にできる。具体的に
は、従来のマイクロプロセッサと比較して以下の長所が
ある。

【０２６９】スーパースカラプロセッサと比較して、複
雑な結果の転送を必要とする命令レベル並列を行わない
ことにより、データの転送の自由度を最小限にしたこと
による、回路や配線の削減を可能にした。

【０２７０】マルチプロセッサでありながら、演算の結
果の伝送の距離が最小限であることが言える。クリティ
カルになる長距離のバス配線はローカルメモリキャッシ
ュへの信号のみである。よって、チップ全体の配線容量
を最小限にできる。

【０２７１】演算器間で命令キャッシュを共有すること
による命令メモリ容量、リプレース頻度の削減が可能で
ある。命令メモリは定型処理を行う上で同じコピーを持
つ可能性が多いので、命令キャッシュの共有により命令
メモリの容量を削減できる。同じ理由により命令キャッ
シュのリプレース頻度を下げることができる。

【０２７２】演算器間でデータメモリを共有することに
よるデータメモリの省略も挙げられる。通常のマルチプ
ロセッサでは、データの共有を行う場合でも、それぞれ
がデータキャッシュを所有する必要があるが、本発明の
マイクロプロセッサではデータは全て１つのデータキャ
ッシュに格納され、複数のデータキャッシュが同じ内容
を格納することはない。

【０２７３】これらの効果により、性能に対する消費電
力を最小限にできる。

【０２７４】＜犠牲にしたもの＞本発明のマイクロプロ
セッサは、ほとんどの面で従来のマイクロプロセッサを
凌駕する性能を持つが、同時に従来のマイクロプロセッ
サにはなかった短所もいくつか存在する。

【０２７５】まず、互換性がないことが挙げられる。マ
ルチスレッドプログラムを前提としているため、当然で
ある。しかし、オブジェクト指向への最適化とマルチス
レッド機能を除けば、プログラミングモデルは従来から
あるＲＩＳＣ命令に近く、ソフトウェアの移植は容易で
ある。

【０２７６】次に、単体のスレッドの性能は従来のマイ
クロプロセッサより低いことが挙げられる。理由は、分
岐レイテンシが巨大であること、バンク外のメモリアク
セスのレイテンシも比較的大きい為である。しかし、ど
ちらのレイテンシ時間でも別のスレッドが動作できるた
め、全体性能としてはある程度隠蔽可能である。

【０２７７】次に、データアクセスのレイテンシが大き
いことが挙げられる。オブジェクト指向プログラミング
モデルなどで、データアクセスの範囲、配置を常にロー
カルメモリに配置する努力が必要になる。しかし、オブ
ジェクト指向プログラミングモデルは現在も広く使用さ
れるソフトウェア作成手法であり、それに適合する形で
明示的に指定して性能を向上できるのは有用である。

【０２７８】最後に、従来のスーパースカラ方式等と比
較して演算器の使用効率が低いことが挙げられる。本発
明のマイクロプロセッサは、メモリバンクと命令のアド
レス配置が一致するまでスレッドが再開できないため、
適切なスレッドが開始できずに全く演算器が動作できな
い状況が発生する。しかし、分岐とメモリバンク外のメ
モリアクセスを行わなければその問題は発生しない。よ
って、性能を出すべきアプリケーションでは、ループア
ンローリングなどの手段でチューニングを行えば良い。
全体の並列度を圧倒的に高くできるため、チューニング
による性能向上も大きい。

【０２７９】＜さらに性能を向上させるために＞汎用レ
ジスタの増加はローカルメモリへのバンド幅の削減に貢
献する。しかし、コンテキストスイッチの退避状態の増
加をもたらすため、トレードオフで決定する必要があ
る。レジスタの退避を行わず、レジスタウィンドウによ
って切り替えるなどの手段も考えられるが、当然規模の
増大をもたらす。

【０２８０】データキャッシュのリプレースのバンド幅
向上の効果は大きい。現在のところ、データキャッシュ
のリプレースには、１つの３２ビットグローバルデータ
バスを使用しているため、リプレースのペナルティーが
大きいことは自明である。リプレース用に１２８ビット
バスなどを採用する、複数のデータキャッシュを並列に
リプレースを行う、などの処置が望ましい。

【０２８１】分岐予測機構はコンテキストスイッチの間
のパイプラインの空きの削減に役立つ。しかし、レイテ
ンシ隠蔽機能を持つ本発明のマイクロプロセッサでは、
分岐予測機構の効力はそれほど絶対的ではない。トラン
ジスタを演算機の並列数の増大に使用するか、分岐予測
機構を強化するかどうかは、要求性能に対するトレード
オフで決定することになる。

【０２８２】＜従来方式との比較のまとめ＞最後に、本
発明のマイクロプロセッサと、従来のマイクロプロセッ
サとの比較結果をまとめる。

【０２８３】スーパースカラ方式に対して低消費電力、
並列性の限界がないという長所がある。逆に、互換性が
ないという短所がある。

【０２８４】従来例１のＶＬＩＷ方式に対して、並列性
の限界がない、演算機の増加に対して、あるいはマルチ
プロセッサ構成でも全て同じプログラムで性能を出すこ
とができる。という長所がある。短所としては、スレッ
ド発行機構が複雑であるということが言える。

【０２８５】従来例２の共有メモリマルチプロセッサに
対して、性能に対する回路規模が小さい、メモリの分割
による性能の向上が容易であるという長所がある。逆に
短所としては、既存のマルチプロセッサ対応ＯＳが使用
できないことが言える。

【図面の簡単な説明】

図１本発明の第１の実施例の図図２従来例１のＶＬＩＷプロセッサの図図３従来例２のマルチプロセッサシステムの図図４本発明の第２の実施例の図図５図４の整数演算ユニット群に関する図図６図５の１つの整数演算ユニットの詳細な構成図図７図５の１つの分岐ユニットの詳細な構成図図８図４の命令発行機構の構成図図９図４のスレッド発行ユニットの構成図図１０図４のグローバルアクセスユニットの構成図図１１図４のデータキャッシュメモリの構成図図１２図４の共有浮動小数点ユニットの構成図図１３命令セット表図１４スレッド生成の図図１５レジスタセット表図１６メモリ構成図図１７単体の命令のパイプライン実行の図図１８チップ全体のパイプライン動作の概念図図１９通常分岐におけるスレッド切り替え動作の図図２０パイプラインストールの動作の図図２１スレッドを使用したプログラム例図２２負荷分散の方法図２３第３の実施例の全体図図２４図２３の演算ユニット群の詳細な図図２５図２３のグローバルアクセスユニットの図図２６第３の実施例のマイクロプロセッサを使用した
システム構成例図２７マルチプロセッサメモリ配置図図２８共有バスのバストランザクション図図２９ループインライン展開の効用の図

【符号の説明】

１マイクロプロセッサ２命令発行制御３プログラムカウンタ記憶手段４命令格納手段５演算手段６動的信号接続手段７データ格納手段８外部インターフェース２０１命令アドレス生成２０２命令キャッシュ２０３命令デコード２０４データクロスバスイッチ２０５分岐ユニット２０６ロードストアユニット２０７演算ユニット２０８レジスタファイル２０９データキャッシュ２１０外部バスインターフェース３０１マイクロプロセッサ３０２マイクロプロセッサ３０３マイクロプロセッサ３０４共有バスクロスバスイッチ３０５データメモリ３０６データメモリ３０７専用演算ユニット３０８Ｉ／Ｏデバイス３１１命令キャッシュ３１２命令発行制御３１３整数演算機３１４浮動小数点演算機３１５ロードストアユニット３１６データキャッシュ３１７キャッシュコヒーレンシ制御ユニット４０１マイクロプロセッサ４０２分岐クロスバスイッチ４０３スレッド制御ユニット４０４命令メモリ４０５整数演算ユニット群４０６ローカルキャッシュアクセスクロスバスイッチ４０７ローカルキャッシュバンク４０８グローバルアクセス制御４０９共有特殊演算ユニット４１１スレッド状態信号４１２プログラムカウンタ信号４１３スレッド制御ユニット間制御信号４１４スレッド状態信号４１５命令コード信号４１６整数演算ユニット間パイプラインデータバス４１７グローバルメモリアクセスアドレスバス４１８グローバルメモリアクセスデータバス４１９スレッド状態信号４２１ローカルキャッシュアドレスバス４２２ローカルキャッシュデータバス４２３共有演算機アドレスバス４２４共有演算機データバス４２５データキャッシュリプレースバス４２６ローカルキャッシュクロスバスイッチ４０６制
御信号４２７グローバルアクセスアドレスバス４２８グローバルアクセスデータバス４２９プログラムカウンタ信号４３０分岐クロスバスイッチ４０２制御信号４３１命令コード信号４３２命令リプレースデータバス４３３、４３４、４３５、４３６グローバルアクセス
要求信号４３７スレッド状態信号４５０プロセッサ外部データバス４５１プロセッサ外部制御バス４５２プロセッサ外部アドレスバス４５３プロセッサ外部割り込み要求信号５０１整数演算ユニット５０２分岐ユニット５０３分岐アービター５１１、５１２、５１３、５１４命令デコード信号５１５データバス群５１６分岐ユニット状態信号群５２１ローカルメモリアクセスアドレスバス５２２グローバルメモリアクセスアドレスバス５２３ローカルメモリアクセスデータバス５２４グローバルメモリアクセスデータバス５２５、５２６、５２７、５２８分岐要求信号群６０１プログラムカウンタラッチ６０２スタックポインタラッチ６０３スレッドＩＤラッチ６０４デコード済み命令コードラッチ６０５プログラムカウンタラッチ６０６条件実行命令制御信号ラッチ６０７フラグレジスタラッチ６０８フラグレジスタ更新ラッチ６０９ＡＬＵ演算結果フラグラッチ６１０ＡＬＵ演算結果ラッチ６１１バレルシフタ演算結果フラグラッチ６１２バレルシフタ演算結果ラッチ６１３ストアデータラッチ６１４レジスタライトバックデータ保持ラッチ６１５第１汎用レジスタラッチ６１６第２汎用レジスタラッチ６１７第３汎用レジスタラッチ６１８第４汎用レジスタラッチ６１９スタックポインタラッチ６２１プログラムカウンタ更新セレクタ６２２プログラムカウンタ定数生成回路６２３フラグレジスタ更新セレクタ６２４条件実行命令制御回路６２５プログラムカウンタバス６２６定数生成回路６２７第１オペランドセレクタ６２８第２オペランドセレクタ６２９ストアデータセレクタ６３０ＡＬＵ回路６３１バレルシフタ６３２ストアアライン回路６３３スレッド間レジスタフォワードバス６３４第１汎用レジスタ更新セレクタ６３５第２汎用レジスタ更新セレクタ６３６第３汎用レジスタ更新セレクタ６３７第４汎用レジスタ更新セレクタ６３８スタックポインタ更新セレクタ６３９スタックポインタ信号６４０メモリストア用データバス６４１演算結果バス６４２データライトバックバス６４３第１オペランドバス６４４第２オペランドバス６４５第３オペランドバス６４６条件実行制御信号６４７スレッド状態信号７０１スレッド状態ラッチ７０２ロードデータラッチ７０３ロードデータ保持バッファ７０４ローカルメモリライトデータラッチ７０５ローカルメモリライトアドレスラッチ７０６アドレスセレクタ７０７アドレスバッファ７０８ストアデータセレクタ７０９ストアデータバッファ７１１スレッド状態更新セレクタ７１１分岐制御ユニット７１２ロードアライナ７１３ローカルメモリアクセス検査７１４分岐受理信号８０１Ｘデコーダ８０２ＲＡＭセル８０３センスアンプおよびライトバッファ８０４命令メモリアクセス制御８０５命令セレクタ８０６命令コードラッチ８０７命令デコードユニット８２１スレッド状態信号８２２プログラムカウンタ８３０、８３１、８３２、８３３命令コード８３４デコード済み命令８３５演算ユニット制御信号８３６デコード済み命令８３７演算ユニット制御信号８３８デコード済み命令８３９演算ユニット制御信号８４０デコード済み命令８４１演算ユニット制御信号８４２デコード済み命令８５１命令リプレースバス９０１スレッド発行アービトレーション９０２スタックポインタ連想メモリ９０３スレッド状態メモリ９０４スレッド開始準備フラグ９０５命令キャッシュアドレスタグ９０６ローカルキャッシュバンク番号９０７命令キャッシュアドレス比較器９０８スレッド発行ユニット９０９プログラムカウンタシフトレジスタ９２１スレッド発行アービトレーション要求９２２スレッド発行アービトレーション要求９２３、９２４ローカルキャッシュバンク信号９２５、９２６プログラムカウンタ信号９３１、９３２、９３３スレッド状態メモリワードラ
イン信号９３４ローカルキャッシュバンク信号９３５スレッド開始準備フラグ信号９３６スレッド状態信号９３７プログラムカウンタインデックス９３８プログラムカウンタアドレスタグ９３９命令キャッシュアドレスタグ１００１分岐クロスバスイッチ４０２制御１００２割り込みベクタ生成ユニット１００３割り込み入力ユニット１００４グローバルアドレスタグメモリ１００５グローバルアドレスタグ比較器１００６グローバルデータキャッシュメモリ１００７外部バスインターフェースユニット１００８ローカルメモリクロスバスイッチ４０６制御１００９内部ロードストアインターフェース１０１０ロードストア分岐受理ユニット１０１１プログラムカウンタインクリメンタ１０１２命令キャッシュリプレースバッファ１０１３データキャッシュリプレースバッファ１０２１アドレスバス１０２２データバス１１０１データキャッシュＲＡＭ１１０２データキャッシュタグＲＡＭ１１０３アドレスタグ比較器１１０４保護機構チェック１１１１アドレスバス１１１２データバス１１１３リードライト制御信号１１１４アクセス違反通知信号１２０１浮動小数点レジスタ１２０２浮動小数点データパス１２０３アドレスデコードユニット１２０４命令デコードユニット１４０１待ち状態のスレッド１４０２実行中のスレッド１４０３命令メモリ１８０１、１８０２、１８０３スレッド２３０１マイクロプロセッサ２３０５演算ユニット群２３０８グローバルアクセス制御ユニット２３５０グローバルアドレス・データバス２３５１グローバル制御バス２３５２割り込み信号２３５３ローカル制御バス２３５４ローカルアドレスバス２３５５ローカルデータバス２４０１整数乗算ユニット２４０２浮動小数点演算ユニット２４０３浮動小数点レジスタユニット２４０４結果出力バス２５０１共有バスインターフェース２５０２ローカルバスインターフェース２６１１ローカルメモリ２６１２ローカルバス２６１３共有バス２６１４共有Ｉ／Ｏデバイス２６１５ローカルＩ／Ｏデバイス２６１６ローカルＩ／Ｏデバイス２７０１ＯＳ２７０２メモリ空間２７０３、２７０４、２７０５マイクロプロセッサロ
ーカルメモリ空間２７１１、２７１２、２７１３オブジェクト２９０１１スレッド分のプログラム２９０２整数演算機アレイ２９０３使用状態の整数演算機２９０４休止状態の整数演算機２９１１インライン化スレッドのプログラム２９１１整数演算機アレイ２９１３使用状態の整数演算機

フロントページの続き (56)参考文献特開平８−179946（ＪＰ，Ａ) 特開平７−281896（ＪＰ，Ａ) 特開平８−235128（ＪＰ，Ａ) 特開平８−249195（ＪＰ，Ａ) 特開平10−124313（ＪＰ，Ａ) 特開平10−78880（ＪＰ，Ａ) 特開平10−124316（ＪＰ，Ａ) 特開平10−207720（ＪＰ，Ａ) ｈｔｔｐ：／／ｗｗｗ．ｋｓｐｎ．ｃｏ．ｊｐ／ｐｍｔ/ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38

Claims

(57)【特許請求の範囲】

【請求項１】プログラムカウンタ値を蓄積するプログラ
ムカウンタラッチと、プログラムカウンタ値の入力に対
して命令を出力する命令メモリと、命令の内容に応じて
演算を行う演算ユニット、演算結果等を臨時に格納して
次の演算に使用するためのレジスタ、これらから構成さ
れる演算処理要素を複数持ち、演算処理要素のプログラ
ムカウンタ値と演算結果を、隣接する演算処理要素のプ
ログラムカウンタラッチおよび演算ユニットに伝達する
ことを特徴とし、更に演算処理要素に別の演算処理要素
をくりかえし直列に接続することを特徴とし、更にスレ
ッドと呼ばれる連続した命令を、各演算処理要素の命令
メモリに１つづつ演算処理要素の接続順に格納すること
を特徴とする情報処理装置。
【請求項２】請求項１に記載された情報処理装置におい
て、複数のデータメモリバンクを持ち、すべての演算手
段がそれぞれ別のデータメモリバンクを動的に選択し
て、同時に使用することを特徴とする情報処理装置。
【請求項３】請求項２に記載された情報処理装置におい
て、プログラムカウンタ値を複数蓄積するプログラムカ
ウンタバッファを有し、空いたプログラムカウンタラッ
チに対して自動的に新規のプログラムカウンタ値を割り
当てることにより、演算処理要素にスレッドを動的に割
り当てることを特徴とするスレッド発行制御手段を持つ
情報処理装置。
【請求項４】請求項３に記載された情報処理装置におい
て、直列に接続された最後尾の演算処理要素の出力を、
最前列の演算処理要素の演算手段の入力として接続し、
同時に最後尾の演算処理要素内のプログラムカウンタラ
ッチから出力されるカウンタ値を更新し、最前の演算処
理要素のプログラムカウンタラッチに伝達することを特
徴とする情報処理装置。
【請求項５】請求項３に記載された情報処理装置におい
て、演算処理要素の列に対して、スレッド実行の起点の
位置を動作中に自由に変更できることを特長とする情報
処理装置。
【請求項６】請求項３に記載された情報処理装置におい
て、スレッド発行制御手段を複数有し、演算手段の出力
値を使用して、スレッド発行制御手段と、演算処理要素
の列におけるスレッド起点を選択することを特徴とする
情報処理装置。
【請求項７】請求項２に記載された情報処理装置におい
て、各スレッドに対してデータメモリバンクを１つづつ
割り当て、隣接する演算処理要素に対して、スレッドの
状態の伝送とともに、データメモリバンクの割り当て状
態を同時に伝送することを特徴とする情報処理装置。
【請求項８】請求項７に記載された情報処理装置におい
て、複数のデータメモリバンクを、演算手段からのデー
タアドレス値によって一意に選択できることを特徴と
し、さらに、すべての演算処理要素がその時点で接続さ
れたデータメモリバンクを示すデータアドレス値を有
し、演算処理要素のデータメモリとの伝送ごとに、前記
データアドレス値と、伝送を要求するデータアドレス値
との一致を判断する手段を持つことを特徴とする情報処
理装置。
【請求項９】請求項３に記載された情報処理装置におい
て、演算処理要素の非決定的な例外事象に対して、その
演算処理要素からすべての演算結果をスタックポインタ
値の示すデータメモリに自動的に伝送して、プログラム
カウンタ値とスタックポインタ値をスレッド発行制御手
段に蓄積することを特徴とし、さらに、スレッド発行制
御手段は演算処理要素に対して別のスレッドのプログラ
ムカウンタ値を伝送することを特徴とする。さらに、例
外事象の終了と同時に、スレッド発行制御手段は蓄積さ
れたプログラムカウンタ値とスタックポインタ値を演算
処理要素に伝達し、スタックポインタ値が示すデータメ
モリから退避していた演算結果を演算処理要素に伝達
し、演算処理要素の動作を再開することを特徴とする情
報処理装置。
【請求項１０】請求項８に記載された情報処理装置にお
いて、請求項９に記載された特徴を有し、さらに演算処
理要素に１対１に接続されたデータメモリバンク以外と
の情報入出力が必要な場合に、例外事象を発生させて演
算処理要素の状態の退避を行い、データメモリバンク以
外からの情報入出力を行い、入出力の終了と同時に、退
避していた状態と入力された情報を演算処理要素に伝達
し、演算処理要素の動作を再開することを特徴とする情
報処理装置。
【請求項１１】請求項１０に記載された情報処理装置に
おいて、演算処理要素に１対１に接続されたデータメモ
リバンク以外との情報入出力が必要な場合、演算処理要
素内部に演算手段と独立してデータメモリバンクと通信
を行う伝送情報蓄積手段を有することを特徴とする情報
処理装置。
【請求項１２】請求項２に記載された情報処理装置にお
いて、情報処理装置の外部のデータメモリの内容の一部
を、情報処理装置の内部の前記データメモリバンクに一
時蓄積して演算手段との通信を行い、一時蓄積されてい
ない場合にのみ自動的に外部の記憶手段と内容を入れ替
えることを特徴とし、また、外部のメモリからまとめて
送られたデータを蓄積して、データメモリバンクに部分
ごとに伝達する手段を有し、複数のデータメモリバンク
が内容の入れ替え動作を同時に実行することを特徴とす
る情報処理装置。
【請求項１３】請求項８に記載された情報処理装置にお
いて、スレッド発行制御手段がスレッドの割り当てられ
ていない演算処理要素にプログラムカウンタ値とスタッ
クポインタ値を伝送する際に、スタックポインタ値と演
算処理要素の持つデータメモリバンクを示す値とを比較
し、一致する場合に伝送することを特徴とする情報処理
装置。
【請求項１４】請求項３に記載された情報処理装置にお
いて、直列に接続された演算処理要素の列と独立した特
別な演算手段を有し、すべての演算処理要素と特別な演
算手段を接続し、演算処理要素は特別な演算手段の演算
の要求と共にスレッド発行制御手段に状態の一部を伝送
して、特別演算手段は、演算の終了後に演算処理要素に
演算結果を伝送し、同時にスレッド発行手段から退避し
ていた状態を演算処理要素に伝送して、演算処理要素の
動作を再開することを特徴とする情報処理装置。
【請求項１５】請求項１に記載された情報処理装置にお
いて、直列に接続された演算処理要素のうち、２つ以上
の演算処理要素に対し、１つの特別な演算手段を接続
し、さらに接続されたすべての演算処理要素から特別な
演算手段を使用できることを特徴とする情報処理装置。
【請求項１６】請求項１で記載された情報処理装置にお
いて、別の情報処理装置が接続するメモリとの通信を行
うための情報処理装置間通信手段を有することを特徴と
する情報処理装置。
【請求項１７】請求項１６で記載された情報処理装置を
複数用いたシステムにおいて、情報処理装置はそれぞれ
個別のメモリを有し、１つのメモリアドレス値で、複数
の情報処理装置が接続するすべてのメモリを一意に選択
して通信することを特徴とする情報処理装置。