JP3102115B2 - 離散コサイン変換処理装置 - Google Patents
離散コサイン変換処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は離散コサイン変換処理装
置に関し、特に、静止画処理に利用される離散コサイン
変換処理装置に関する。
置に関し、特に、静止画処理に利用される離散コサイン
変換処理装置に関する。
【０００２】
【従来の技術】離散コサイン変換（Discrete Cosin Tra
nsformation:以下「ＤＣＴ」と略称する）処理装置とし
ては、積和演算器を用いるものと、高速アルゴリズムを
利用したものがある。図４には、１個の積和演算器を用
いた従来のＤＣＴ処理装置の構成が示されている。この
ＤＣＴ処理装置は、入力データを数個のデータからなる
ブロックに分割し、ブロック単位に変換を行うものであ
る。ここでは、１ブロックが８個のデータから成る場合
について説明する。
nsformation:以下「ＤＣＴ」と略称する）処理装置とし
ては、積和演算器を用いるものと、高速アルゴリズムを
利用したものがある。図４には、１個の積和演算器を用
いた従来のＤＣＴ処理装置の構成が示されている。この
ＤＣＴ処理装置は、入力データを数個のデータからなる
ブロックに分割し、ブロック単位に変換を行うものであ
る。ここでは、１ブロックが８個のデータから成る場合
について説明する。
【０００３】ＤＣＴ処理装置は、選択回路４０１と、係
数生成部４１０と、積和演算器４２０と、出力端子４３
０とから構成されている。選択回路４０１は、供給され
た８個の入力データ（ｆ０〜ｆ７）を積和演算器４２０
に供給する。係数生成部４１０は、係数Ｐ１〜Ｐ７の中
の１つに符号（＋，−）を付加して、これを積和演算器
４２０に供給する。なお、係数生成部４１０の右横に示
された数値は、１クロック毎に選択される係数とその符
号であり、例えば、「−４」は−Ｐ４を出力することを
表している。積和演算器４２０は、乗算器４４１と加算
器４４２とラッチ回路４４３とから構成されている。乗
算器４４１には、選択回路４０１及び係数生成器４１０
からの信号がそれぞれ供給される。乗算器４４１の出力
は、加算器４４２に供給され、加算器４４２の出力はラ
ッチ回路４４３に供給される。ラッチ回路４４３の出力
は、加算器４４２及び出力端子４３０に供給される。
数生成部４１０と、積和演算器４２０と、出力端子４３
０とから構成されている。選択回路４０１は、供給され
た８個の入力データ（ｆ０〜ｆ７）を積和演算器４２０
に供給する。係数生成部４１０は、係数Ｐ１〜Ｐ７の中
の１つに符号（＋，−）を付加して、これを積和演算器
４２０に供給する。なお、係数生成部４１０の右横に示
された数値は、１クロック毎に選択される係数とその符
号であり、例えば、「−４」は−Ｐ４を出力することを
表している。積和演算器４２０は、乗算器４４１と加算
器４４２とラッチ回路４４３とから構成されている。乗
算器４４１には、選択回路４０１及び係数生成器４１０
からの信号がそれぞれ供給される。乗算器４４１の出力
は、加算器４４２に供給され、加算器４４２の出力はラ
ッチ回路４４３に供給される。ラッチ回路４４３の出力
は、加算器４４２及び出力端子４３０に供給される。
【０００４】次に、以上のように構成された従来のＤＣ
Ｔ処理装置の動作について簡単に説明する。選択回路４
０１は、入力されたデータをｆ０，ｆ１，ｆ２，ｆ３，
ｆ４，ｆ５，ｆ６，ｆ７の順で１クロック毎に乗算器４
４１に供給する。係数生成部４１０は、係数Ｐ１〜Ｐ７
の１つを選択し符号を付加して変換係数として乗算器４
４１にこれを送る。乗算器４４１では、入力データ（ｆ
０〜ｆ７）と変換係数（Ｐ１〜Ｐ７）との積を算出し、
これを積和演算器４２０に供給する。積和演算器４２０
においては、乗算器４４１からの信号を加算器４４２と
ラッチ回路４４３によって累算して出力端子４３０に供
給する。そして、８クロックおきにＤＣＴ係数Ｆ０〜Ｆ
７が順に出力端子４３０から出力される。なお、図中、
「＊」は計算途中の値で無意味であることを示す。逆Ｄ
ＣＴ演算は、係数生成器４１０において選択される係数
の順序が異なるだけで、上記ＤＣＴ演算の場合と同じ動
作によって実現される。
Ｔ処理装置の動作について簡単に説明する。選択回路４
０１は、入力されたデータをｆ０，ｆ１，ｆ２，ｆ３，
ｆ４，ｆ５，ｆ６，ｆ７の順で１クロック毎に乗算器４
４１に供給する。係数生成部４１０は、係数Ｐ１〜Ｐ７
の１つを選択し符号を付加して変換係数として乗算器４
４１にこれを送る。乗算器４４１では、入力データ（ｆ
０〜ｆ７）と変換係数（Ｐ１〜Ｐ７）との積を算出し、
これを積和演算器４２０に供給する。積和演算器４２０
においては、乗算器４４１からの信号を加算器４４２と
ラッチ回路４４３によって累算して出力端子４３０に供
給する。そして、８クロックおきにＤＣＴ係数Ｆ０〜Ｆ
７が順に出力端子４３０から出力される。なお、図中、
「＊」は計算途中の値で無意味であることを示す。逆Ｄ
ＣＴ演算は、係数生成器４１０において選択される係数
の順序が異なるだけで、上記ＤＣＴ演算の場合と同じ動
作によって実現される。
【０００５】上記のＤＣＴ処理装置によると、１個のＤ
ＣＴ係数（Ｆ０〜Ｆ７）を算出するのに８クロックを必
要とし、従って、８個のＤＣＴ係数を求めるには６４ク
ロックが必要となる。
ＣＴ係数（Ｆ０〜Ｆ７）を算出するのに８クロックを必
要とし、従って、８個のＤＣＴ係数を求めるには６４ク
ロックが必要となる。
【０００６】図５には、８個の積和演算器を使用した従
来のＤＣＴ処理装置が示されている。このＤＣＴ処理装
置は、８個の積和演算器４７０〜４７７と、これらの積
和演算器に対して変換係数（Ｐ１〜Ｐ７）を供給する８
個の係数生成器４６０〜４６７と、積和演算器４７０〜
４７７に対して入力データ（ｆ０〜ｆ７）を供給する選
択回路４５１とから構成されている。なお、図中、各係
数生成部４６０〜４６７の横に示された数値のうち、ス
ラッシュ「／」の左側が順ＤＣＴ演算時に１クロック毎
に選択される係数と符号であり、スラッシュ「／」の右
側が逆ＤＣＴ演算時に１クロック毎に選択される係数と
符号である。また、数値自体の意味は上記ＤＣＴ処理装
置（図４）と同じである。
来のＤＣＴ処理装置が示されている。このＤＣＴ処理装
置は、８個の積和演算器４７０〜４７７と、これらの積
和演算器に対して変換係数（Ｐ１〜Ｐ７）を供給する８
個の係数生成器４６０〜４６７と、積和演算器４７０〜
４７７に対して入力データ（ｆ０〜ｆ７）を供給する選
択回路４５１とから構成されている。なお、図中、各係
数生成部４６０〜４６７の横に示された数値のうち、ス
ラッシュ「／」の左側が順ＤＣＴ演算時に１クロック毎
に選択される係数と符号であり、スラッシュ「／」の右
側が逆ＤＣＴ演算時に１クロック毎に選択される係数と
符号である。また、数値自体の意味は上記ＤＣＴ処理装
置（図４）と同じである。
【０００７】上記のように構成されたＤＣＴ処理装置に
よれば、係数生成器４６０〜４６７と積和演算器４７０
〜４７７のペアを８組備えているため、８クロックで８
つのＤＣＴ係数、すなわち、１クロックで１つのＤＣＴ
係数を求めることができ、図４のＤＣＴ処理装置に比べ
て処理速度が８倍になる。
よれば、係数生成器４６０〜４６７と積和演算器４７０
〜４７７のペアを８組備えているため、８クロックで８
つのＤＣＴ係数、すなわち、１クロックで１つのＤＣＴ
係数を求めることができ、図４のＤＣＴ処理装置に比べ
て処理速度が８倍になる。
【０００８】図６には、高速アルゴリズムを利用したＤ
ＣＴ処理装置（Byeong Gi Lee 氏による「高速ＤＣＴア
ルゴリズム」）により演算を行う場合のデータの流れが
示されている。この演算器は、それぞれが同時に並行し
て動作するため、１クロックで８個のＤＣＴ係数を求め
ることが出来る。但し、逆ＤＣＴ演算を行う場合には、
加減算器と乗算器の接続を切り換えるスイッチ回路を必
要とする。なお、詳細については、日経エレクトロニク
ス１９９０．１０．１５（ｎｏ．５１１）を参照された
い。
ＣＴ処理装置（Byeong Gi Lee 氏による「高速ＤＣＴア
ルゴリズム」）により演算を行う場合のデータの流れが
示されている。この演算器は、それぞれが同時に並行し
て動作するため、１クロックで８個のＤＣＴ係数を求め
ることが出来る。但し、逆ＤＣＴ演算を行う場合には、
加減算器と乗算器の接続を切り換えるスイッチ回路を必
要とする。なお、詳細については、日経エレクトロニク
ス１９９０．１０．１５（ｎｏ．５１１）を参照された
い。
【０００９】
【発明が解決しようとする課題】上述したように、図４
に示した従来のＤＣＴ処理装置においては、１個の積和
演算器４２０によって演算処理を行っているため、１ブ
ロック（８係数）の処理に６４クロックを必要とし、処
理速度が遅いという欠点がある。また、図５に示したＤ
ＣＴ処理装置によると、処理速度は図４の場合の８倍に
なるものの、その分多くのハードウェアを必要とする。
例えば、１個の積和演算器を用いた装置が５，０００ゲ
ートの規模の回路で構成されるのであれば、処理速度を
８倍にすると４０，０００ゲート規模の回路が必要とな
る。
に示した従来のＤＣＴ処理装置においては、１個の積和
演算器４２０によって演算処理を行っているため、１ブ
ロック（８係数）の処理に６４クロックを必要とし、処
理速度が遅いという欠点がある。また、図５に示したＤ
ＣＴ処理装置によると、処理速度は図４の場合の８倍に
なるものの、その分多くのハードウェアを必要とする。
例えば、１個の積和演算器を用いた装置が５，０００ゲ
ートの規模の回路で構成されるのであれば、処理速度を
８倍にすると４０，０００ゲート規模の回路が必要とな
る。
【００１０】また、図６に示した高速アルゴリズム方式
では、１個の積和演算器を使用した場合（図４）に比べ
て処理速度は６４倍であるが、２５，０００ゲート規模
の回路が必要となる。更に、ＤＣＴ演算と逆ＤＣＴ演算
とで入力から出力までのデータ経路及び演算手順が異な
るため、ＤＣＴと逆ＤＣＴを共用しようとすると、乗算
器と加算器の接続を切り換えるための余分な回路が必要
となる。更に、１つのデータに対して複数回の乗算を経
て算出されるデータについて、誤差をさけるためには、
演算途中のデータビット数が余分に必要になり、精度を
高めるためにはより多くのハードウェアが必要となる。
従って、この方式はスピードを重要視する機器には好適
であるが、静止画処理等のように図４に示した方式の８
〜１６倍程度の処理速度で足りる場合には、ハードウェ
アに無駄が生じるという欠点がある。
では、１個の積和演算器を使用した場合（図４）に比べ
て処理速度は６４倍であるが、２５，０００ゲート規模
の回路が必要となる。更に、ＤＣＴ演算と逆ＤＣＴ演算
とで入力から出力までのデータ経路及び演算手順が異な
るため、ＤＣＴと逆ＤＣＴを共用しようとすると、乗算
器と加算器の接続を切り換えるための余分な回路が必要
となる。更に、１つのデータに対して複数回の乗算を経
て算出されるデータについて、誤差をさけるためには、
演算途中のデータビット数が余分に必要になり、精度を
高めるためにはより多くのハードウェアが必要となる。
従って、この方式はスピードを重要視する機器には好適
であるが、静止画処理等のように図４に示した方式の８
〜１６倍程度の処理速度で足りる場合には、ハードウェ
アに無駄が生じるという欠点がある。
【００１１】
【発明の目的】本発明の目的は、少ないハードウェアで
高速ＤＣＴ処理を行える離散コサイン変換処理装置を提
供することにある。
高速ＤＣＴ処理を行える離散コサイン変換処理装置を提
供することにある。
【００１２】
【課題を解決するための手段】本発明は、上記の目的を
実現するため、第１の制御信号に従い８つの入力データ
を２つずつ組み合わせて１クロック毎に加算又は減算を
実行し、８つの組合せのデータを出力する８つの第１の
加減算手段と、該第１の加減算手段の各出力データをあ
る組合せに従って４つのグループに分け、予め定められ
た第２の制御信号に従い１クロック毎に前記４つのグル
ープに分けられた各データをグループ毎に１つずつ選択
し出力する４つの選択手段と、該選択手段で選択された
データに第３の制御信号によって規定される係数を１ク
ロック毎に乗算する４つの乗算手段と、第４の制御信号
に従い前記乗算手段からの出力データからコサイン変換
係数又は逆コサイン変換係数を決定するために１クロッ
ク毎に異なる組合せの加算又は減算を行う４つの第２の
加減算手段とを有することを特徴とする離散コサイン変
換処理装置を提供する。本発明の離散コサイン変換処理
装置では、前記コサイン変換係数を決定するのに前記４
つの第２の加減算手段の２つが用いられ、前記逆コサイ
ン変換係数を決定するのに前記４つの第２の加減算手段
の全てが用いられることが好ましい。また、前記乗算手
段のそれぞれは前記選択手段で選択されたデータに前記
第３の制御信号によって規定される２種類の係数のいず
れか一方の係数を１クロック毎に乗算するものであるこ
とが好ましい。
実現するため、第１の制御信号に従い８つの入力データ
を２つずつ組み合わせて１クロック毎に加算又は減算を
実行し、８つの組合せのデータを出力する８つの第１の
加減算手段と、該第１の加減算手段の各出力データをあ
る組合せに従って４つのグループに分け、予め定められ
た第２の制御信号に従い１クロック毎に前記４つのグル
ープに分けられた各データをグループ毎に１つずつ選択
し出力する４つの選択手段と、該選択手段で選択された
データに第３の制御信号によって規定される係数を１ク
ロック毎に乗算する４つの乗算手段と、第４の制御信号
に従い前記乗算手段からの出力データからコサイン変換
係数又は逆コサイン変換係数を決定するために１クロッ
ク毎に異なる組合せの加算又は減算を行う４つの第２の
加減算手段とを有することを特徴とする離散コサイン変
換処理装置を提供する。本発明の離散コサイン変換処理
装置では、前記コサイン変換係数を決定するのに前記４
つの第２の加減算手段の２つが用いられ、前記逆コサイ
ン変換係数を決定するのに前記４つの第２の加減算手段
の全てが用いられることが好ましい。また、前記乗算手
段のそれぞれは前記選択手段で選択されたデータに前記
第３の制御信号によって規定される２種類の係数のいず
れか一方の係数を１クロック毎に乗算するものであるこ
とが好ましい。
【００１３】
【実施例】以下、本発明の実施例を添付図面を参照しつ
つ詳細に説明する。図１には、本発明の第１の実施例が
示されている。以下、動作に沿って説明する。入力デー
タ（Ｘ０〜Ｘ７）のうち、Ｘ０は加算器１２０及びＡＮ
Ｄゲート１３４に、Ｘ１は減算器１２５及びＡＮＤゲー
ト１３１に、Ｘ２は加算器１２２及びＡＮＤゲート１３
６に、Ｘ３は減算器１２７及び加算器１２３に、Ｘ４は
加算器１２３及びＡＮＤゲート１３７に、Ｘ５は減算器
１２６及びＡＮＤゲート１３２に、Ｘ６は加算器１２１
及びＡＮＤゲート１３５に、Ｘ７は減算器１２４及びＡ
ＮＤゲート１３０にそれぞれ供給される。
つ詳細に説明する。図１には、本発明の第１の実施例が
示されている。以下、動作に沿って説明する。入力デー
タ（Ｘ０〜Ｘ７）のうち、Ｘ０は加算器１２０及びＡＮ
Ｄゲート１３４に、Ｘ１は減算器１２５及びＡＮＤゲー
ト１３１に、Ｘ２は加算器１２２及びＡＮＤゲート１３
６に、Ｘ３は減算器１２７及び加算器１２３に、Ｘ４は
加算器１２３及びＡＮＤゲート１３７に、Ｘ５は減算器
１２６及びＡＮＤゲート１３２に、Ｘ６は加算器１２１
及びＡＮＤゲート１３５に、Ｘ７は減算器１２４及びＡ
ＮＤゲート１３０にそれぞれ供給される。
【００１４】ＡＮＤゲート１３０〜１３７の一方の入力
には、マスク信号が入力される。加算器１２０〜１２
２，減算器１２４〜１２７は、それぞれ、入力データＸ
０〜Ｘ７と、ＡＮＤゲート１３０〜１３７の出力データ
の加，減算を行い、マスク信号が「１」の時は、Ｘ０＋
Ｘ７，Ｘ１＋Ｘ６，Ｘ２＋Ｘ５，Ｘ０−Ｘ７，Ｘ１−Ｘ
６，Ｘ２−Ｘ５，Ｘ３−Ｘ４，を，マスク信号が「０」
の時は、Ｘ０，Ｘ６，Ｘ２，−Ｘ７，Ｘ１，−Ｘ５，Ｘ
３をそれぞれ出力する。加算器１２３は、入力されたデ
ータＸ３とＸ４の加算結果Ｘ３＋Ｘ４を出力する。ここ
で、便宜上、加算器１２０〜１２３，減算器１２４〜１
２７の出力を、ａ０〜ａ７とおき、入力データＸ４をａ
８とする。
には、マスク信号が入力される。加算器１２０〜１２
２，減算器１２４〜１２７は、それぞれ、入力データＸ
０〜Ｘ７と、ＡＮＤゲート１３０〜１３７の出力データ
の加，減算を行い、マスク信号が「１」の時は、Ｘ０＋
Ｘ７，Ｘ１＋Ｘ６，Ｘ２＋Ｘ５，Ｘ０−Ｘ７，Ｘ１−Ｘ
６，Ｘ２−Ｘ５，Ｘ３−Ｘ４，を，マスク信号が「０」
の時は、Ｘ０，Ｘ６，Ｘ２，−Ｘ７，Ｘ１，−Ｘ５，Ｘ
３をそれぞれ出力する。加算器１２３は、入力されたデ
ータＸ３とＸ４の加算結果Ｘ３＋Ｘ４を出力する。ここ
で、便宜上、加算器１２０〜１２３，減算器１２４〜１
２７の出力を、ａ０〜ａ７とおき、入力データＸ４をａ
８とする。
【００１５】選択回路１４０〜１４７は、加算器１２０
〜１２３，減算器１２４〜１２７の出力ａ０〜ａ７とａ
８の一部を受信し、選択信号に従い、これらの信号（ａ
０〜ａ８）の中の１個を選択，出力する。ここで、選択
回路１４０〜１４７の出力を、ｂ０〜ｂ７とする。
〜１２３，減算器１２４〜１２７の出力ａ０〜ａ７とａ
８の一部を受信し、選択信号に従い、これらの信号（ａ
０〜ａ８）の中の１個を選択，出力する。ここで、選択
回路１４０〜１４７の出力を、ｂ０〜ｂ７とする。
【００１６】加減算器１６０には、選択回路１４０から
のデータｂ０と、選択回路１４１からのデータｂ１と、
加減選択信号とが供給される。加減算器１６０は、加減
選択信号に従い、ｂ０＋ｂ１またはｂ０−ｂ１を算出
し、これを乗算器１５０に対して出力する。乗算器１５
０は、加減算器１６０からのデータに変換係数Ｐ４を乗
算し、（ｂ０＋ｂ１）×Ｐ４または（ｂ０−ｂ１）×Ｐ
４を出力する。
のデータｂ０と、選択回路１４１からのデータｂ１と、
加減選択信号とが供給される。加減算器１６０は、加減
選択信号に従い、ｂ０＋ｂ１またはｂ０−ｂ１を算出
し、これを乗算器１５０に対して出力する。乗算器１５
０は、加減算器１６０からのデータに変換係数Ｐ４を乗
算し、（ｂ０＋ｂ１）×Ｐ４または（ｂ０−ｂ１）×Ｐ
４を出力する。
【００１７】加算器１６１は、乗算器１５０からのデー
タとＡＮＤゲート１８０からのデータを加算し、その結
果を出力端子１１０と遅延回路１７０に対してそれぞれ
出力する。遅延回路１７０は、加算器１６１からのデー
タを１クロック期間遅延させる。ＡＮＤゲート１８０
は、遅延回路１７０からのデータとマスク信号とを入力
し、マスク信号が「１」の時は、遅延回路１７０から入
力したデータをそのまま加算器１６１に出力し、マスク
信号が「０」の時は、「０」を加算器１６１に出力す
る。すなわち、マスク信号が「０」の時は、乗算器１５
０からのデータがそのまま出力端子１１０に供給され、
マスク信号が「１」の時は、乗算器１５０からのデータ
を累算した後に出力端子１１０に供給される。
タとＡＮＤゲート１８０からのデータを加算し、その結
果を出力端子１１０と遅延回路１７０に対してそれぞれ
出力する。遅延回路１７０は、加算器１６１からのデー
タを１クロック期間遅延させる。ＡＮＤゲート１８０
は、遅延回路１７０からのデータとマスク信号とを入力
し、マスク信号が「１」の時は、遅延回路１７０から入
力したデータをそのまま加算器１６１に出力し、マスク
信号が「０」の時は、「０」を加算器１６１に出力す
る。すなわち、マスク信号が「０」の時は、乗算器１５
０からのデータがそのまま出力端子１１０に供給され、
マスク信号が「１」の時は、乗算器１５０からのデータ
を累算した後に出力端子１１０に供給される。
【００１８】乗算器１５１は、選択回路１４２からのデ
ータｂ２に変換係数Ｐ２を乗算し、Ｐ２×ｂ２を加減算
器１６２に出力する。乗算器１５２は、選択回路１４３
からのデータｂ３に変換係数Ｐ６を乗算し、Ｐ６×ｂ３
を加減算器１６２に出力する。加減算器１６２には、こ
の他にＯＲゲート１８３からのデータと、加減選択信号
とが供給される。そして、加減算器１６２は、加減算選
択信号に従い、乗算器１５１からのデータＰ２×ｂ２を
加算または減算し、乗算器１５２らのデータＰ６×ｂ３
を加算または減算し、ＯＲゲート１８３からのデータを
加算したデータを出力する。
ータｂ２に変換係数Ｐ２を乗算し、Ｐ２×ｂ２を加減算
器１６２に出力する。乗算器１５２は、選択回路１４３
からのデータｂ３に変換係数Ｐ６を乗算し、Ｐ６×ｂ３
を加減算器１６２に出力する。加減算器１６２には、こ
の他にＯＲゲート１８３からのデータと、加減選択信号
とが供給される。そして、加減算器１６２は、加減算選
択信号に従い、乗算器１５１からのデータＰ２×ｂ２を
加算または減算し、乗算器１５２らのデータＰ６×ｂ３
を加算または減算し、ＯＲゲート１８３からのデータを
加算したデータを出力する。
【００１９】遅延回路１７１は、加減算器１６２からの
データを１クロック期間遅延してＡＮＤゲート１８１に
供給する。ＡＮＤゲート１８１は、遅延回路１７１から
のデータとマスク信号とを受け、マスク信号が「１」の
時は、遅延回路１７１からのデータをそのままＯＲゲー
ト１８３に出力し、マスク信号が「０」の時は、「０」
をＯＲゲート１８３に出力する。ＡＮＤゲート１８２は
乗算器１５０からのデータとマスク信号とを受け、マス
ク信号が「１」の時は、乗算器１５０から入力したデー
タをそのままＯＲゲート１８３に出力し、マスク信号が
「０」の時は、「０」をＯＲゲート１８３に出力する。
ＡＮＤゲート１８２，ＡＮＤゲート１８１に入力される
マスク信号は、同時に「１」になることはなく、ＯＲゲ
ート１８３は、ＡＮＤゲート１８１を経由した遅延回路
１７１からのデータか、ＡＮＤゲート１８２を経由した
乗算器１５０からのデータか、または「０」を加減算器
１６２に出力するようになっている。つまり、加減算器
１６２の出力は、乗算器１５１の出力と乗算器１５２の
出力を加減算したデータ、または、乗算器１５１の出力
と乗算器１５２の出力を加減算したデータに乗算器１５
０の出力を加算したデータ、または、乗算器１５１の出
力を加減算したデータを累算した結果を出力端子１１１
と加算器１６４と減算器１６５に出力する。
データを１クロック期間遅延してＡＮＤゲート１８１に
供給する。ＡＮＤゲート１８１は、遅延回路１７１から
のデータとマスク信号とを受け、マスク信号が「１」の
時は、遅延回路１７１からのデータをそのままＯＲゲー
ト１８３に出力し、マスク信号が「０」の時は、「０」
をＯＲゲート１８３に出力する。ＡＮＤゲート１８２は
乗算器１５０からのデータとマスク信号とを受け、マス
ク信号が「１」の時は、乗算器１５０から入力したデー
タをそのままＯＲゲート１８３に出力し、マスク信号が
「０」の時は、「０」をＯＲゲート１８３に出力する。
ＡＮＤゲート１８２，ＡＮＤゲート１８１に入力される
マスク信号は、同時に「１」になることはなく、ＯＲゲ
ート１８３は、ＡＮＤゲート１８１を経由した遅延回路
１７１からのデータか、ＡＮＤゲート１８２を経由した
乗算器１５０からのデータか、または「０」を加減算器
１６２に出力するようになっている。つまり、加減算器
１６２の出力は、乗算器１５１の出力と乗算器１５２の
出力を加減算したデータ、または、乗算器１５１の出力
と乗算器１５２の出力を加減算したデータに乗算器１５
０の出力を加算したデータ、または、乗算器１５１の出
力を加減算したデータを累算した結果を出力端子１１１
と加算器１６４と減算器１６５に出力する。
【００２０】乗算器１５３は、選択回路１４４からのデ
ータｂ４に変換係数Ｐ１を乗算し、ｂ４×Ｐ１を加減算
器１６３に出力する。乗算器１５４は、選択回路１４５
からのデータｂ５に変換係数Ｐ３を乗算し、ｂ５×Ｐ３
を加減算器１６３に出力する。乗算器１５５は、選択回
路１４６からのデータｂ６に変換係数Ｐ５を乗算し、ｂ
６×Ｐ５を加減算器１６３に出力する。乗算器１５６は
選択回路１４７からのデータｂ７に変換係数Ｐ７を乗算
し、ｂ７×Ｐ７を加減算器１６３に出力する。
ータｂ４に変換係数Ｐ１を乗算し、ｂ４×Ｐ１を加減算
器１６３に出力する。乗算器１５４は、選択回路１４５
からのデータｂ５に変換係数Ｐ３を乗算し、ｂ５×Ｐ３
を加減算器１６３に出力する。乗算器１５５は、選択回
路１４６からのデータｂ６に変換係数Ｐ５を乗算し、ｂ
６×Ｐ５を加減算器１６３に出力する。乗算器１５６は
選択回路１４７からのデータｂ７に変換係数Ｐ７を乗算
し、ｂ７×Ｐ７を加減算器１６３に出力する。
【００２１】加減算器１６３は乗算器１５３からのデー
タｂ４×Ｐ１と、乗算器１５４からのデータｂ５×Ｐ３
と、乗算器１５５からのデータｂ６×Ｐ５と、乗算器１
５６からのデータｂ７×Ｐ７と、それぞれのデータに対
する加減選択信号とを入力し、この加減選択信号に従
い、各入力データを加，減算した結果を、出力端子１１
２と加算器１６４と減算器１６５に出力する。加算器１
６４は、加算器１６２からのデータと、加算器１６３か
らのデータとの加算結果を、出力端子１１３に出力す
る。減算器１６５は、加算器１６２からのデータから、
加算器１６３からのデータを減算した結果を、出力端子
１１４に出力する。
タｂ４×Ｐ１と、乗算器１５４からのデータｂ５×Ｐ３
と、乗算器１５５からのデータｂ６×Ｐ５と、乗算器１
５６からのデータｂ７×Ｐ７と、それぞれのデータに対
する加減選択信号とを入力し、この加減選択信号に従
い、各入力データを加，減算した結果を、出力端子１１
２と加算器１６４と減算器１６５に出力する。加算器１
６４は、加算器１６２からのデータと、加算器１６３か
らのデータとの加算結果を、出力端子１１３に出力す
る。減算器１６５は、加算器１６２からのデータから、
加算器１６３からのデータを減算した結果を、出力端子
１１４に出力する。
【００２２】なお、図において、８個の選択回路（１４
０〜１４７）の上に数値は選択信号であり、４クロック
期間のあいだ選択されるデータの添字を表し、スラッシ
ュ「／」の前の４個の数値は、ＤＣＴ演算時の選択デー
タの添字を示している。また、加減算器（１６０，１６
２，１６３）の入力線の上に示された「＋」，「−」の
記号は加減選択信号であり、４クロック期間に入力デー
タの加算，減算の何れの処理が行われるかを示してい
る。そして、スラッシュ「／」の前の４個の符号がＤＣ
Ｔ演算時のものを、スラッシュ「／」の後の４個の符号
が逆ＤＣＴ演算時のものを示している。また、信号線の
末端付近にある数値は、４クロック期間の各１クロック
期間に入力される１ビットの制御信号の値を示し、スラ
ッシュ「／」の前の４個の数値がＤＣＴ演算時の値を、
スラッシュ「／」の後の４個の数値が逆ＤＣＴ演算時の
値をそれぞれ示している。また、出力端子１１０〜１１
４付近にあるデータ名は、４クロック期間の各１クロッ
ク毎に出力されるデータを示し、出力端子１１０〜１１
２付近のデータ名はＤＣＴ演算時、出力端子１１３，１
１４付近のデータ名は逆ＤＣＴ演算時のものを示す。ま
た、「＊」は計算途中の値で無意味であることを示す。
０〜１４７）の上に数値は選択信号であり、４クロック
期間のあいだ選択されるデータの添字を表し、スラッシ
ュ「／」の前の４個の数値は、ＤＣＴ演算時の選択デー
タの添字を示している。また、加減算器（１６０，１６
２，１６３）の入力線の上に示された「＋」，「−」の
記号は加減選択信号であり、４クロック期間に入力デー
タの加算，減算の何れの処理が行われるかを示してい
る。そして、スラッシュ「／」の前の４個の符号がＤＣ
Ｔ演算時のものを、スラッシュ「／」の後の４個の符号
が逆ＤＣＴ演算時のものを示している。また、信号線の
末端付近にある数値は、４クロック期間の各１クロック
期間に入力される１ビットの制御信号の値を示し、スラ
ッシュ「／」の前の４個の数値がＤＣＴ演算時の値を、
スラッシュ「／」の後の４個の数値が逆ＤＣＴ演算時の
値をそれぞれ示している。また、出力端子１１０〜１１
４付近にあるデータ名は、４クロック期間の各１クロッ
ク毎に出力されるデータを示し、出力端子１１０〜１１
２付近のデータ名はＤＣＴ演算時、出力端子１１３，１
１４付近のデータ名は逆ＤＣＴ演算時のものを示す。ま
た、「＊」は計算途中の値で無意味であることを示す。
【００２３】図２（Ａ），（Ｂ）には、上述した４入力
加減算器１６３及び３入力加減算器１６２の詳細ブロッ
ク図がそれぞれ示されている。加減算器１６３には、４
個の入力データｄ０〜ｄ３と、各入力データｄ０〜ｄ３
に対し、加算するか減算するかを指定する加減選択信号
Ｓ０〜Ｓ３がそれぞれ供給される。ここでは、選択信号
が「０」のとき加算、「１」のとき減算するものとす
る。この加減算器１６３においては、ｄ０〜ｄ３全てを
減算、即ち加減選択信号Ｓ０〜Ｓ３全てが同時に１には
ならないように設定されている。
加減算器１６３及び３入力加減算器１６２の詳細ブロッ
ク図がそれぞれ示されている。加減算器１６３には、４
個の入力データｄ０〜ｄ３と、各入力データｄ０〜ｄ３
に対し、加算するか減算するかを指定する加減選択信号
Ｓ０〜Ｓ３がそれぞれ供給される。ここでは、選択信号
が「０」のとき加算、「１」のとき減算するものとす
る。この加減算器１６３においては、ｄ０〜ｄ３全てを
減算、即ち加減選択信号Ｓ０〜Ｓ３全てが同時に１には
ならないように設定されている。
【００２４】入力信号ｄ０〜ｄ３は、それぞれＥＸＯＲ
ゲート２０１〜２０４に供給される。ＥＸＯＲゲート２
０１は、ｄ０とその加減選択信号Ｓ０を入力し、Ｓ０が
「０」のときはｄ０をそのまま加算器２１１に供給し、
Ｓ０が「１」のときはｄ０をビット反転することで「−
ｄ０−１」として加算器２１１に供給する。ＥＸＯＲゲ
ート２０２は、ｄ１とその加減選択信号Ｓ１を入力し、
Ｓ１が「０」のときはｄ１をそのまま加算器２１１に供
給し、Ｓ１が「１」のときはｄ１をビット反転すること
で「−ｄ１−１」として加算器２１１に供給する。ＥＸ
ＯＲゲート２０３は、ｄ２とその加減選択信号Ｓ２を入
力し、Ｓ２が「０」のときはｄ２をそのまま加算器２１
２に供給し、Ｓ２が「１」のときはｄ２をビット反転す
ることで「−ｄ２−１」として加算器２１２に出力す
る。ＥＸＯＲゲート２０４は、ｄ３とその加減選択信号
Ｓ３を入力し、Ｓ３が「０」のときはｄ３をそのまま加
算器２１２に出力し、Ｓ３が「１」のときはｄ３をビッ
ト反転することで「−ｄ３−１」として加算器２１２に
出力する。
ゲート２０１〜２０４に供給される。ＥＸＯＲゲート２
０１は、ｄ０とその加減選択信号Ｓ０を入力し、Ｓ０が
「０」のときはｄ０をそのまま加算器２１１に供給し、
Ｓ０が「１」のときはｄ０をビット反転することで「−
ｄ０−１」として加算器２１１に供給する。ＥＸＯＲゲ
ート２０２は、ｄ１とその加減選択信号Ｓ１を入力し、
Ｓ１が「０」のときはｄ１をそのまま加算器２１１に供
給し、Ｓ１が「１」のときはｄ１をビット反転すること
で「−ｄ１−１」として加算器２１１に供給する。ＥＸ
ＯＲゲート２０３は、ｄ２とその加減選択信号Ｓ２を入
力し、Ｓ２が「０」のときはｄ２をそのまま加算器２１
２に供給し、Ｓ２が「１」のときはｄ２をビット反転す
ることで「−ｄ２−１」として加算器２１２に出力す
る。ＥＸＯＲゲート２０４は、ｄ３とその加減選択信号
Ｓ３を入力し、Ｓ３が「０」のときはｄ３をそのまま加
算器２１２に出力し、Ｓ３が「１」のときはｄ３をビッ
ト反転することで「−ｄ３−１」として加算器２１２に
出力する。
【００２５】加算器２１１は、ＥＸＯＲゲート２０１か
らのデータと、ＥＸＯＲゲート２０２からのデータと、
キャリーイン信号としてＳ０とＳ１の論理和Ｓ０ ｏｒ
Ｓ１を入力する。加算器２１１は、キャリーイン信号
が「０」のときは、ＥＸＯＲゲート２０１からのデータ
とＥＸＯＲゲート２０２からのデータの和を、キャリー
イン信号が「１」のときは、ＥＸＯＲゲート２０１から
のデータとＥＸＯＲゲート２０２からのデータの和に１
を加えた値を算出する。その結果、Ｓ０とＳ１に応じ
て、「ｄ０＋ｄ１」，「ｄ０−ｄ１」，「−ｄ０＋ｄ
１」，「−ｄ０−ｄ１−１」のいずれかが算出される。
そして、この算出されたデータを加算器２１３に出力す
る。
らのデータと、ＥＸＯＲゲート２０２からのデータと、
キャリーイン信号としてＳ０とＳ１の論理和Ｓ０ ｏｒ
Ｓ１を入力する。加算器２１１は、キャリーイン信号
が「０」のときは、ＥＸＯＲゲート２０１からのデータ
とＥＸＯＲゲート２０２からのデータの和を、キャリー
イン信号が「１」のときは、ＥＸＯＲゲート２０１から
のデータとＥＸＯＲゲート２０２からのデータの和に１
を加えた値を算出する。その結果、Ｓ０とＳ１に応じ
て、「ｄ０＋ｄ１」，「ｄ０−ｄ１」，「−ｄ０＋ｄ
１」，「−ｄ０−ｄ１−１」のいずれかが算出される。
そして、この算出されたデータを加算器２１３に出力す
る。
【００２６】加算器２１２は加算器２１１と同様に、Ｅ
ＸＯＲゲート２０３からのデータと、ＥＸＯＲゲート２
０４からのデータと、キャリーイン信号としてＳ２とＳ
３の論理和Ｓ２ ｏｒ Ｓ３を入力し、Ｓ２とＳ３に応
じて、「ｄ２＋ｄ３」，「ｄ２−ｄ３」，「−ｄ２＋ｄ
３」，「−ｄ２−ｄ３−１」のいずれかを算出する。こ
の算出されたデータを加算器２１３に出力する。
ＸＯＲゲート２０３からのデータと、ＥＸＯＲゲート２
０４からのデータと、キャリーイン信号としてＳ２とＳ
３の論理和Ｓ２ ｏｒ Ｓ３を入力し、Ｓ２とＳ３に応
じて、「ｄ２＋ｄ３」，「ｄ２−ｄ３」，「−ｄ２＋ｄ
３」，「−ｄ２−ｄ３−１」のいずれかを算出する。こ
の算出されたデータを加算器２１３に出力する。
【００２７】加算器２１３は、加算器２１１からのデー
タと、加算器２１２からのデータと、キャリーイン信号
としてＳ０とＳ１の論理積（Ｓ０ ａｎｄ Ｓ１）とＳ
２とＳ３の論理積（Ｓ２ ａｎｄ Ｓ３）との論理和
（Ｓ０ ａｎｄ Ｓ１）ｏｒ（Ｓ２ ａｎｄ Ｓ３）を
入力する。加算器２１３は、キャリーイン信号が「０」
のときは、加算器２１１からのデータと加算器２１２か
らのデータの和を、キャリーイン信号が「１」のとき
は、加算器２１１からのデータと加算器２１２からのデ
ータの和に１を加えた値を算出する。Ｓ０〜Ｓ３全部が
同時に１であることはなく、従って「−ｄ０−ｄ１−
１」と「−ｄ２−ｄ３−１」が同時に入力されることは
ない。このため、このキャリーイン信号が「１」となる
のは、（Ｓ０ ａｎｄ Ｓ１）が「１」つまり加算器２
１１からのデータが「−ｄ０−ｄ１−１」であるか、
（Ｓ２ ａｎｄ Ｓ３）が「１」つまり加算器２１２か
らのデータが「−ｄ２−ｄ３−１」であるかのどちらか
一方に該当する時となる。このとき加算器２１３は、キ
ャリーイン信号に従い加算器２１１からのデータと加算
器２１２からのデータの和に１を加えることで、「−ｄ
０−ｄ１」または「−ｄ２−ｄ３」を加算したことと同
等の結果を算出する。
タと、加算器２１２からのデータと、キャリーイン信号
としてＳ０とＳ１の論理積（Ｓ０ ａｎｄ Ｓ１）とＳ
２とＳ３の論理積（Ｓ２ ａｎｄ Ｓ３）との論理和
（Ｓ０ ａｎｄ Ｓ１）ｏｒ（Ｓ２ ａｎｄ Ｓ３）を
入力する。加算器２１３は、キャリーイン信号が「０」
のときは、加算器２１１からのデータと加算器２１２か
らのデータの和を、キャリーイン信号が「１」のとき
は、加算器２１１からのデータと加算器２１２からのデ
ータの和に１を加えた値を算出する。Ｓ０〜Ｓ３全部が
同時に１であることはなく、従って「−ｄ０−ｄ１−
１」と「−ｄ２−ｄ３−１」が同時に入力されることは
ない。このため、このキャリーイン信号が「１」となる
のは、（Ｓ０ ａｎｄ Ｓ１）が「１」つまり加算器２
１１からのデータが「−ｄ０−ｄ１−１」であるか、
（Ｓ２ ａｎｄ Ｓ３）が「１」つまり加算器２１２か
らのデータが「−ｄ２−ｄ３−１」であるかのどちらか
一方に該当する時となる。このとき加算器２１３は、キ
ャリーイン信号に従い加算器２１１からのデータと加算
器２１２からのデータの和に１を加えることで、「−ｄ
０−ｄ１」または「−ｄ２−ｄ３」を加算したことと同
等の結果を算出する。
【００２８】加減算器１６２においては、３個の入力デ
ータｄ０〜ｄ２のうち、ｄ０は加算のみが可能で、ｄ
１，ｄ２は、加算または減算が可能となっている。入力
信号ｄ１，ｄ２は、各々ＥＸＯＲゲート２２１，２２２
に入力される。ＥＸＯＲゲート２２１は、ｄ１とその加
減選択信号Ｓ１を入力し、Ｓ１が「０」のときはｄ１を
そのまま加算器２３１に出力し、Ｓ１が「１」のときは
ｄ１をビット反転することで「−ｄ０−１」とし、これ
を加算器２３１に出力する。
ータｄ０〜ｄ２のうち、ｄ０は加算のみが可能で、ｄ
１，ｄ２は、加算または減算が可能となっている。入力
信号ｄ１，ｄ２は、各々ＥＸＯＲゲート２２１，２２２
に入力される。ＥＸＯＲゲート２２１は、ｄ１とその加
減選択信号Ｓ１を入力し、Ｓ１が「０」のときはｄ１を
そのまま加算器２３１に出力し、Ｓ１が「１」のときは
ｄ１をビット反転することで「−ｄ０−１」とし、これ
を加算器２３１に出力する。
【００２９】加算器２３１には、入力データｄ０と、Ｅ
ＸＯＲゲート２２１からのデータと、キャリーイン信号
としてＳ１が供給される。そして、キャリーイン信号Ｓ
１が「０」のときは、入力データｄ０とＥＸＯＲゲート
２２１からのデータｄ１の和「ｄ０＋ｄ１」を、キャリ
ーイン信号Ｓ１が「１」のときは、入力データｄ０とＥ
ＸＯＲゲート２２１からのデータ「−ｄ１−１」の和に
１を加えた結果「−ｄ０−ｄ１」を算出する。そして、
この算出されたデータを加算器２３２に出力する。
ＸＯＲゲート２２１からのデータと、キャリーイン信号
としてＳ１が供給される。そして、キャリーイン信号Ｓ
１が「０」のときは、入力データｄ０とＥＸＯＲゲート
２２１からのデータｄ１の和「ｄ０＋ｄ１」を、キャリ
ーイン信号Ｓ１が「１」のときは、入力データｄ０とＥ
ＸＯＲゲート２２１からのデータ「−ｄ１−１」の和に
１を加えた結果「−ｄ０−ｄ１」を算出する。そして、
この算出されたデータを加算器２３２に出力する。
【００３０】ＥＸＯＲゲート２２２は、ｄ２とその加減
選択信号Ｓ２を入力し、Ｓ２が「０」のときはｄ２をそ
のまま加算器２３２に出力し、Ｓ２が「１」のときはｄ
２をビット反転することで「−ｄ２−１」とし、それを
加算器２３２に出力する。加算器２３２には、加算器２
３１からのデータと、ＥＸＯＲゲート２２２からのデー
タと、キャリーイン信号としてＳ２が供給される。加算
器２３２はＳ２が「０」のときは、加算器２３１からの
データ（「ｄ０＋ｄ１」または「ｄ０−ｄ１」）とＥＸ
ＯＲゲート２２１からのデータｄ２の和を、キャリーイ
ン信号Ｓ２が「１」のときは、加算器２３１からのデー
タとＥＸＯＲゲート２２２からのデータ「−ｄ２−１」
の和に１を加えた値、すなわち、加算器２３１からのデ
ータ（「ｄ０＋ｄ１」または「ｄ０−ｄ１」）からｄ２
を減算した値を出力する。
選択信号Ｓ２を入力し、Ｓ２が「０」のときはｄ２をそ
のまま加算器２３２に出力し、Ｓ２が「１」のときはｄ
２をビット反転することで「−ｄ２−１」とし、それを
加算器２３２に出力する。加算器２３２には、加算器２
３１からのデータと、ＥＸＯＲゲート２２２からのデー
タと、キャリーイン信号としてＳ２が供給される。加算
器２３２はＳ２が「０」のときは、加算器２３１からの
データ（「ｄ０＋ｄ１」または「ｄ０−ｄ１」）とＥＸ
ＯＲゲート２２１からのデータｄ２の和を、キャリーイ
ン信号Ｓ２が「１」のときは、加算器２３１からのデー
タとＥＸＯＲゲート２２２からのデータ「−ｄ２−１」
の和に１を加えた値、すなわち、加算器２３１からのデ
ータ（「ｄ０＋ｄ１」または「ｄ０−ｄ１」）からｄ２
を減算した値を出力する。
【００３１】以上のように、本実施例によれば、各演算
器が同時に平行して動作し、４クロック期間で、８個の
ＤＣＴ変換係数（Ｆ０〜Ｆ７）または、逆ＤＣＴ変換係
数（ｆ０〜ｆ７）が得られる。なお、上記実施例では、
８個の選択回路を用いているが、本発明はこのような構
成に限定されるものではない。
器が同時に平行して動作し、４クロック期間で、８個の
ＤＣＴ変換係数（Ｆ０〜Ｆ７）または、逆ＤＣＴ変換係
数（ｆ０〜ｆ７）が得られる。なお、上記実施例では、
８個の選択回路を用いているが、本発明はこのような構
成に限定されるものではない。
【００３２】図３には、本発明の第２の実施例に係るＤ
ＣＴ処理装置の構成が示されている。なお、このＤＣＴ
処理装置において、ＡＮＤゲート３３０〜３３７，加算
器３２０〜３２３，減算器３２４〜３２７は、第１の実
施例のＡＮＤゲート１３０〜１３７，加算器１２０〜１
２３，減算器１２４〜１２７と全く同一（対応）構成で
あるため、その説明は省略する。
ＣＴ処理装置の構成が示されている。なお、このＤＣＴ
処理装置において、ＡＮＤゲート３３０〜３３７，加算
器３２０〜３２３，減算器３２４〜３２７は、第１の実
施例のＡＮＤゲート１３０〜１３７，加算器１２０〜１
２３，減算器１２４〜１２７と全く同一（対応）構成で
あるため、その説明は省略する。
【００３３】選択回路３４２，３４３は、加算器３２０
〜３２３の出力ａ０〜ａ３と選択信号とを入力し、選択
信号の１つを選択，出力する。選択回路３４４，３４５
は、減算器３２４〜３２７の出力ａ４〜ａ７と選択信号
とを入力し、選択信号の１つを選択，出力する。ここ
で、選択回路３４２〜３４５の出力を、ｂ０〜ｂ３とお
く。
〜３２３の出力ａ０〜ａ３と選択信号とを入力し、選択
信号の１つを選択，出力する。選択回路３４４，３４５
は、減算器３２４〜３２７の出力ａ４〜ａ７と選択信号
とを入力し、選択信号の１つを選択，出力する。ここ
で、選択回路３４２〜３４５の出力を、ｂ０〜ｂ３とお
く。
【００３４】乗算器３５１は、選択回路３４２からのデ
ータｂ０と乗算選択信号を入力する。乗算器３５１は、
乗数選択信号が「０」のときはデータｂ０に変換係数Ｐ
４を乗算したｂ０×Ｐ４を、乗数選択信号が「１」のと
きはｂ０に変換係数Ｐ２を乗算したｂ０×Ｐ２を加減算
器３６１に出力する。乗算器３５２は、選択回路３４３
からのデータｂ１と乗数選択信号を入力する。乗算器３
５２は、乗数選択信号が「０」のときはデータｂ１に変
換係数Ｐ４を乗算したｂ１×Ｐ４を、乗数選択信号が
「１」のときはデータｂ１に変換係数Ｐ６を乗算したｂ
１×Ｐ６を加減算器に出力する。
ータｂ０と乗算選択信号を入力する。乗算器３５１は、
乗数選択信号が「０」のときはデータｂ０に変換係数Ｐ
４を乗算したｂ０×Ｐ４を、乗数選択信号が「１」のと
きはｂ０に変換係数Ｐ２を乗算したｂ０×Ｐ２を加減算
器３６１に出力する。乗算器３５２は、選択回路３４３
からのデータｂ１と乗数選択信号を入力する。乗算器３
５２は、乗数選択信号が「０」のときはデータｂ１に変
換係数Ｐ４を乗算したｂ１×Ｐ４を、乗数選択信号が
「１」のときはデータｂ１に変換係数Ｐ６を乗算したｂ
１×Ｐ６を加減算器に出力する。
【００３５】加減算器３６１は、乗算器３５１からのデ
ータと、乗算器３５２からのデータと、加減選択信号
と、ＡＮＤゲート３８０からのデータとを入力する。加
減算器３６１は、加減選択信号に従い、乗算器３５１か
らのデータと乗算器３５２からのデータを加減算して得
たデータと、ＡＮＤゲート３８０からのデータを加算
し、出力端子３１０と、遅延回路３７０に出力する。遅
延回路３７０は、加減算器３６１からのデータを１クロ
ック期間遅延する。ＡＮＤゲート３８０は、遅延回路３
７０からのデータとマスク信号とを入力し、マスク信号
が「１」の時は、遅延回路３７０から入力したデータを
そのまま加減算器３６１に出力し、マスク信号が「０」
の時は、「０」を加減算器３６１に出力する。つまり、
マスク信号が「０」の時は、乗算器３５１からのデータ
と乗算器３５２からのデータを加減算して得たデータが
出力端子３１０に供給され、マスク信号が「１」の時
は、乗算器３５１からのデータと乗算器３５２からのデ
ータを加減算して得たデータを累算したものが出力端子
３１０に供給される。
ータと、乗算器３５２からのデータと、加減選択信号
と、ＡＮＤゲート３８０からのデータとを入力する。加
減算器３６１は、加減選択信号に従い、乗算器３５１か
らのデータと乗算器３５２からのデータを加減算して得
たデータと、ＡＮＤゲート３８０からのデータを加算
し、出力端子３１０と、遅延回路３７０に出力する。遅
延回路３７０は、加減算器３６１からのデータを１クロ
ック期間遅延する。ＡＮＤゲート３８０は、遅延回路３
７０からのデータとマスク信号とを入力し、マスク信号
が「１」の時は、遅延回路３７０から入力したデータを
そのまま加減算器３６１に出力し、マスク信号が「０」
の時は、「０」を加減算器３６１に出力する。つまり、
マスク信号が「０」の時は、乗算器３５１からのデータ
と乗算器３５２からのデータを加減算して得たデータが
出力端子３１０に供給され、マスク信号が「１」の時
は、乗算器３５１からのデータと乗算器３５２からのデ
ータを加減算して得たデータを累算したものが出力端子
３１０に供給される。
【００３６】乗算器３５３は、選択回路３４４からのデ
ータｂ２と乗数選択信号を入力する。乗算器３５３は、
乗数選択信号が「０」のときはデータｂ２に変換係数Ｐ
７を乗算したｂ２×Ｐ７を、乗数選択信号が「１」のと
きはデータｂ２に変換係数Ｐ１を乗算したｂ２×Ｐ１を
加減算器３６３に出力する。乗算器３５４は、選択回路
３４５からのデータｂ３と乗数選択信号を入力する。乗
算器３５４は、乗数選択信号が「０」のときはデータｂ
３に変換係数Ｐ５を乗算したｂ３×Ｐ５を、乗数選択信
号が「１」のときはデータｂ３に変換係数Ｐ３を乗算し
たｂ３×Ｐ３を加減算器３６３に出力する。
ータｂ２と乗数選択信号を入力する。乗算器３５３は、
乗数選択信号が「０」のときはデータｂ２に変換係数Ｐ
７を乗算したｂ２×Ｐ７を、乗数選択信号が「１」のと
きはデータｂ２に変換係数Ｐ１を乗算したｂ２×Ｐ１を
加減算器３６３に出力する。乗算器３５４は、選択回路
３４５からのデータｂ３と乗数選択信号を入力する。乗
算器３５４は、乗数選択信号が「０」のときはデータｂ
３に変換係数Ｐ５を乗算したｂ３×Ｐ５を、乗数選択信
号が「１」のときはデータｂ３に変換係数Ｐ３を乗算し
たｂ３×Ｐ３を加減算器３６３に出力する。
【００３７】加減算器３６３は、乗算器３５３からのデ
ータと、乗算器３５４からのデータと、加減選択信号
と、ＡＮＤゲート３８４からのデータとを入力する。加
減算器３６３は、加減選択信号に従い、乗算器３５３か
らのデータと乗算器３５４からのデータを加減算して得
たデータと、ＡＮＤゲート３８６からのデータを加算
し、出力端子３１２と、遅延回路３７２に出力する。遅
延回路３７２は、加減算器３６３からのデータを１クロ
ック期間遅延する。ＡＮＤゲート３８６は、遅延回路３
７２からのデータとマスク信号とを入力し、マスク信号
が「１」の時は、遅延回路３７２から入力したデータを
そのまま加減算器３６３に出力し、マスク信号が「０」
の時は、「０」を加減算器３６３に出力する。つまり、
マスク信号が「０」の時は、乗算器３５３からのデータ
と乗算器３５４からのデータを加減算して得たデータを
出力端子３１２に出力し、マスク信号が「１」の時は、
乗算器３５３からのデータと乗算器３５４からのデータ
を加減算して得たデータを累算して、出力端子３１２に
出力する。
ータと、乗算器３５４からのデータと、加減選択信号
と、ＡＮＤゲート３８４からのデータとを入力する。加
減算器３６３は、加減選択信号に従い、乗算器３５３か
らのデータと乗算器３５４からのデータを加減算して得
たデータと、ＡＮＤゲート３８６からのデータを加算
し、出力端子３１２と、遅延回路３７２に出力する。遅
延回路３７２は、加減算器３６３からのデータを１クロ
ック期間遅延する。ＡＮＤゲート３８６は、遅延回路３
７２からのデータとマスク信号とを入力し、マスク信号
が「１」の時は、遅延回路３７２から入力したデータを
そのまま加減算器３６３に出力し、マスク信号が「０」
の時は、「０」を加減算器３６３に出力する。つまり、
マスク信号が「０」の時は、乗算器３５３からのデータ
と乗算器３５４からのデータを加減算して得たデータを
出力端子３１２に出力し、マスク信号が「１」の時は、
乗算器３５３からのデータと乗算器３５４からのデータ
を加減算して得たデータを累算して、出力端子３１２に
出力する。
【００３８】加算器３６４は、加算器３６１からのデー
タと、加算器３６３からのデータとの加算結果を、出力
端子３１３に出力する。減算器３６５は、加算器３６１
からのデータから、加算器３６３からのデータを減算し
た結果を、出力端子３１４に出力する。
タと、加算器３６３からのデータとの加算結果を、出力
端子３１３に出力する。減算器３６５は、加算器３６１
からのデータから、加算器３６３からのデータを減算し
た結果を、出力端子３１４に出力する。
【００３９】図において、４個の選択回路３４２〜３４
５の上に数値は選択信号であり、８クロック期間の１ク
ロック毎に選択されるデータａｉの添字ｉを表す。スラ
ッシュ「／」の前の８個の数値は、ＤＣＴ演算時の選択
データの添字を、スラッシュ「／」の後の８個の数値
は、逆ＤＣＴ演算時の選択データの添字を示している。
また、加算器３６１，３６３への入力線の上の記号
「＋」，「−」は、加減選択信号であり、８クロック期
間の１クロック毎の加算，減算を示す。スラッシュ
「／」の前の８個の記号は、ＤＣＴ演算時の加算減算の
選択を、スラッシュ「／」の後の８個の記号は、逆ＤＣ
Ｔ演算時の加算減算の選択を示している。また、乗算器
３５１〜３５４の上に数値は乗数選択信号であり、８ク
ロック期間の１クロック毎に、入力に対し２個の係数の
どちらかを乗算するかを示す。スラッシュ「／」の前の
８個の記号は、ＤＣＴ演算時の乗数の選択を、スラッシ
ュ「／」の後の８個の記号は、逆ＤＣＴ演算時の乗数の
選択を示している。また、信号線の末端付近にある数値
は、８クロック期間の１クロック毎に当該信号線に入力
される１ビットの制御信号の値を示す。スラッシュ
「／」の前の８個の数値は、ＤＣＴ演算時の制御信号の
値を、スラッシュ「／」の後の８個の数値は、逆ＤＣＴ
演算時の制御信号の値を示している。また、出力端子３
１０，３１２，３１３，３１４付近にあるデータ名は、
クロック毎に出力されるデータを示す。そして、出力端
子３１０，出力３１２付近にあるデータ名は、ＤＣＴ演
算時に出力されるデータを、出力端子３１３，出力端子
３１４付近にあるデータ名は、逆ＤＣＴ演算時に出力さ
れるデータを示している。なお、「＊」は、計算途中の
値で無意味であることを示す。
５の上に数値は選択信号であり、８クロック期間の１ク
ロック毎に選択されるデータａｉの添字ｉを表す。スラ
ッシュ「／」の前の８個の数値は、ＤＣＴ演算時の選択
データの添字を、スラッシュ「／」の後の８個の数値
は、逆ＤＣＴ演算時の選択データの添字を示している。
また、加算器３６１，３６３への入力線の上の記号
「＋」，「−」は、加減選択信号であり、８クロック期
間の１クロック毎の加算，減算を示す。スラッシュ
「／」の前の８個の記号は、ＤＣＴ演算時の加算減算の
選択を、スラッシュ「／」の後の８個の記号は、逆ＤＣ
Ｔ演算時の加算減算の選択を示している。また、乗算器
３５１〜３５４の上に数値は乗数選択信号であり、８ク
ロック期間の１クロック毎に、入力に対し２個の係数の
どちらかを乗算するかを示す。スラッシュ「／」の前の
８個の記号は、ＤＣＴ演算時の乗数の選択を、スラッシ
ュ「／」の後の８個の記号は、逆ＤＣＴ演算時の乗数の
選択を示している。また、信号線の末端付近にある数値
は、８クロック期間の１クロック毎に当該信号線に入力
される１ビットの制御信号の値を示す。スラッシュ
「／」の前の８個の数値は、ＤＣＴ演算時の制御信号の
値を、スラッシュ「／」の後の８個の数値は、逆ＤＣＴ
演算時の制御信号の値を示している。また、出力端子３
１０，３１２，３１３，３１４付近にあるデータ名は、
クロック毎に出力されるデータを示す。そして、出力端
子３１０，出力３１２付近にあるデータ名は、ＤＣＴ演
算時に出力されるデータを、出力端子３１３，出力端子
３１４付近にあるデータ名は、逆ＤＣＴ演算時に出力さ
れるデータを示している。なお、「＊」は、計算途中の
値で無意味であることを示す。
【００４０】上記のような本発明の第２の実施例によれ
ば、８クロック期間で、８個のＤＣＴ変換係数または、
逆ＤＣＴデータを得ることができる。また、第１の実施
例及び第２の実施例の１次元ＤＣＴ処理装置を、２個接
続することにより、２次元ＤＣＴ処理を実行するＤＣＴ
処理装置を構成することができる。
ば、８クロック期間で、８個のＤＣＴ変換係数または、
逆ＤＣＴデータを得ることができる。また、第１の実施
例及び第２の実施例の１次元ＤＣＴ処理装置を、２個接
続することにより、２次元ＤＣＴ処理を実行するＤＣＴ
処理装置を構成することができる。
【００４１】以上説明したように、本発明の離散コサイ
ン変換処理装置によると、１つの乗算器で２つ分の乗算
器の働きができるようにしたため、乗算器を減らすこと
によって小型化およびコストダウンを図ることができ
る。
ン変換処理装置によると、１つの乗算器で２つ分の乗算
器の働きができるようにしたため、乗算器を減らすこと
によって小型化およびコストダウンを図ることができ
る。
【図１】本発明の第１の実施例に係る離散コサイン変換
処理装置の構成を示すブロック図である。
処理装置の構成を示すブロック図である。
【図２】（Ａ），（Ｂ）共に、第１の実施例の要部の構
成を示す論理回路図である。
成を示す論理回路図である。
【図３】本発明の第２の実施例に係る離散コサイン変換
処理装置の構成を示すブロック図である。
処理装置の構成を示すブロック図である。
【図４】従来の離散コサイン変換処理装置の構成を示す
ブロック図である。
ブロック図である。
【図５】従来の離散コサイン変換処理装置の構成を示す
ブロック図である。
ブロック図である。
【図６】従来の離散コサイン変換処理装置の構成を示す
論理回路図である。
論理回路図である。
１４０〜１４７，３４２〜３４５ 選択回路 １５０〜１５６，３５１〜３５４ 乗算器 １２０〜１２３，１６１，１６４，２１１〜２１３，２
３３，３０２，３２１〜３２３，３６４ 加算器 １２４〜１２７，１６５，３２４〜３２７，３６５
減算器 １６０ ２入力加減算器 １６２，３６１，３６３ ３入力加減算器 １６３ ４入力加減算器 １７０，１７１ 遅延回路 １３０〜１３７，１８０〜１８２，３３０〜３３７，３
８０，３８４ ＡＮＤゲート １８３ ＯＲゲート １１０〜１１４，３１０，３１２〜３１４ 出力端
子 ２０１〜２０４，２２１，２２２ ＥＸＯＲゲート
３３，３０２，３２１〜３２３，３６４ 加算器 １２４〜１２７，１６５，３２４〜３２７，３６５
減算器 １６０ ２入力加減算器 １６２，３６１，３６３ ３入力加減算器 １６３ ４入力加減算器 １７０，１７１ 遅延回路 １３０〜１３７，１８０〜１８２，３３０〜３３７，３
８０，３８４ ＡＮＤゲート １８３ ＯＲゲート １１０〜１１４，３１０，３１２〜３１４ 出力端
子 ２０１〜２０４，２２１，２２２ ＥＸＯＲゲート
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/14 H03M 7/30 H04N 1/41 H04N 7/30 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】第１の制御信号に従い８つの入力データを
２つずつ組み合わせて１クロック毎に加算又は減算を実
行し、８つの組合せのデータを出力する８つの第１の加
減算手段と、該第１の加減算手段の各出力データをある
組合せに従って４つのグループに分け、予め定められた
第２の制御信号に従い１クロック毎に前記４つのグルー
プに分けられた各データをグループ毎に１つずつ選択し
出力する４つの選択手段と、該選択手段で選択されたデ
ータに第３の制御信号によって規定される係数を１クロ
ック毎に乗算する４つの乗算手段と、第４の制御信号に
従い前記乗算手段からの出力データからコサイン変換係
数又は逆コサイン変換係数を決定するために１クロック
毎に異なる組合せの加算又は減算を行う４つの第２の加
減算手段とを有することを特徴とする離散コサイン変換
処理装置。 - 【請求項２】前記コサイン変換係数を決定するのに前記
４つの第２の加減算手段の２つが用いられ、前記逆コサ
イン変換係数を決定するのに前記４つの第２の加減算手
段の全てが用いられることを特徴とする請求項１記載の
離散コサイン変換処理装置。 - 【請求項３】前記乗算手段のそれぞれは前記選択手段で
選択されたデータに前記第３の制御信号によって規定さ
れる２種類の係数のいずれか一方の係数を１クロック毎
に乗算するものであることを特徴とする請求項１記載の
離散コサイン変換処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36028791A JP3102115B2 (ja) | 1991-12-27 | 1991-12-27 | 離散コサイン変換処理装置 |
| US07/997,326 US5331584A (en) | 1991-12-27 | 1992-12-28 | Discrete cosine transformation processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36028791A JP3102115B2 (ja) | 1991-12-27 | 1991-12-27 | 離散コサイン変換処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05181896A JPH05181896A (ja) | 1993-07-23 |
| JP3102115B2 true JP3102115B2 (ja) | 2000-10-23 |
Family
ID=18468746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36028791A Expired - Lifetime JP3102115B2 (ja) | 1991-12-27 | 1991-12-27 | 離散コサイン変換処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5331584A (ja) |
| JP (1) | JP3102115B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950010740B1 (ko) * | 1992-12-30 | 1995-09-22 | 엘지전자주식회사 | 화상 시스템의 변환부호화(dct)방법과 장치 |
| WO1996038794A1 (fr) * | 1995-06-01 | 1996-12-05 | Hitachi, Ltd. | Circuit de transformation en cosinus discrets |
| JP3547567B2 (ja) * | 1996-08-08 | 2004-07-28 | シャープ株式会社 | 離散コサイン変換器 |
| US6735610B1 (en) * | 1999-04-29 | 2004-05-11 | Walter E. Pelton | Apparatus, methods, and computer program products for determining the coefficients of a function with decreased latency |
| US6420979B1 (en) | 2000-11-15 | 2002-07-16 | Nec Corporation | Method for compressing and decompressing image signals and apparatus for compressing and decompressing image signals |
| KR100481067B1 (ko) * | 2001-09-28 | 2005-04-07 | 브이케이 주식회사 | 분산 산술 처리장치 및 그를 이용한 이차원 이산여현변환 처리장치 |
| US20040001106A1 (en) * | 2002-06-26 | 2004-01-01 | John Deutscher | System and process for creating an interactive presentation employing multi-media components |
| JP4704333B2 (ja) * | 2004-06-08 | 2011-06-15 | パナソニック株式会社 | 画像符号化装置および画像復号化装置、ならびにそれらで用いられる集積回路 |
| US7756300B2 (en) * | 2005-02-25 | 2010-07-13 | The Invention Science Fund I, Llc | Image mapping to provide visual geographic path |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4385363A (en) * | 1978-12-15 | 1983-05-24 | Compression Labs, Inc. | Discrete cosine transformer |
| JPS57146345A (en) * | 1981-03-04 | 1982-09-09 | Toshiba Corp | 3n-th degree orthogonal transformation and inverse transformation system |
| FR2596892B1 (fr) * | 1986-04-04 | 1988-05-20 | Jutand Francis | Circuit pour effectuer une transformation lineaire sur un signal numerique |
-
1991
- 1991-12-27 JP JP36028791A patent/JP3102115B2/ja not_active Expired - Lifetime
-
1992
- 1992-12-28 US US07/997,326 patent/US5331584A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5331584A (en) | 1994-07-19 |
| JPH05181896A (ja) | 1993-07-23 |
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