JP3125869B2

JP3125869B2 - 半導体装置の製造方法

Info

Publication number: JP3125869B2
Application number: JP10156363A
Authority: JP
Inventors: 幸治石倉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-06-04
Filing date: 1998-06-04
Publication date: 2001-01-22
Anticipated expiration: 2018-06-04
Also published as: JPH11354540A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｔ型ゲート電極を
有する電界効果型半導体装置の製造方法に関する。

【０００２】

【従来の技術】一般に、電界効果トランジスタ（以下、
ＦＥＴと称する。）は、ゲート長の短縮に伴うゲート抵
抗の増大を防ぐために、ゲート電極をいわゆるマッシュ
ルーム形（或いはＴ型）のゲート電極で形成している。

【０００３】このゲート電極は、ゲート長となるチャネ
ルと接点部を細くすると共にゲート抵抗を低減するため
にゲート電極の上部を太くしたものである。

【０００４】ここで、従来のＴ型ゲート電極を用いたＦ
ＥＴについて、例えば、特開平６−１２０２５３号公報
等に紹介されている。該公報にかかるＴ型ゲート電極を
用いたＦＥＴについて図７を用いて説明する。

【０００５】上記公報のＦＥＴは，化合物半導体１１上
に、絶縁膜１２が積層され、その絶縁膜１２に設けられ
た開口部１３を通って化合物半導体１１の表面に接する
Ｔ型ゲート電極１４が形成された構成になっている。

【０００６】このような構成のＦＥＴでは、形状的に直
立に不安定なＴ型ゲート電極１４を、絶縁膜１２で支持
することができて、特性や製造を安定させることができ
る。

【０００７】しかし、Ｔ型ゲート電極１４の上部の張り
出し部分の下が絶縁膜１２で満たされている。そのた
め、寄生容量が発生し、絶縁膜１２が存在しない場合に
比し、ＦＥＴの高周波特性、特に利得が低下するという
ことを課題としていた。

【０００８】上記課題の対応策として、図８に示される
ような構成の半導体装置が開発されている。化合物半導
体１１上に、下層絶縁膜１６と上層絶縁膜１７の２つの
絶縁膜層が設けられ、下層絶縁膜１６の開口部１８が上
層絶縁膜１７の開口部１９より広く形成されている。そ
して、開口部１９、１８からスパッタ及びリフトオフ法
等を組み合わせることによってＴ型ゲート電極１４の脚
部両側には、空洞が形成されるようになっている。

【０００９】また、ＦＥＴは、パッケージの低コスト化
のために、樹脂などを用いたモールドが行われる。薄い
保護膜（パッシベーション膜）だけで覆われたゲート電
極がむき出しになったＦＥＴに対してモールドを行う
と、モールド樹脂の滴下のときにゲート電極を損傷する
場合がある。また、樹脂が固化するときに、ゲート電極
に高いストレスがかかった状態になったりすることもあ
る。

【００１０】

【発明が解決しようとする課題】しかし、上記の従来技
術の対応策として開発された半導体装置においては、ソ
ース電極またはドレイン電極とゲート電極との間の寄生
容量の低減は可能であるが、Ｔ型ゲート電極１４の脚部
は、上層絶縁膜１７の開口部１９で制限されるだけであ
る。したがって、ゲート電極を形成する際に、Ｔ型ゲー
ト電極１４の脚部で化合物半導体１１の表面と接する部
分の幅が広がってしまい、ゲート長の短縮が不完全にな
るかとがあった。

【００１１】また、下層絶縁膜１６の開口部１８を広く
して形成した空洞の露出している１１の表面が、空洞の
雰囲気や空洞形成時の不純物に影響され易くなるため、
電気的特性に悪影響を及ぼすということもあった。

【００１２】（本発明の目的）本発明では、モールドに
対するゲート電極３を保護をしつつ、ゲート電極３の庇
下の絶縁膜を除去することによって、ソース電極または
ドレイン電極とゲート電極との間の寄生容量を低減さ
せ、ＲＦ特性を向上させることを目的とする。

【００１３】

【課題を解決するための手段】上記課題を解決すべく、
本発明の半導体装置の製造方法は、半導体基板に設けら
れ、且つ、上部両側に張り出した庇を有する断面Ｔ型形
状のＴ型ゲート電極と、前記Ｔ型ゲート電極の両側で、
且つ、前記半導体基板に設けられたソース電極及びドレ
イン電極と、前記Ｔ型ゲート電極の上部を覆う形で形成
されたＳｉＯ ₂ 膜と、前記ＳｉＯ ₂ 膜の表面にさらに形成
されたモールド保護膜とを備えた半導体装置の製造方法
であって、前記ＳｉＯ ₂ 膜を平坦化して前記ゲート電極
の頭を露出させ、前記ＳｉＯ ₂ 膜及び前記Ｔ型ゲート電
極上にモールド保護膜を形成し、前記モールド保護膜に
エッチング液を注入するための開口穴を開口し、前記開
口穴から前記エッチング液を注入して、前記Ｔ型ゲート
電極の庇下にあるＳｉＯ ₂ 膜をエッチングすることによ
り、前記Ｔ型ゲート電極の前記庇下を空隙とすることを
特徴とする。

【００１４】また、本発明の半導体装置の製造方法は、
半導体基板に設けられ、且つ、上部両側に張り出した庇
を有する断面Ｔ型形状のＴ型ゲート電極と、前記Ｔ型ゲ
ート電極の両側で、且つ、前記半導体基板に設けられた
ソース電極及びドレイン電極と、前記Ｔ型ゲート電極を
覆う形で形成された絶縁膜と、前記絶縁膜の表面にさら
に形成されたモールド保護膜とを備えた半導体装置にお
いて、前記モールド保護膜としてピンホールを有するＳ
ｉＮを用いて、前記モールド保護膜の上からエッチング
蒸気をさらすことにより、前記ピンホールを通して前記
Ｔ型ゲート電極の庇下にある前記絶縁膜をエッチングす
ることを特徴とする。さらに、本発明の半導体装置は、
半導体基板に設けられ、且つ、上部両側に張り出した庇
を有する断面Ｔ型形状のＴ型ゲート電極と、前記Ｔ型ゲ
ート電極の両側で、且つ、前記半導体基板に設けられた
ソース電極及びドレイン電極と、前記Ｔ型ゲート電極の
上部を覆う形で形成されたＳｉＯ ₂ 膜と、前記ＳｉＯ ₂ 膜
の表面にさらに形成されたモールド保護膜とを備え、前
記Ｔ型ゲート電極の前記庇下を空隙としていることを特
徴とする。

【００１５】（作用）本発明は、例えば、ＢＨＦ（バッ
ファードフッ酸）等の溶液や蒸気ガスのエッチングに対
する選択性を用いて、ゲート電極３の庇下の絶縁膜の除
去を行う。

【００１６】

【発明の実施の形態】（実施形態１）本発明にかかる実
施形態１を図１を用いて説明する。図１は、半導体１の
表面およびゲート電極３をＳｉＮ膜２でパッシベートさ
れたＦＥＴの断面図を示したものである。

【００１７】ゲート電極３の上部には、第１のモールド
保護膜６（モールドに対する保護膜）であるＳｉＮ膜
が、ドレイン電極５・ゲート電極３・ソース電極４をつ
なぎ、それぞれを固定するように形成されている。第１
のモールド保護膜６の上層には、常圧ＣＶＤ（Ｃｈｅｍ
ｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ化学
的気相成長の略である。）によるＳｉＯ₂膜７が形成さ
れている。さらに、常圧ＣＶＤによるＳｉＯ₂膜７の上
層には、第２のモールド保護膜８が形成されている。

【００１８】また、パッシベーションＳｉＮ膜２と第１
のモールド保護膜６及びドレイン電極５とゲート電極３
との間には空隙９が存在し、パッシベーションＳｉＮ膜
２と第１のモールド保護膜６及びゲート電極３・ソース
電極４との間にも、空隙９が存在する。さらに、ゲート
電極３の庇下の付近の厚い絶縁膜であるＳｉＯ₂膜は除
去されており、存在しない構造になっている。

【００１９】つぎに、図１に示す本実施形態１にかかる
ＦＥＴの製造プロセスについて説明する。

【００２０】第１のプロセスを図２（ａ）を用いて説明
する。第１のプロセスとして、まず、半導体１上に第１
のフォトレジスト（ＰＲ）を塗布して、第１のレジスト
膜を形成する。第１のレジスト膜は、たとえば電子ビー
ム露光等によって第１の開口部を開口し、現像、ベーキ
ング等をすることにより、第１のレジストパターンを形
成する。つぎに、第１のレジストパターン上に、第１の
レジストと現像性の異なる第２のレジストを塗布して、
第２のレジスト膜を形成する。第２のレジスト膜も、た
とえば、電子ビーム露光等によって第２の開口部を開口
し、現象、ベーキング等をすることによりレジストパタ
ーンを形成する。続いて、たとえば、蒸着法によってゲ
ート金属を堆積する。その後、リフトオフ法によって、
第１，第２のレジストを除去する。ここまでの工程によ
って、半導体１上にゲート電極３が形成される。そし
て、パッシベーション膜２（ＳｉＮ）を用いて、半導体
１及びゲート電極３をの表面を覆う。

【００２１】なお、パッシベーション膜２は、ＳｉＮ一
層だけではなく、ＳｉＯ₂でパッシベートした後に、Ｓ
ｉＮを成長するといったＳｉＮを上層とした多層膜を用
いることもできる。つぎに、図２（ｂ）に示す第２のプ
ロセスについて説明する。上記第１のプロセスで形成さ
れたパッシベーション膜２（ＳｉＮ）の表面に、プラズ
マＣＶＤなどを用いて、ＳｉＯ₂を１５０００Å程度成
長させる。そして、ＳｉＯ₂を平坦化させるために、フ
ォトレジスト（ＰＲ）を全面に塗布する。上記の平坦化
は、フォトレジスト（ＰＲ）およびＳｉＯ₂をドライエ
ッチによってエッチバックする。このとき、図２（ｃ）
に示すように、ゲートを頭出しするまで、すなわち、エ
ッチバックはゲートの頭が露出する程度まで行う。フォ
トレジスト（ＰＲ）はエッチバックによって、除去され
てしまう。つぎに、第３のプロセスとして、図２（ｄ）
に示すように、ソース電極４とドレイン電極５を形成す
る。平坦化されたＳｉＯ₂上にフォトレジスト（ＰＲ）
を塗布し、ソース電極４とドレイン電極５の部分を露光
し現像することによって開口する。フォトレジスト（Ｐ
Ｒ）の開口部分からフッ酸溶液を注入することによっ
て、ソース電極４及びドレイン電極５を形成する位置の
平坦化ＳｉＯ₂を除去する。その後、たとえば、蒸着法
によって、電極用金属を堆積する。その後、リフトオフ
法等によってレジストパターンを除去し、ソース電極４
とドレイン電極５を形成する。ソース電極４およびドレ
イン電極５の形成方法は本発明に直接関わりがないた
め、これ以上の説明は割愛する。

【００２２】つぎに、第４のプロセスについて、図２
（ｅ）を用いて説明する。上記第３のプロセスにおい
て、ソース電極４とドレイン電極５を形成した。つぎ
に、例えば、プラズマＳｉＮなどを堆積して、ソース電
極４、ゲート電極３、ドレイン電極５の全面を覆い、第
１のモールド保護膜６を形成する。なお、ここまでの工
程は、エッチバック時にゲートの頭出しすること以外は
通常のモールド対応ＦＥＴの形成工程と同じである。

【００２３】さらに、第５のプロセスとして、ゲート電
極３の庇下の付近に存在する上記第２のプロセスで堆積
した平坦化ＳｉＯ₂を除去する。第５のプロセスについ
て、図３を用いて説明する。

【００２４】まず、ゲート電極３の庇下のＳｉＯ₂を除
去するには、フィンガー先端部の非動作領域に穴を開口
する。そして、この開口穴からバッファードフッ酸（Ｂ
ＨＦ）等を注入する。なお、開口穴は、直径２μｍ程度
である。その開口穴は、フォトレジスト（ＰＲ）を用い
てマスクし、ドライエッチ等によって第１のモールド保
護膜６を開口する。

【００２５】フォトレジスト（ＰＲ）を除去した後に
は、ＢＨＦ溶液あるいはＢＨＦ蒸気などを用いて、この
開口穴からＳｉＯ₂をエッチングする。ＳｉＯ₂除去した
後に、水洗を行い、ベーキング等で乾燥させる。

【００２６】ここで、ＢＨＦ溶液等は、ＳｉＯ₂は瞬時
にエッチングするが、ＳｉＮはわずかな量しかエッチン
グしない。したがって、ゲート電極３上のレジストパタ
ーンは除去されずに残る。これは、ＢＨＦ溶液等には、
ＳｉＯ₂はエッチングしやすいが、ＳｉＮはエッチング
しにくいという選択性があるからである。すなわち、Ｓ
ｉＮとＳｉＯ₂のエッチングレートの差異を利用して、
絶縁膜を除去する。

【００２７】ゲート電極３の付近は、すべてＳｉＮに覆
われている。また、第１のモールド保護膜６もＳｉＮで
ある。したがって、これらは、ＢＨＦでエッチングされ
ることなく、ゲート電極３の庇下の付近のＳｉＯ₂のみ
除去されることになる。

【００２８】つぎに、第６のプロセスについて図４を用
いて説明する。図４は、開口穴Ａ−Ａ'に対応する断面
図を示したものである。

【００２９】本プロセスは、開口穴を埋めるための工程
である。開口穴を埋めるためには、まず、カバレッジ性
の低い常圧ＣＶＤを用いてＳｉＯ₂を厚く堆積する。Ｓ
ｉＯ₂は、カバレッジ性が低い常圧ＣＶＤのため、空隙
９の奥まで入り込まない。実際には、５０００Å以上厚
く積むと穴は埋め込まれてしまう。さらに、その後に、
常圧ＣＶＯで堆積したＳｉＯ₂上を第２のモールド保護
膜８で覆う。

【００３０】したがって、上述の第１のプロセスから第
６のプロセスを行うことによって、ゲート電極３を保護
しつつ、ゲート電極３の庇下ＳｉＯ₂を除去することが
できる。すなわち、ゲート電極３の容量を低減すること
ができ、ＲＦ特性を向上させることができる。

【００３１】（実施形態２）本発明の実施形態２では、
実施形態１で用いたＢＨＦを注入する開口穴を形成する
ことなく、ゲート電極３の庇下付近のＳｉＯ₂の除去を
実現するものである。以下に、図６を用いて、その製造
プロセスを説明する。なお、本実施形態におけるプロセ
スは、第１の実施形態の図２（ｄ）に示す第３のプロセ
スまでは同様であるため、上記第３のプロセスまでの説
明は省略し、第４のプロセスから説明する。

【００３２】第４のプロセスを図６（ａ）を用いて説明
する。第４のプロセスとして、ソース電極４、ゲート電
極３、ドレイン電極５及び、フォトレジスト（ＰＲ）の
表面に、例えば、プラズマＳｉＮなどを堆積する。そし
て、ゲート電極３等の表面には、第１のモールド保護膜
６のプラズマＳｉＮを形成する。その際に、プラズマＳ
ｉＮの成長条件を変え、第１のモールド保護膜６にピン
ホールができやすい条件にする。

【００３３】ここで、第１のモールド保護膜６にピンホ
ールができ易くするには、ＳｉＮの窒素（Ｎ）を不足さ
せることである。通常は、プラズマＳｉＮは、シランガ
スＳｉＨ₄とアンモニアＮＨ₃を１：１で混合し、プラズ
マで反応させてＳｉＮを成長する。

【００３４】したがって、ピンホールを発生し易くする
ために、ＳｉＨ₄：ＮＨ₃の混合比を２：１以上の比率で
ＳｉＨ₄を多くして、プラズマＳｉＮ中の窒素（Ｎ）を
不足させる。これにより、成長したＳｉＮにピンホール
が発生しやすくなる。

【００３５】本実施形態では、図６（ａ）に示す第１の
モールド保護膜６のＳｉＮには、第１のモールド保護膜
６が成長するときに限り、ピンホールができやすいＳｉ
Ｎを用いた。具体的には、ＳｉＨ₄：ＮＨ₃＝３：１の混
合比でＳｉＮを成長させた。

【００３６】つぎに、第５のプロセスを図６（ｂ）を用
いて説明する。第１のモールド保護膜６を第１のモール
ド保護膜６の表面をＢＨＦ蒸気等に曝す。ＢＨＦ蒸気
は、ＳｉＮのピンホールを通して下地のＳｉＯ₂に浸透
しエッチングする。ここで、上記実施形態１と同様に、
ＢＨＦ蒸気には、ＳｉＯ₂とＳｉＮのエッチングに選択
性があるため、ＳｉＮに覆われたゲートや半導体表面に
は影響を与えることはない。したがって、ゲート電極３
の庇下付近のＳｉＯ₂を除去できる。

【００３７】その後、上記のエッチングによって、Ｓｉ
Ｏ₂を除去した後に水洗を行う。そして、ＳｉＯ₂を除去
した空隙９の中に残っている水分を蒸発させるため、た
とえば、１１０℃の温度で２４時間のベーキングを行
う。

【００３８】第６のプロセスを図６（ｃ）を用いて説明
する。第６のプロセスとして、上記ベーキングをした
後、第２のモールド保護膜８をピンホールが生じない条
件で成長させる。すなわち、ＳｉＨ₄：ＮＨ₃の混合比が
１：１のものを用いる。

【００３９】上述のような第１のプロセスから第６のプ
ロセスを行うと、実施形態１と同様に、ゲート電極３を
保護しつつ、ゲート電極３の庇下のＳｉＯ₂を除去する
ことができるため、ＲＦ特性を向上させることができ
る。

【００４０】また、本実施形態では、実施形態１に比
し、ＰＲ工程数、開口工程数、及び常圧ＣＶＤ工程数を
削除することができるため、ＰＲ工程等を簡略化を図る
ことができる。

【００４１】さらに、高周波特性について、従来技術に
かかるＦＥＴと本発明にかかるＦＥＴとを比較した結果
を図５に示す。図５は、従来のゲート電極の庇下の近傍
のＳｉＯ₂を除去しないＦＥＴと本発明にかかるＦＥＴ
の小信号Ｓパラメータ解析によるＭＳＧ／ＭＡＧの周波
数特性を示したものである。なお、これらのＦＥＴは、
ともにフィンガー長２４０μｍ，ゲート幅２．８８ｍｍ
である。

【００４２】本図によると、本発明にかかるＦＥＴの方
が、利得が向上している。また、ＭＳＧとＭＡＧが切り
替わる（Ｋ＞１となる）周波数も本発明の方が延びてお
り、遮断周波数ｆｔが増加していることがわかる。

【００４３】したがって、本発明にかかるＦＥＴはモー
ルド対応であるにもかかわらず、寄生容量の発生を抑制
でき、従来よりも高い周波数でＦＥＴを使用することが
できる。

【００４４】また、等価回路解析では、本発明にかかる
ＦＥＴは、従来技術にかかるＦＥＴに比べ、Ｃｇｄ，Ｃ
ｇｓともに１５％程度低減されている。すなわち、ソー
ス電極またはドレイン電極とゲート電極との間の寄生容
量を低減することができるため、利得の向上を図ること
ができる。

【００４５】

【発明の効果】以上説明したように、本発明によると、
ＦＥＴのゲート電極３を保護しつつ、ゲート電極３の庇
下のＳｉＯ₂を除去し、ゲート電極３、ドレイン電極
５、第１のモールド保護膜６、及びパッシベーション膜
２で囲まれた部分を空隙９にすることができる。そのた
め、ＦＥＴのＲＦ特性を向上させることができる。

【００４６】また、第１のモールド保護膜６にピンホー
ルができ易いものを用いて、その第１のモールド保護膜
６にＢＨＦ蒸気を曝す製造プロセスにおいて、ＦＥＴを
製造する場合には、ＰＲ工程数、開口工程数、及び常圧
ＣＶＤ工程数を減らすことができるため、ＰＲ工程等を
簡略化を図ることができる。

【００４７】さらに、本発明にかかるＦＥＴの方は、従
来のＦＥＴに比し、利得の向上を図ることができる。し
たがって、本発明にかかるＦＥＴはモールド対応である
にもかかわらず、寄生容量の発生を抑制でき、従来技術
よりも高い周波数でＦＥＴを使用することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１および２にかかるＦＥＴの
構成断面図である。

【図２】本発明の実施形態１および２にかかるゲート電
極の製造工程図である。

【図３】本発明の実施形態１にかかるＢＨＦ注入用開口
穴を示すＦＥＴの断面図である。

【図４】本発明の実施形態１にかかるＢＨＦ注入用開口
穴を上部から示す図である。

【図５】本発明にかかるＦＥＴと従来技術に示すＦＥＴ
のＲＦ特性を比較した図である。

【図６】本発明の実施形態２にかかるゲート電極の製造
工程図である。

【図７】従来技術のＦＥＴの構成断面図である。

【図８】従来技術のＦＥＴの構成断面図である。

【符号の説明】

１半導体基板２パッシベーション膜３ゲート電極４ソース電極５ドレイン電極６第１のモールド保護膜７常圧ＣＶＤによるＳｉＯ₂膜８第２のモールド保護膜９空隙１１化合物半導体１２絶縁膜１３開口部１４Ｔ字型ゲート電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 29/778 H01L 29/80 - 29/812

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板に設けられ、且つ、上部両側
に張り出した庇を有する断面Ｔ型形状のＴ型ゲート電極
と、前記Ｔ型ゲート電極の両側で、且つ、前記半導体基
板に設けられたソース電極及びドレイン電極と、前記Ｔ
型ゲート電極の上部を覆う形で形成されたＳｉＯ₂膜
と、前記ＳｉＯ₂膜の表面にさらに形成されたモールド
保護膜とを備えた半導体装置の製造方法であって、前記ＳｉＯ₂膜を平坦化して前記ゲート電極の頭を露出
させ、前記ＳｉＯ₂膜及び前記Ｔ型ゲート電極上にモー
ルド保護膜を形成し、前記モールド保護膜にエッチング
液を注入するための開口穴を開口し、前記開口穴から前
記エッチング液を注入して、前記Ｔ型ゲート電極の庇下
にあるＳｉＯ₂膜をエッチングすることにより、前記Ｔ型ゲート電極の前記庇下を空隙とすることを特徴
とする半導体装置の製造方法。
【請求項２】前記エッチングをした後に、ＣＶＤを用
いて前記ＳｉＯ₂膜を堆積して前記開口穴をふさぐこと
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】半導体基板に設けられ、且つ、上部両側
に張り出した庇を有する断面Ｔ型形状のＴ型ゲート電極
と、前記Ｔ型ゲート電極の両側で、且つ、前記半導体基
板に設けられたソース電極及びドレイン電極と、前記Ｔ
型ゲート電極を覆う形で形成された絶縁膜と、前記絶縁
膜の表面にさらに形成されたモールド保護膜とを備えた
半導体装置において、前記モールド保護膜としてピンホールを有するＳｉＮを
用いて、前記モールド保護膜の上からエッチング蒸気を
さらすことにより、前記ピンホールを通して前記Ｔ型ゲ
ート電極の庇下にある前記絶縁膜をエッチングすること
を特徴とする半導体装置の製造方法。
【請求項４】前記エッチングをした後に、前記モール
ド保護膜の上から、ピンホールを有しないモールド保護
膜を覆う形で形成したことを特徴とする請求項３記載の
半導体装置の製造方法。
【請求項５】前記絶縁膜としてＳｉＯ₂を用いて、前
記モールド保護膜としてＳｉＮ膜を用いて、前記エッチ
ング蒸気としてバッファードフッ酸蒸気を用いて、Ｓｉ
Ｏ₂とＳｉＮのエッチングレートの差異を利用して、前
記絶縁膜を除去することを特徴とする請求項３又は４記
載の半導体装置の製造方法。