JP3127863B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3127863B2 JP3127863B2 JP09288709A JP28870997A JP3127863B2 JP 3127863 B2 JP3127863 B2 JP 3127863B2 JP 09288709 A JP09288709 A JP 09288709A JP 28870997 A JP28870997 A JP 28870997A JP 3127863 B2 JP3127863 B2 JP 3127863B2
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ及びその製造方法に関し、特に、高周波性能に優れ
たショットキーゲート電界効果トランジスタ及びその製
造方法に関する。
スタ及びその製造方法に関し、特に、高周波性能に優れ
たショットキーゲート電界効果トランジスタ及びその製
造方法に関する。
【０００２】
【従来の技術】高周波性能に優れた半導体装置、例え
ば、ＩＩＩ−Ｖ族化合物半導体のヘテロ接合を用いたシ
ョットキーゲート電界効果トランジスタ（ＦＥＴ）は、
衛星通信、移動体通信やマイクロ波基幹通信に広く使わ
れており、その高周波性能向上のみならず、高い動作安
定性が要求されている。
ば、ＩＩＩ−Ｖ族化合物半導体のヘテロ接合を用いたシ
ョットキーゲート電界効果トランジスタ（ＦＥＴ）は、
衛星通信、移動体通信やマイクロ波基幹通信に広く使わ
れており、その高周波性能向上のみならず、高い動作安
定性が要求されている。
【０００３】最近、ＩｎＰ基板に格子整合し、ＧａＡｓ
よりも材料的に高周波特性の優れたＩｎy Ｇａ1-y Ａｓ
層（０＜ｙ＜１）をチャネル層とするＦＥＴが提案され
ている。
よりも材料的に高周波特性の優れたＩｎy Ｇａ1-y Ａｓ
層（０＜ｙ＜１）をチャネル層とするＦＥＴが提案され
ている。
【０００４】以下に、特開平０４−２０８５３７号公報
に記載のＦＥＴについて図５を参照して説明する。この
ＦＥＴは、半絶縁性ＩｎＰ基板５１上にＩｎZ Ａｌ1-Z
Ａｓ層５２を介して形成されたＩｎy Ｇａ1-y Ａｓチャ
ネル層５３上にＡｌＡｓ薄膜とＩｎＡｓ薄膜とを交互に
積層した超格子（以下ＡｌＡｓ／ＩｎＡｓ超格子と記
す。ＩｎＡｓ薄膜とＡｌＡｓ薄膜とを交互に積層したも
のも同様に記す。）５４を有しており、そのＡｌＡｓ／
ＩｎＡｓ超格子５４上のゲート電極５７によってソース
電極５５とドレイン電極５６間の電流を制御するもので
ある。そのＡｌＡｓ／ＩｎＡｓ超格子のＡｌＡｓ薄膜と
ＩｎＡｓ薄膜との厚さの比を変化きせて、ＡｌＡｓ／Ｉ
ｎＡｓ超格子の上層に向かってＡｌＡｓ薄膜が厚くＩｎ
Ａｓ薄膜が薄くなるように設定し、ゲート電極の漏れ電
流値を低減している。
に記載のＦＥＴについて図５を参照して説明する。この
ＦＥＴは、半絶縁性ＩｎＰ基板５１上にＩｎZ Ａｌ1-Z
Ａｓ層５２を介して形成されたＩｎy Ｇａ1-y Ａｓチャ
ネル層５３上にＡｌＡｓ薄膜とＩｎＡｓ薄膜とを交互に
積層した超格子（以下ＡｌＡｓ／ＩｎＡｓ超格子と記
す。ＩｎＡｓ薄膜とＡｌＡｓ薄膜とを交互に積層したも
のも同様に記す。）５４を有しており、そのＡｌＡｓ／
ＩｎＡｓ超格子５４上のゲート電極５７によってソース
電極５５とドレイン電極５６間の電流を制御するもので
ある。そのＡｌＡｓ／ＩｎＡｓ超格子のＡｌＡｓ薄膜と
ＩｎＡｓ薄膜との厚さの比を変化きせて、ＡｌＡｓ／Ｉ
ｎＡｓ超格子の上層に向かってＡｌＡｓ薄膜が厚くＩｎ
Ａｓ薄膜が薄くなるように設定し、ゲート電極の漏れ電
流値を低減している。
【０００５】
【発明が解決しようとする課題】ところが、前述したＡ
ｌＡｓ／ＩｎＡｓ超格子をゲート電極直下に有する従来
のＦＥＴにおいて、ＦＥＴの製造工程中（図５に示した
状態から、更に、保護膜を形成しコンタクト孔を形成し
て、ソース配線、ドレイン配線及びゲート配線を形成す
る工程がある。）にゲート電極とソース電極間及びゲー
ト電極とドレイン電極間のＡｌＡｓ／ＩｎＡｓ超格子の
最表面の薄いＩｎＡｓ薄膜が除去され、ＡｌＡｓ薄膜が
露出して酸化したり、薄いＩｎＡｓ薄膜を通して表面か
ら酸素がＡｌＡｓ／ＩｎＡｓ超格子内に入り込み、表面
近傍のＡｌＡｓ薄膜の酸化が進行し、素子性能のバラツ
キが大きくなるという間題が発生した。また、素子の通
電中（動作中）にも、ゲート電極とソース電極間及びゲ
ート電極とドレイン電極間のＡｌＡｓ／ＩｎＡｓ超格子
の表面近傍のＡｌＡｓ薄膜の酸化が進行して、長期的な
素子の信頼性上問題となる特性変動を生じるという問題
が発生した。
ｌＡｓ／ＩｎＡｓ超格子をゲート電極直下に有する従来
のＦＥＴにおいて、ＦＥＴの製造工程中（図５に示した
状態から、更に、保護膜を形成しコンタクト孔を形成し
て、ソース配線、ドレイン配線及びゲート配線を形成す
る工程がある。）にゲート電極とソース電極間及びゲー
ト電極とドレイン電極間のＡｌＡｓ／ＩｎＡｓ超格子の
最表面の薄いＩｎＡｓ薄膜が除去され、ＡｌＡｓ薄膜が
露出して酸化したり、薄いＩｎＡｓ薄膜を通して表面か
ら酸素がＡｌＡｓ／ＩｎＡｓ超格子内に入り込み、表面
近傍のＡｌＡｓ薄膜の酸化が進行し、素子性能のバラツ
キが大きくなるという間題が発生した。また、素子の通
電中（動作中）にも、ゲート電極とソース電極間及びゲ
ート電極とドレイン電極間のＡｌＡｓ／ＩｎＡｓ超格子
の表面近傍のＡｌＡｓ薄膜の酸化が進行して、長期的な
素子の信頼性上問題となる特性変動を生じるという問題
が発生した。
【０００６】本発明の目的は、製造工程及び動作中にお
けるＡｌＡｓ／ＩｎＡｓ超格子のＡｌＡｓ薄膜の酸化を
防止し、信頼性の一層改善された電界効果トランジスタ
及びその製造方法を提供することにある。
けるＡｌＡｓ／ＩｎＡｓ超格子のＡｌＡｓ薄膜の酸化を
防止し、信頼性の一層改善された電界効果トランジスタ
及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明第１の電界効果ト
ランジスタは、ＡｌＡｓ薄膜（又はＩｎＡｓ薄膜）とＩ
ｎＡｓ薄膜（又はＡｌＡｓ薄膜）とを交互に積層し、隣
り合う前記ＡｌＡｓ薄膜の膜厚ｔ１k （ｋ＝１，２，・
・・，ｎ）と前記ＩｎＡｓ薄膜の膜厚ｔ２k （ｋ＝１，
２，・・・，ｎ）の比ｔ２k ／ｔ１k が上層に向かって
一定若しくは減少する構造のＡｌＡｓ／ＩｎＡｓ超格子
をショットキー接合ゲート電極直下に有する電界効果ト
ランジスタにおいて、前記ＡｌＡｓ／ＩｎＡｓ超格子の
前記ゲート電極と接する部分並びにソース電極及びドレ
イン電極とそれぞれ接触する部分以外の前記ＡｌＡｓ／
ＩｎＡｓ超格子表面が窒化されているというものであ
る。
ランジスタは、ＡｌＡｓ薄膜（又はＩｎＡｓ薄膜）とＩ
ｎＡｓ薄膜（又はＡｌＡｓ薄膜）とを交互に積層し、隣
り合う前記ＡｌＡｓ薄膜の膜厚ｔ１k （ｋ＝１，２，・
・・，ｎ）と前記ＩｎＡｓ薄膜の膜厚ｔ２k （ｋ＝１，
２，・・・，ｎ）の比ｔ２k ／ｔ１k が上層に向かって
一定若しくは減少する構造のＡｌＡｓ／ＩｎＡｓ超格子
をショットキー接合ゲート電極直下に有する電界効果ト
ランジスタにおいて、前記ＡｌＡｓ／ＩｎＡｓ超格子の
前記ゲート電極と接する部分並びにソース電極及びドレ
イン電極とそれぞれ接触する部分以外の前記ＡｌＡｓ／
ＩｎＡｓ超格子表面が窒化されているというものであ
る。
【０００８】本発明第１の電界効果トランジスタの製造
方法は、半導体基板にバッファ層、チャネル層及びＡｌ
Ａｓ薄膜（又はＩｎＡｓ薄膜）とＩｎＡｓ薄膜（又はＡ
ｌＡｓ薄膜）とを交互に積層し、隣り合う前記ＡｌＡｓ
薄膜の膜厚ｔ１k （ｋ＝１，２，・・・，ｎ）と前記Ｉ
ｎＡｓ薄膜の膜厚ｔ２k（ｋ＝１，２，・・・，ｎ）の
比ｔ２k ／ｔ１k が上層に向かって一定若しくは減少す
る構造のＡｌＡｓ／ＩｎＡｓ超格子を順次に形成して半
導体結晶基板を準備する工程と、前記ＡｌＡｓ／ＩｎＡ
ｓ超格子表面に選択的に所定の金属膜を形成し熱処理を
行って互いに対向して配置されたソース電極及びドレイ
ン電極を形成する工程と、前記ソース電極とドレイン電
極との間のＡｌＡｓ／ＩｎＡｓ超格子表面にショットキ
ー接合をなすゲート電極を形成する工程と、前記ゲート
電極の設けられていないＡｌＡｓ／ＩｎＡｓ超格子表面
を窒化する工程とを有するというものである。この場
合、アンモニアガスを使用して発生した窒素プラズマ中
でＡｌＡｓ／ＩｎＡｓ超格子表面を窒化することができ
る。更に、半導体基板を半絶縁性ＩｎＰ基板、バッファ
層をＩｎz Ａｌ1-z Ａｓ層（０＜ｚ＜１）チャネル層を
ｎ型Ｉｎy Ｇａ1-y Ａｓ層（０＜ｙ＜１）とすることが
できる。
方法は、半導体基板にバッファ層、チャネル層及びＡｌ
Ａｓ薄膜（又はＩｎＡｓ薄膜）とＩｎＡｓ薄膜（又はＡ
ｌＡｓ薄膜）とを交互に積層し、隣り合う前記ＡｌＡｓ
薄膜の膜厚ｔ１k （ｋ＝１，２，・・・，ｎ）と前記Ｉ
ｎＡｓ薄膜の膜厚ｔ２k（ｋ＝１，２，・・・，ｎ）の
比ｔ２k ／ｔ１k が上層に向かって一定若しくは減少す
る構造のＡｌＡｓ／ＩｎＡｓ超格子を順次に形成して半
導体結晶基板を準備する工程と、前記ＡｌＡｓ／ＩｎＡ
ｓ超格子表面に選択的に所定の金属膜を形成し熱処理を
行って互いに対向して配置されたソース電極及びドレイ
ン電極を形成する工程と、前記ソース電極とドレイン電
極との間のＡｌＡｓ／ＩｎＡｓ超格子表面にショットキ
ー接合をなすゲート電極を形成する工程と、前記ゲート
電極の設けられていないＡｌＡｓ／ＩｎＡｓ超格子表面
を窒化する工程とを有するというものである。この場
合、アンモニアガスを使用して発生した窒素プラズマ中
でＡｌＡｓ／ＩｎＡｓ超格子表面を窒化することができ
る。更に、半導体基板を半絶縁性ＩｎＰ基板、バッファ
層をＩｎz Ａｌ1-z Ａｓ層（０＜ｚ＜１）チャネル層を
ｎ型Ｉｎy Ｇａ1-y Ａｓ層（０＜ｙ＜１）とすることが
できる。
【０００９】本発明第２の電界効果トランジスタは、Ａ
ｌＡｓ薄膜（又はＩｎＡｓ薄膜）とＩｎＡｓ薄膜（又は
ＡｌＡｓ薄膜）とを交互に積層し、隣り合う前記ＡｌＡ
ｓ薄膜の膜厚ｔ１k （ｋ＝１，２，・・・，ｎ）と前記
ＩｎＡｓ薄膜の膜厚ｔ２k （ｋ＝１，２，・・・，ｎ）
の比ｔ２k ／ｔ１k が上層に向かって一定若しくは減少
する構造のＡｌＡｓ／ＩｎＡｓ超格子をショットキー接
合ゲート電極直下に有する電界効果トランジスタにおい
て、前記ゲート電極と接する部分以外の前記ＡｌＡｓ／
ＩｎＡｓ超格子上に、Ｉｎx Ａｌ1-x Ａｓ層（０＜ｘ＜
１）を有するというものである。この場合、Ｉｎ組成比
ｘを０．５２≦ｘ＜１とするのが好ましい。
ｌＡｓ薄膜（又はＩｎＡｓ薄膜）とＩｎＡｓ薄膜（又は
ＡｌＡｓ薄膜）とを交互に積層し、隣り合う前記ＡｌＡ
ｓ薄膜の膜厚ｔ１k （ｋ＝１，２，・・・，ｎ）と前記
ＩｎＡｓ薄膜の膜厚ｔ２k （ｋ＝１，２，・・・，ｎ）
の比ｔ２k ／ｔ１k が上層に向かって一定若しくは減少
する構造のＡｌＡｓ／ＩｎＡｓ超格子をショットキー接
合ゲート電極直下に有する電界効果トランジスタにおい
て、前記ゲート電極と接する部分以外の前記ＡｌＡｓ／
ＩｎＡｓ超格子上に、Ｉｎx Ａｌ1-x Ａｓ層（０＜ｘ＜
１）を有するというものである。この場合、Ｉｎ組成比
ｘを０．５２≦ｘ＜１とするのが好ましい。
【００１０】本発明第２の電界効果トランジスタの製造
方法は、半導体基板にバッファ層、チャネル層及びＡｌ
Ａｓ薄膜（又はＩｎＡｓ薄膜）とＩｎＡｓ薄膜（又はＡ
ｌＡｓ薄膜）とを交互に積層し、隣り合う前記ＡｌＡｓ
薄膜の膜厚ｔ１k （ｋ＝１，２，・・・，ｎ）と前記Ｉ
ｎＡｓ薄膜の膜厚ｔ２k （ｋ＝１，２，・・・，ｎ）の
比ｔ２k ／ｔ１k が上層に向かって一定若しくは減少す
る構造のＡｌＡｓ／ＩｎＡｓ超格子を順次に形成して半
導体結晶基板を準備する工程と、前記ＡｌＡｓ／ＩｎＡ
ｓ超格子にＩｎx Ａｌ1-x Ａｓ層（０＜ｘ＜１）及び一
導電型Ｉｎw Ｇａ1-w Ａｓ層（０＜ｗ＜１）を順次に堆
積し前記一導電型Ｉｎw Ｇａ1-w Ａｓ層を選択的に除去
して前記Ｉｎx Ａｌ1-x Ａｓ層表面を露出するリセスを
形成する工程と、前記リセスを間に挟んで前記一導電型
Ｉｎw Ｇａ1-w Ａｓ層にそれぞれオーム性接触するソー
ス電極及びドレイン電極を形成する工程と、リソグラフ
ィー法により前記リセス部のＩｎx Ａｌ1-x Ａｓ層を除
去して前記ＡｌＡｓ／ＩｎＡｓ超格子表面を露出した後
これとショットキー接合をなすゲート電極をリフトオフ
法により形成する工程とを有するというものである。こ
の場合、半導体基板を半絶縁性ＩｎＰ基板、バッファ層
をＩｎz Ａｌ1-z Ａｓ層（０＜ｚ＜１）、チャネル層を
ｎ型Ｉｎy Ｇａ1-y Ａｓ層（０＜ｙ＜１）とすることが
できる。更に、Ｉｎ組成比ｘを０．５２≦ｘ＜１にする
のが好ましい。
方法は、半導体基板にバッファ層、チャネル層及びＡｌ
Ａｓ薄膜（又はＩｎＡｓ薄膜）とＩｎＡｓ薄膜（又はＡ
ｌＡｓ薄膜）とを交互に積層し、隣り合う前記ＡｌＡｓ
薄膜の膜厚ｔ１k （ｋ＝１，２，・・・，ｎ）と前記Ｉ
ｎＡｓ薄膜の膜厚ｔ２k （ｋ＝１，２，・・・，ｎ）の
比ｔ２k ／ｔ１k が上層に向かって一定若しくは減少す
る構造のＡｌＡｓ／ＩｎＡｓ超格子を順次に形成して半
導体結晶基板を準備する工程と、前記ＡｌＡｓ／ＩｎＡ
ｓ超格子にＩｎx Ａｌ1-x Ａｓ層（０＜ｘ＜１）及び一
導電型Ｉｎw Ｇａ1-w Ａｓ層（０＜ｗ＜１）を順次に堆
積し前記一導電型Ｉｎw Ｇａ1-w Ａｓ層を選択的に除去
して前記Ｉｎx Ａｌ1-x Ａｓ層表面を露出するリセスを
形成する工程と、前記リセスを間に挟んで前記一導電型
Ｉｎw Ｇａ1-w Ａｓ層にそれぞれオーム性接触するソー
ス電極及びドレイン電極を形成する工程と、リソグラフ
ィー法により前記リセス部のＩｎx Ａｌ1-x Ａｓ層を除
去して前記ＡｌＡｓ／ＩｎＡｓ超格子表面を露出した後
これとショットキー接合をなすゲート電極をリフトオフ
法により形成する工程とを有するというものである。こ
の場合、半導体基板を半絶縁性ＩｎＰ基板、バッファ層
をＩｎz Ａｌ1-z Ａｓ層（０＜ｚ＜１）、チャネル層を
ｎ型Ｉｎy Ｇａ1-y Ａｓ層（０＜ｙ＜１）とすることが
できる。更に、Ｉｎ組成比ｘを０．５２≦ｘ＜１にする
のが好ましい。
【００１１】ＡｌＡｓ薄膜（又はＩｎＡｓ薄膜）とＩｎ
Ａｓ薄膜（又はＡｌＡｓ薄膜）とを交互に積層したＡｌ
Ａｓ／ＩｎＡｓ超格子にゲート電極を形成した後、結晶
表面近傍のＡｌＡｓ／ＩｎＡｓ超格子中のＡｌＡｓ薄
膜、ＩｎＡｓ薄膜を窒化して窒化層を形成するので、表
面から酸素が進入してＡｌＡｓ薄膜を酸化するのを防止
する。
Ａｓ薄膜（又はＡｌＡｓ薄膜）とを交互に積層したＡｌ
Ａｓ／ＩｎＡｓ超格子にゲート電極を形成した後、結晶
表面近傍のＡｌＡｓ／ＩｎＡｓ超格子中のＡｌＡｓ薄
膜、ＩｎＡｓ薄膜を窒化して窒化層を形成するので、表
面から酸素が進入してＡｌＡｓ薄膜を酸化するのを防止
する。
【００１２】又は、ＡｌＡｓ薄膜（又はＩｎＡｓ薄膜）
とＩｎＡｓ薄膜（又はＡｌＡｓ薄膜）とを交互に積層し
たＡｌＡｓ／ＩｎＡｓ超格子の上にＩｎx Ａｌ1-x Ａｓ
層（０＜ｘ＜１）を形成して、ＡｌＡｓ薄膜が直接表面
に出ることを防止する。このＩｎx Ａｌ1-x Ａｓ層はリ
セス形成を行って部分的に除去し、そのリセス内にゲー
ト電極を形成する。
とＩｎＡｓ薄膜（又はＡｌＡｓ薄膜）とを交互に積層し
たＡｌＡｓ／ＩｎＡｓ超格子の上にＩｎx Ａｌ1-x Ａｓ
層（０＜ｘ＜１）を形成して、ＡｌＡｓ薄膜が直接表面
に出ることを防止する。このＩｎx Ａｌ1-x Ａｓ層はリ
セス形成を行って部分的に除去し、そのリセス内にゲー
ト電極を形成する。
【００１３】
【発明の実施の形態】本発明の第１の実施の形態につい
て図１（ａ）、（ｂ）を参照して説明する。
て図１（ａ）、（ｂ）を参照して説明する。
【００１４】この実施の形態のＦＥＴは、半絶縁性Ｉｎ
Ｐ基板１上に、バッファ層としてアンドープのＩｎz Ａ
ｌ1-z Ａｓ層２（０＜ｚ＜１）、チャネル層としてｎ型
Ｉｎy Ｇａ1-y Ａｓ層３（０＜ｙ＜１）及びアンドープ
のＩｎＡｓ薄膜とＡｌＡｓ薄膜とを交互に積層したＡｌ
Ａｓ／ＩｎＡｓ超格子４を形成した半導体結晶基板を有
し、この半導体結晶基板上に、ｎ型Ｉｎy Ｇａ1-y Ａｓ
層３とオーム性接触するソース電極５とドレイン電極６
の間に前述のＡｌＡｓ／ＩｎＡｓ超格子４とショットキ
ーチャネル層であるｎ型Ｉｎy Ｇａ1-y Ａｓ層３のＩｎ
組成比ｙは０．５３程度が通常使われており、ＩｎＰ基
板とは格子整合である。
Ｐ基板１上に、バッファ層としてアンドープのＩｎz Ａ
ｌ1-z Ａｓ層２（０＜ｚ＜１）、チャネル層としてｎ型
Ｉｎy Ｇａ1-y Ａｓ層３（０＜ｙ＜１）及びアンドープ
のＩｎＡｓ薄膜とＡｌＡｓ薄膜とを交互に積層したＡｌ
Ａｓ／ＩｎＡｓ超格子４を形成した半導体結晶基板を有
し、この半導体結晶基板上に、ｎ型Ｉｎy Ｇａ1-y Ａｓ
層３とオーム性接触するソース電極５とドレイン電極６
の間に前述のＡｌＡｓ／ＩｎＡｓ超格子４とショットキ
ーチャネル層であるｎ型Ｉｎy Ｇａ1-y Ａｓ層３のＩｎ
組成比ｙは０．５３程度が通常使われており、ＩｎＰ基
板とは格子整合である。
【００１５】ＡｌＡｓ／ＩｎＡｓ超格子４はＡｌＡｓ薄
膜とＩｎＡｓ薄膜とを交互に多数積層したもので、Ｉｎ
y Ｇａ1-y Ａｓ層３と接する最初のＡｌＡｓ薄膜１１1
の厚さｔ１1 とＡｌＡｓ薄膜１１1と接するＩｎＡｓ薄
膜１０1 の厚さｔ２1 の比ｔ２1 ／ｔ１1 は、Ｉｎy Ｇ
ａ1-y Ａｓ層と格子整合するようにｔ２1 ／ｔ１1 ＝
０．５２／０．４８＝１．０８に出来るだけ近くする。
更に、ｔ１1 、ｔ２1 はそれぞれの半導体へテロ接合界
面で転位欠陥が発生しないように出来るだけ臨界膜厚以
下となるようにする。その上層のＡｌＡｓ薄膜１１
2 （厚さｔ１2 ）とＩｎＡｓ薄膜１０2 （厚さｔ２2 ）
とについては、ｔ２2 ／ｔ１2 を１．０８より小さくす
る。このように、ｋ番目のＡｌＡｓ薄膜の厚さｔ１k と
ＩｎＡｓ薄膜の厚さｔ２k との比ｔ２k ／ｔ１k は、ｋ
が１，２，３，・・・，ｎと大きくなるとともに順次に
徐々に小さくする。ｔ１k ＋ｔ２k は一定、ｔ１k 、ｔ
２k はそれぞれの半導体へテロ接合界面で転位欠陥が発
生しないように出来るだけ臨界膜厚以下となるようにす
る。
膜とＩｎＡｓ薄膜とを交互に多数積層したもので、Ｉｎ
y Ｇａ1-y Ａｓ層３と接する最初のＡｌＡｓ薄膜１１1
の厚さｔ１1 とＡｌＡｓ薄膜１１1と接するＩｎＡｓ薄
膜１０1 の厚さｔ２1 の比ｔ２1 ／ｔ１1 は、Ｉｎy Ｇ
ａ1-y Ａｓ層と格子整合するようにｔ２1 ／ｔ１1 ＝
０．５２／０．４８＝１．０８に出来るだけ近くする。
更に、ｔ１1 、ｔ２1 はそれぞれの半導体へテロ接合界
面で転位欠陥が発生しないように出来るだけ臨界膜厚以
下となるようにする。その上層のＡｌＡｓ薄膜１１
2 （厚さｔ１2 ）とＩｎＡｓ薄膜１０2 （厚さｔ２2 ）
とについては、ｔ２2 ／ｔ１2 を１．０８より小さくす
る。このように、ｋ番目のＡｌＡｓ薄膜の厚さｔ１k と
ＩｎＡｓ薄膜の厚さｔ２k との比ｔ２k ／ｔ１k は、ｋ
が１，２，３，・・・，ｎと大きくなるとともに順次に
徐々に小さくする。ｔ１k ＋ｔ２k は一定、ｔ１k 、ｔ
２k はそれぞれの半導体へテロ接合界面で転位欠陥が発
生しないように出来るだけ臨界膜厚以下となるようにす
る。
【００１６】ソース電極５とゲート電極７間、及び、ド
レイン電極６とゲート電極７間のＡｌＡｓ／ＩｎＡｓ超
格子４の表面は、窒化されてＡｌＡｓ／ＩｎＡｓ超格子
の窒化層８に覆われている。窒化する際に、Ａｓが表面
近傍から半導体外部へ抜けてＮに置換されるので窒化層
８の表面には主に窒化アルミニウム及び窒化インジウム
でなる窒化物膜（Ａｌ−Ｉｎ−Ｎ膜）が形成される。こ
のＡｌ−Ｉｎ−Ｎ膜は緻密でＡｌＡｓ／ＩｎＡｓ超格子
４の表面からの酸化を防ぐことが出来る。
レイン電極６とゲート電極７間のＡｌＡｓ／ＩｎＡｓ超
格子４の表面は、窒化されてＡｌＡｓ／ＩｎＡｓ超格子
の窒化層８に覆われている。窒化する際に、Ａｓが表面
近傍から半導体外部へ抜けてＮに置換されるので窒化層
８の表面には主に窒化アルミニウム及び窒化インジウム
でなる窒化物膜（Ａｌ−Ｉｎ−Ｎ膜）が形成される。こ
のＡｌ−Ｉｎ−Ｎ膜は緻密でＡｌＡｓ／ＩｎＡｓ超格子
４の表面からの酸化を防ぐことが出来る。
【００１７】更に、ＣＶＤ法で窒化シリコン膜又は酸化
シリコン膜を堆積して素子表面全体をカバーするパッシ
べ―ション膜９を形成する。
シリコン膜を堆積して素子表面全体をカバーするパッシ
べ―ション膜９を形成する。
【００１８】本実施の形態の電界効果トランジスタで
は、前述のように電極部分以外のＡｌＡｓ／ＩｎＡｓ超
格子４表面は窒化されており、後工程におけるＡｌＡｓ
／ＩｎＡｓ超格子４（特にＡｌＡｓ薄膜）の酸化を防止
する。すなわち、例えば、ＣＶＤ法でパッシべーション
膜９を形成するときにＡｌＡｓ／ＩｎＡｓ超格子４（特
にＡｌＡｓ薄膜）が酸化きれることを防止する。
は、前述のように電極部分以外のＡｌＡｓ／ＩｎＡｓ超
格子４表面は窒化されており、後工程におけるＡｌＡｓ
／ＩｎＡｓ超格子４（特にＡｌＡｓ薄膜）の酸化を防止
する。すなわち、例えば、ＣＶＤ法でパッシべーション
膜９を形成するときにＡｌＡｓ／ＩｎＡｓ超格子４（特
にＡｌＡｓ薄膜）が酸化きれることを防止する。
【００１９】次に本発明の第２の実施の形態にっいて図
３（ａ）、（ｂ）を参照して説明する。
３（ａ）、（ｂ）を参照して説明する。
【００２０】この実施の形態のＦＥＴは、半絶縁性Ｉｎ
Ｐ基板１上に、バッファ層としてアンドープのＩｎZ Ａ
ｌ1-Z Ａｓ層２（０＜ｚ＜１）、チャネル層としてｎ型
Ｉｎy Ｇａ1-y Ａｓ層３Ａ（０＜ｙ＜１）及びアンドー
プのＡｌＡｓ薄膜とＩｎＡｓ薄膜とを交互に積層したＡ
ｌＡｓ／ＩｎＡｓ超格子４を形成した半導体結晶基板を
有し、この半導体結晶基板上に、更に、アンドープのＩ
ｎx Ａｌ1-x Ａｓ層３１（０＜ｚ＜１）及びキャップ層
としてｎ型Ｉｎw Ｇａ1-w Ａｓ層３２（０＜ｗ＜１）が
エビタキシャル成長されている。又、ｎ型Ｉｎw Ｇａ
1-w Ａｓ層３２とオーム性接触をなすソース電極５Ａ及
びドレイン電極６Ａが形成され、これらの間にリセス３
３が形成され、そのリセス３３底部のＩｎx Ａｌ1-x Ａ
ｓ層３１が選択的に除去されて露出したＡｌＡｓ／Ｉｎ
Ａｓ超格子４とショットキー接合を成すゲート電極７Ａ
が形成されている。ショットキー接合以外の領域のＡｌ
Ａｓ／ＩｎＡｓ超格子４はアンドープのＩｎx Ａｌ1-x
Ａｓ層３１にカバ―されている。
Ｐ基板１上に、バッファ層としてアンドープのＩｎZ Ａ
ｌ1-Z Ａｓ層２（０＜ｚ＜１）、チャネル層としてｎ型
Ｉｎy Ｇａ1-y Ａｓ層３Ａ（０＜ｙ＜１）及びアンドー
プのＡｌＡｓ薄膜とＩｎＡｓ薄膜とを交互に積層したＡ
ｌＡｓ／ＩｎＡｓ超格子４を形成した半導体結晶基板を
有し、この半導体結晶基板上に、更に、アンドープのＩ
ｎx Ａｌ1-x Ａｓ層３１（０＜ｚ＜１）及びキャップ層
としてｎ型Ｉｎw Ｇａ1-w Ａｓ層３２（０＜ｗ＜１）が
エビタキシャル成長されている。又、ｎ型Ｉｎw Ｇａ
1-w Ａｓ層３２とオーム性接触をなすソース電極５Ａ及
びドレイン電極６Ａが形成され、これらの間にリセス３
３が形成され、そのリセス３３底部のＩｎx Ａｌ1-x Ａ
ｓ層３１が選択的に除去されて露出したＡｌＡｓ／Ｉｎ
Ａｓ超格子４とショットキー接合を成すゲート電極７Ａ
が形成されている。ショットキー接合以外の領域のＡｌ
Ａｓ／ＩｎＡｓ超格子４はアンドープのＩｎx Ａｌ1-x
Ａｓ層３１にカバ―されている。
【００２１】第１の実施の形態と同じく、ＦＥＴのチャ
ネル層であるｎ型Ｉｎy Ｇａ1-y Ａｓ層３のＩｎ組成比
ｙは０．５３程度が通常使われており、ＩｎＰ基板とは
格子整合である。
ネル層であるｎ型Ｉｎy Ｇａ1-y Ａｓ層３のＩｎ組成比
ｙは０．５３程度が通常使われており、ＩｎＰ基板とは
格子整合である。
【００２２】ＡｌＡｓ／ＩｎＡｓ超格子４も、第１の実
施の形態と同じく、ＡｌＡｓ薄膜とＩｎＡｓ薄膜とを交
互に多数積層したもので、Ｉｎy Ｇａ1-y Ａｓ層３Ａと
接する最初のＡｌＡｓ薄膜１１1 の厚さｔ１1 とＡｌＡ
ｓ薄膜１１1と接するＩｎＡｓ薄膜１０1 の厚さｔ２1
の比ｔ２1 ／ｔ１1 は、Ｉｎy Ｇａ1-y Ａｓ層３Ａと格
子整合するようにｔ２1 ／ｔ１1 ＝０．５２／０．４８
＝１．０８に出来るだけ近くする。更に、ｔ１1 、ｔ２
1 はそれぞれの半導体へテロ接合界面で転位欠陥が発生
しないように出来るだけ臨界膜厚以下となるようにす
る。その上層のＡｌＡｓ薄膜１１2 （厚さｔ１2 ）とＩ
ｎＡｓ薄膜１０2 （厚さｔ２2 ）とについては、ｔ２2
／ｔ１2 を１．０８より小さくする。このように、ｋ番
目のＡｌＡｓ薄膜の厚さｔ１k とＩｎＡｓ薄膜の厚さｔ
２k との比ｔ２k ／ｔ１k は、ｋが１，２，３，・・
・，ｎと大きくなるとともに順次に徐々に小さくする。
ｔ１k＋ｔ２k は一定、ｔ１k 、ｔ２k はそれぞれの半
導体へテロ接合界面で転位欠陥が発生しないように出来
るだけ臨界膜厚以下となるようにする。
施の形態と同じく、ＡｌＡｓ薄膜とＩｎＡｓ薄膜とを交
互に多数積層したもので、Ｉｎy Ｇａ1-y Ａｓ層３Ａと
接する最初のＡｌＡｓ薄膜１１1 の厚さｔ１1 とＡｌＡ
ｓ薄膜１１1と接するＩｎＡｓ薄膜１０1 の厚さｔ２1
の比ｔ２1 ／ｔ１1 は、Ｉｎy Ｇａ1-y Ａｓ層３Ａと格
子整合するようにｔ２1 ／ｔ１1 ＝０．５２／０．４８
＝１．０８に出来るだけ近くする。更に、ｔ１1 、ｔ２
1 はそれぞれの半導体へテロ接合界面で転位欠陥が発生
しないように出来るだけ臨界膜厚以下となるようにす
る。その上層のＡｌＡｓ薄膜１１2 （厚さｔ１2 ）とＩ
ｎＡｓ薄膜１０2 （厚さｔ２2 ）とについては、ｔ２2
／ｔ１2 を１．０８より小さくする。このように、ｋ番
目のＡｌＡｓ薄膜の厚さｔ１k とＩｎＡｓ薄膜の厚さｔ
２k との比ｔ２k ／ｔ１k は、ｋが１，２，３，・・
・，ｎと大きくなるとともに順次に徐々に小さくする。
ｔ１k＋ｔ２k は一定、ｔ１k 、ｔ２k はそれぞれの半
導体へテロ接合界面で転位欠陥が発生しないように出来
るだけ臨界膜厚以下となるようにする。
【００２３】ＡｌＡｓ／ＩｎＡｓ超格子４の上のアンド
ープのＩｎx Ａｌ1-x Ａｓ層３１のＩｎ組成比はｘ＝
０．５２、ｎ型Ｉｎw Ｇａ1-w Ａｓ層３２のＩｎ組成比
はｗ＝０．５３程度にして、ＩｎＰ基板にできるだけ格
子整合させる。
ープのＩｎx Ａｌ1-x Ａｓ層３１のＩｎ組成比はｘ＝
０．５２、ｎ型Ｉｎw Ｇａ1-w Ａｓ層３２のＩｎ組成比
はｗ＝０．５３程度にして、ＩｎＰ基板にできるだけ格
子整合させる。
【００２４】又、ＣＶＤ法で形成された窒化シリコン膜
又は酸化シリコン膜をパッシべーション膜９として有し
ている。
又は酸化シリコン膜をパッシべーション膜９として有し
ている。
【００２５】第２の実施の形態の電界効果トランジスタ
では、前述のようにゲート電極部分以外のＡｌＡｓ／Ｉ
ｎＡｓ超格子４はアンドープのＩｎw Ａｌ1-w Ａｓ層３
１でカバーされており、製造工程中の熱処理の際に超格
子４（特にＡｌＡｓ薄膜）が酸化されることを防止す
る。
では、前述のようにゲート電極部分以外のＡｌＡｓ／Ｉ
ｎＡｓ超格子４はアンドープのＩｎw Ａｌ1-w Ａｓ層３
１でカバーされており、製造工程中の熱処理の際に超格
子４（特にＡｌＡｓ薄膜）が酸化されることを防止す
る。
【００２６】
【実施例】本発明の第１の実施例についてその製造工程
に沿って説明する。
に沿って説明する。
【００２７】まず、図２（ａ）に示すように、半絶縁性
ＩｎＰ基板上に、０．２μｍ〜２μｍ、バッファ層とし
て例えば１μｍ厚さのアンドープのＩｎZ Ａｌ1-Z Ａｓ
層２を形成し、ＦＥＴのチャネル層として１０ｎｍ〜３
０ｎｍ、例えば２０ｎｍ厚さのＧｅドープのｎ型Ｉｎy
Ｇａ1-y Ａｓ層３（Ｇｅドーピング濃度は２×１０l8ｃ
ｍ-3、ｙは、ＩｎＰ基板とは格子整合するよう０．５３
に設定する。）を形成し、ＡｌＡｓ／ＩｎＡｓ超格子４
（厚さ５０ｎｍ）を分子線エピタキシー法（ＭＢＥ）で
エピタキシャル成長した半導体結晶基板を準備する。Ａ
ｌＡｓ／ＩｎＡｓ超格子４はＡｌＡｓ薄膜とＩｎＡｓ薄
膜とを交互に多数積層したもので、ｎ型Ｉｎy Ｇａ1-y
Ａｓ層３と接する最初のＡｌＡｓ薄膜１１1 の厚さｔ１
1 とそのＡｌＡｓ薄膜１１1 と接するＩｎＡｓ薄膜１０
1 の厚さｔ２1 の比ｔ２1 ／ｔ１1 は、ｎ型Ｉｎy Ｇａ
1-y Ａｓ層と格子整合するようにｔ２1 ／ｔ１1 ＝５．
２ｎｍ／４．８ｎｍ＝１．０８にした。ｋ番目のＡｌＡ
ｓ薄膜の厚さｔ１k とＩｎＡｓ薄膜の厚さｔ２k との比
ｔ２k ／ｔ１k は、ｋが１，２，３，・・・，ｎと大き
くなるとともに順次に徐々に小さくし、ゲート電極と接
する最上部で０．０６（ｎ＝５）、ｔ１k ＋ｔ２k は１
０ｎｍ一定とした。
ＩｎＰ基板上に、０．２μｍ〜２μｍ、バッファ層とし
て例えば１μｍ厚さのアンドープのＩｎZ Ａｌ1-Z Ａｓ
層２を形成し、ＦＥＴのチャネル層として１０ｎｍ〜３
０ｎｍ、例えば２０ｎｍ厚さのＧｅドープのｎ型Ｉｎy
Ｇａ1-y Ａｓ層３（Ｇｅドーピング濃度は２×１０l8ｃ
ｍ-3、ｙは、ＩｎＰ基板とは格子整合するよう０．５３
に設定する。）を形成し、ＡｌＡｓ／ＩｎＡｓ超格子４
（厚さ５０ｎｍ）を分子線エピタキシー法（ＭＢＥ）で
エピタキシャル成長した半導体結晶基板を準備する。Ａ
ｌＡｓ／ＩｎＡｓ超格子４はＡｌＡｓ薄膜とＩｎＡｓ薄
膜とを交互に多数積層したもので、ｎ型Ｉｎy Ｇａ1-y
Ａｓ層３と接する最初のＡｌＡｓ薄膜１１1 の厚さｔ１
1 とそのＡｌＡｓ薄膜１１1 と接するＩｎＡｓ薄膜１０
1 の厚さｔ２1 の比ｔ２1 ／ｔ１1 は、ｎ型Ｉｎy Ｇａ
1-y Ａｓ層と格子整合するようにｔ２1 ／ｔ１1 ＝５．
２ｎｍ／４．８ｎｍ＝１．０８にした。ｋ番目のＡｌＡ
ｓ薄膜の厚さｔ１k とＩｎＡｓ薄膜の厚さｔ２k との比
ｔ２k ／ｔ１k は、ｋが１，２，３，・・・，ｎと大き
くなるとともに順次に徐々に小さくし、ゲート電極と接
する最上部で０．０６（ｎ＝５）、ｔ１k ＋ｔ２k は１
０ｎｍ一定とした。
【００２８】次に、図２（ｂ）に示すように、光学露光
のリソグラフィー法図示しない所望のレジスト膜パター
ン（ソース電極形成領域及びドレイン電極形成領域上に
それぞれ開口を有している。）をＡｌＡｓ／ＩｎＡｓ超
格子４上に形成し、ＡｕＧｅ（１５０ｎｍ）／Ｎｉ（４
０ｎｍ）膜の真空蒸着による形成後リフトオフした後、
水素雰囲気中で４５０℃、２分間の熱処理によって合金
化することによって、ＡｌＡｓ／ＩｎＡｓ超格子４とオ
ーミック接合をなすソース領域５及びドレイン領域６を
形成する。
のリソグラフィー法図示しない所望のレジスト膜パター
ン（ソース電極形成領域及びドレイン電極形成領域上に
それぞれ開口を有している。）をＡｌＡｓ／ＩｎＡｓ超
格子４上に形成し、ＡｕＧｅ（１５０ｎｍ）／Ｎｉ（４
０ｎｍ）膜の真空蒸着による形成後リフトオフした後、
水素雰囲気中で４５０℃、２分間の熱処理によって合金
化することによって、ＡｌＡｓ／ＩｎＡｓ超格子４とオ
ーミック接合をなすソース領域５及びドレイン領域６を
形成する。
【００２９】その後、電子線リソグラフィーでゲート電
極形成領域上に開口を有す図示しないレジスト膜パター
ンを形成後、Ａｌの蒸着およびリフトオフ法でＡｌＡｓ
／ＩｎＡｓ超格子４とショットキー接合をなすゲート電
極７を形成する。ゲート長は０．２μｍとした。
極形成領域上に開口を有す図示しないレジスト膜パター
ンを形成後、Ａｌの蒸着およびリフトオフ法でＡｌＡｓ
／ＩｎＡｓ超格子４とショットキー接合をなすゲート電
極７を形成する。ゲート長は０．２μｍとした。
【００３０】ゲート電極７とソース電極５、ドレイン電
極６形成後、アンモニアガスを利用して発生させた窒素
プラズマ中で１０分間、３００℃に加熱することで、約
３ｎｍの窒化層８が形成されたＡｌＡｓ／ＩｎＡｓ超格
子４が得られる。ソース電極５とゲート電極７との間、
及び、ゲート電極７とソース電極５との間のＡｌＡｓ／
ＩｎＡｓ超格子４の表面は、ＡｌＡｓ／ＩｎＡｓ超格子
表面を窒素プラズマで窒化した窒化層８に覆われる。窒
化する際に、Ａｓが表面近傍から半導体外部へ抜けてＮ
に置換されるので窒化層８の表面には主に窒化アルミニ
ウム及び窒化インジウムでなる窒化物膜（Ａｌ−Ｉｎ−
Ｎ膜）が形成される。このＡｌ−Ｉｎ−Ｎ膜は緻密でＡ
ｌＡｓ／ＩｎＡｓ超格子４の表面からの酸化を防ぐこと
が出来る。
極６形成後、アンモニアガスを利用して発生させた窒素
プラズマ中で１０分間、３００℃に加熱することで、約
３ｎｍの窒化層８が形成されたＡｌＡｓ／ＩｎＡｓ超格
子４が得られる。ソース電極５とゲート電極７との間、
及び、ゲート電極７とソース電極５との間のＡｌＡｓ／
ＩｎＡｓ超格子４の表面は、ＡｌＡｓ／ＩｎＡｓ超格子
表面を窒素プラズマで窒化した窒化層８に覆われる。窒
化する際に、Ａｓが表面近傍から半導体外部へ抜けてＮ
に置換されるので窒化層８の表面には主に窒化アルミニ
ウム及び窒化インジウムでなる窒化物膜（Ａｌ−Ｉｎ−
Ｎ膜）が形成される。このＡｌ−Ｉｎ−Ｎ膜は緻密でＡ
ｌＡｓ／ＩｎＡｓ超格子４の表面からの酸化を防ぐこと
が出来る。
【００３１】更に、従来と同様に、プラズマＣＶＤ法で
ｌ００ｎｍの厚さの図示しない窒化シリコン膜をパッシ
ベーション膜として形成し、開口を設けてソース電極配
線、ドレイン電極配線及びゲート電極配線を形成する。
ｌ００ｎｍの厚さの図示しない窒化シリコン膜をパッシ
ベーション膜として形成し、開口を設けてソース電極配
線、ドレイン電極配線及びゲート電極配線を形成する。
【００３２】本実施例の電界効果トランジスタでは、前
述のように電極部分以外のＡｌＡｓ／ＩｎＡｓ超格子４
表面は窒化されており、後工程におけるＡｌＡｓ／Ｉｎ
Ａｓ超格子４（特にＡｌＡｓ薄膜）の酸化を防止する。
すなわち、例えば、ＣＶＤ法でパッシべーション膜９を
形成するときにＡｌＡｓ／ＩｎＡｓ超格子４（特にＡｌ
Ａｓ薄膜）が酸化きれることを防止する。
述のように電極部分以外のＡｌＡｓ／ＩｎＡｓ超格子４
表面は窒化されており、後工程におけるＡｌＡｓ／Ｉｎ
Ａｓ超格子４（特にＡｌＡｓ薄膜）の酸化を防止する。
すなわち、例えば、ＣＶＤ法でパッシべーション膜９を
形成するときにＡｌＡｓ／ＩｎＡｓ超格子４（特にＡｌ
Ａｓ薄膜）が酸化きれることを防止する。
【００３３】本実施例のＦＥＴは、ゲートバイアス電圧
＋０．５Ｖ印加時にゲート漏れ電流は１×１０-1から１
×１０-2Ａ／ｃｍ-2程度であり、従来例のＦＥＴと同程
度のゲート漏れ電流値であり、従来例のＡｌＡｓ／Ｉｎ
Ａｓ超格子を有するＦＥＴの優れた電気的特性を有して
いることが認められた。
＋０．５Ｖ印加時にゲート漏れ電流は１×１０-1から１
×１０-2Ａ／ｃｍ-2程度であり、従来例のＦＥＴと同程
度のゲート漏れ電流値であり、従来例のＡｌＡｓ／Ｉｎ
Ａｓ超格子を有するＦＥＴの優れた電気的特性を有して
いることが認められた。
【００３４】かつ、従来例のＡｌＡｓ／ＩｎＡｓ超格子
を有するＦＥＴの問題は発生しなかった。すなわち、製
造工程中にＡｌＡｓ／ＩｎＡｓ超格子の最表面の薄いＩ
ｎＡｓ薄膜が除去され、ＡｌＡｓ薄膜が露出して酸化し
たり、または、薄いＩｎＡｓ薄膜を通して表面から酸素
がＡｌＡｓ／ＩｎＡｓ超格子内に入り込み、表面近傍の
ＡｌＡｓ薄膜の酸化が進行するという問題は発生しなか
った。また、素子の通電中に、ＡｌＡｓ／ＩｎＡｓ超格
子中のＡｌＡｓ薄膜の酸化が進行して、長期的なドレイ
ン電流の変動など素子信頼性上の問題も発生しなかっ
た。
を有するＦＥＴの問題は発生しなかった。すなわち、製
造工程中にＡｌＡｓ／ＩｎＡｓ超格子の最表面の薄いＩ
ｎＡｓ薄膜が除去され、ＡｌＡｓ薄膜が露出して酸化し
たり、または、薄いＩｎＡｓ薄膜を通して表面から酸素
がＡｌＡｓ／ＩｎＡｓ超格子内に入り込み、表面近傍の
ＡｌＡｓ薄膜の酸化が進行するという問題は発生しなか
った。また、素子の通電中に、ＡｌＡｓ／ＩｎＡｓ超格
子中のＡｌＡｓ薄膜の酸化が進行して、長期的なドレイ
ン電流の変動など素子信頼性上の問題も発生しなかっ
た。
【００３５】本発明の第２の実施例についてその製造工
程に沿って説明する。
程に沿って説明する。
【００３６】第１の実施例の場合と同様に、図４（ａ）
に示すように、半絶縁性ＩｎＰ基板１上に、バッファ層
として厚さ０．２μｍ〜２μｍ、例えば、０．５μｍの
アンドープのＩｎZ Ａｌ1-Z Ａｓ層２を形成し、ＦＥＴ
のチャネル層として厚さ１０ｎｍ〜３０ｎｍ、例えば、
１５ｎｍ程度の厚さのＧｅドープのｎ型Ｉｎy Ｇａ1-y
Ａｓ層３Ａ（Ｇｅドーピング濃度は２×１０18ｃｍ-3、
ｙは、ＩｎＰ基板と格子整合するよう０．５３に設定す
る。）を形成し、ＡｌＡｓ／ＩｎＡｓ超格子４（厚さ５
０ｎｍ）をＭＢＥ法で形成した半導体基板を準備する。
に示すように、半絶縁性ＩｎＰ基板１上に、バッファ層
として厚さ０．２μｍ〜２μｍ、例えば、０．５μｍの
アンドープのＩｎZ Ａｌ1-Z Ａｓ層２を形成し、ＦＥＴ
のチャネル層として厚さ１０ｎｍ〜３０ｎｍ、例えば、
１５ｎｍ程度の厚さのＧｅドープのｎ型Ｉｎy Ｇａ1-y
Ａｓ層３Ａ（Ｇｅドーピング濃度は２×１０18ｃｍ-3、
ｙは、ＩｎＰ基板と格子整合するよう０．５３に設定す
る。）を形成し、ＡｌＡｓ／ＩｎＡｓ超格子４（厚さ５
０ｎｍ）をＭＢＥ法で形成した半導体基板を準備する。
【００３７】ＡｌＡｓ／ＩｎＡｓ超格子４は、ＡｌＡｓ
薄膜とＩｎＡｓ薄膜とを交互に複数積層したもので、図
３（ｂ）に示すように、ｎ型Ｉｎy Ｇａ1-y Ａｓ層３Ａ
と接する最初のＡｌＡｓ薄膜１１1 の厚さｔｌ1 とその
ＡｌＡｓ薄膜１１1 と接するＩｎＡｓ薄膜１０1 の厚さ
ｔ２1 の比ｔ２1 ／ｔ１1 は、ｎ型Ｉｎy Ｇａ1-y Ａｓ
層３Ａと格子整合するようにｔ２1 ／ｔ１1 ＝０．５２
／０．４８＝１．０８に出来るだけ近くする。更に、ｔ
１1 、ｔ２1 はそれぞれの半導体ヘテロ接合界面で転位
欠陥が発生しないように臨界膜厚以下のそれぞれ約４．
８ｎｍと５．２ｎｍとなる様にする。以後、上層のＡｌ
Ａｓ薄膜１１k （ｋ＝２，３，・・・，ｎ）とＩｎＡｓ
薄膜１０k （ｋ＝２，３，・・・，ｎ）はこの順で隣り
合う２つの層に分けたとき、それぞれ２層の膜厚の和
（１１k ＋１０k ）が約１０ｎｍとなり、かつｔ２k ／
ｔ１kが上部になる（ｋが大きくなる）につれ徐々に小
さくなり、最後にゲート電極と接する最上部でｔ２n ／
ｔ１n ＝０．０６程度になるようにＡｌＡｓ薄膜とＩｎ
Ａｓ薄膜を積層した。本実施例では、ｎ＝５とした。
薄膜とＩｎＡｓ薄膜とを交互に複数積層したもので、図
３（ｂ）に示すように、ｎ型Ｉｎy Ｇａ1-y Ａｓ層３Ａ
と接する最初のＡｌＡｓ薄膜１１1 の厚さｔｌ1 とその
ＡｌＡｓ薄膜１１1 と接するＩｎＡｓ薄膜１０1 の厚さ
ｔ２1 の比ｔ２1 ／ｔ１1 は、ｎ型Ｉｎy Ｇａ1-y Ａｓ
層３Ａと格子整合するようにｔ２1 ／ｔ１1 ＝０．５２
／０．４８＝１．０８に出来るだけ近くする。更に、ｔ
１1 、ｔ２1 はそれぞれの半導体ヘテロ接合界面で転位
欠陥が発生しないように臨界膜厚以下のそれぞれ約４．
８ｎｍと５．２ｎｍとなる様にする。以後、上層のＡｌ
Ａｓ薄膜１１k （ｋ＝２，３，・・・，ｎ）とＩｎＡｓ
薄膜１０k （ｋ＝２，３，・・・，ｎ）はこの順で隣り
合う２つの層に分けたとき、それぞれ２層の膜厚の和
（１１k ＋１０k ）が約１０ｎｍとなり、かつｔ２k ／
ｔ１kが上部になる（ｋが大きくなる）につれ徐々に小
さくなり、最後にゲート電極と接する最上部でｔ２n ／
ｔ１n ＝０．０６程度になるようにＡｌＡｓ薄膜とＩｎ
Ａｓ薄膜を積層した。本実施例では、ｎ＝５とした。
【００３８】更に、厚さ１０ｎｍ〜２０ｎｍ、例えば、
１５ｎｍのＩｎＰ基板１と格子整合するアンドープのＩ
ｎx Ａｌ1-x Ａｓ層３１（ｘ＝０．５２）と、キャップ
層として厚さ２０ｎｍ〜１００ｎｍ、例えば、３０ｎｍ
のｎ型Ｉｎw Ｇａ1-w Ａｓ層３２（ｗ＝０．５３）をエ
ピタキシャル成長する。
１５ｎｍのＩｎＰ基板１と格子整合するアンドープのＩ
ｎx Ａｌ1-x Ａｓ層３１（ｘ＝０．５２）と、キャップ
層として厚さ２０ｎｍ〜１００ｎｍ、例えば、３０ｎｍ
のｎ型Ｉｎw Ｇａ1-w Ａｓ層３２（ｗ＝０．５３）をエ
ピタキシャル成長する。
【００３９】次に、図４（ｂ）に示すように、ｉ線リソ
グラフィーにより、ｎ型Ｉｎw Ｇａ1-w Ａｓ層３２をＨ
Ｂｒガスを用いたプラズマエッチングで除去して、幅
０．６μｍのリセス３３を形成する。次に、図４（ｃ）
に示すように、ＡｕＧｅ合金膜とＮｉ膜とでなるソース
電極５Ａ及びドレイン電極６Ａを形成する。次に、電子
線リソグラフィーで、幅０．２μｍの開口３５を有する
レジスト膜３４を形成する。 次に、図５（ａ）に示す
ように、このレジスト膜３４をマスクにしてアンドープ
のＩｎx Ａｌ1-x Ａｓ層３１をリン酸と過酸化水素の水
溶液を用いて除去する。この時若干のサイドエッチが生
じる。
グラフィーにより、ｎ型Ｉｎw Ｇａ1-w Ａｓ層３２をＨ
Ｂｒガスを用いたプラズマエッチングで除去して、幅
０．６μｍのリセス３３を形成する。次に、図４（ｃ）
に示すように、ＡｕＧｅ合金膜とＮｉ膜とでなるソース
電極５Ａ及びドレイン電極６Ａを形成する。次に、電子
線リソグラフィーで、幅０．２μｍの開口３５を有する
レジスト膜３４を形成する。 次に、図５（ａ）に示す
ように、このレジスト膜３４をマスクにしてアンドープ
のＩｎx Ａｌ1-x Ａｓ層３１をリン酸と過酸化水素の水
溶液を用いて除去する。この時若干のサイドエッチが生
じる。
【００４０】次に、図５（ｂ）に示すように、Ｔｉ膜
（２０ｎｍ）、Ｐｔ膜（１００ｎｍ）及びＡｕ膜（２０
０ｎｍ）をこの順に真空蒸着して、ゲート金属膜３６を
形成する。前述の開口３５を途中まで埋めるとともにレ
ジスト膜３４表面部分と分離されたゲート金属膜３６
（７Ａ）を形成する。次に、レジスト膜３４を除去す
る。このように、リフトオフ法で、図３（ａ）に示すよ
うに、ＡｌＡｓ／ＩｎＡｓ超格子４とショットキー接合
をなすゲート電極７Ａを形成する。ここでは、アンドー
プのＩｎx Ａｌ1-x Ａｓ層３１をエッチングするための
レジスト膜３４をそのまま用いてゲート電極を形成した
が、レジスト膜３４を除去した後、改めて、露出したＡ
ｌＡｓ／ＩｎＡｓ超格子４とその周辺部のＩｎx Ａｌ
1-x Ａｓ層３１上に開口を有するレジスト膜を形成し
て、リフトオフ法によりゲート電極を形成してもよい。
ただし、ゲート電極がｎ型Ｉｎw Ｇａ1-w Ａｓ層３２に
接触しないようにする。次に、パッシベーション膜６と
して、厚さ１００ｎｍの酸化シリコン膜をＣＶＤ法で形
成し、ソース電極５Ａ，ドレイン電極６Ａ及びゲート電
極７Ａにそれぞれ達する図示しない開口を設け、ソース
電極配線、ドレイン電極配線及びゲート電極配線を設け
る。
（２０ｎｍ）、Ｐｔ膜（１００ｎｍ）及びＡｕ膜（２０
０ｎｍ）をこの順に真空蒸着して、ゲート金属膜３６を
形成する。前述の開口３５を途中まで埋めるとともにレ
ジスト膜３４表面部分と分離されたゲート金属膜３６
（７Ａ）を形成する。次に、レジスト膜３４を除去す
る。このように、リフトオフ法で、図３（ａ）に示すよ
うに、ＡｌＡｓ／ＩｎＡｓ超格子４とショットキー接合
をなすゲート電極７Ａを形成する。ここでは、アンドー
プのＩｎx Ａｌ1-x Ａｓ層３１をエッチングするための
レジスト膜３４をそのまま用いてゲート電極を形成した
が、レジスト膜３４を除去した後、改めて、露出したＡ
ｌＡｓ／ＩｎＡｓ超格子４とその周辺部のＩｎx Ａｌ
1-x Ａｓ層３１上に開口を有するレジスト膜を形成し
て、リフトオフ法によりゲート電極を形成してもよい。
ただし、ゲート電極がｎ型Ｉｎw Ｇａ1-w Ａｓ層３２に
接触しないようにする。次に、パッシベーション膜６と
して、厚さ１００ｎｍの酸化シリコン膜をＣＶＤ法で形
成し、ソース電極５Ａ，ドレイン電極６Ａ及びゲート電
極７Ａにそれぞれ達する図示しない開口を設け、ソース
電極配線、ドレイン電極配線及びゲート電極配線を設け
る。
【００４１】第２の実施例の電界効果トランジスタで
は、前述のようにゲート電極７Ａ部分以外のＡｌＡｓ／
ＩｎＡｓ超格子４のほぼ全面がアンドープのＩｎx Ａｌ
1-x Ａｓ層３１でカバーきれており、製造工程中の熱処
理の際にＡｌＡｓ／ＩｎＡｓ超格子４（特にＡｌＡｓ薄
膜）が酸化されることを防止する。
は、前述のようにゲート電極７Ａ部分以外のＡｌＡｓ／
ＩｎＡｓ超格子４のほぼ全面がアンドープのＩｎx Ａｌ
1-x Ａｓ層３１でカバーきれており、製造工程中の熱処
理の際にＡｌＡｓ／ＩｎＡｓ超格子４（特にＡｌＡｓ薄
膜）が酸化されることを防止する。
【００４２】本実施例のＦＥＴは、ゲートバイアス電圧
＋０．５Ｖ印加時にゲート漏れ電流は１×１０-1から１
×１０-2Ａ／ｃｍ-2程度であり、従来例のＦＥＴと同程
度のゲート洩れ電流値であり、従来例のＡｌＡｓ／Ｉｎ
Ａｓ超格子の効果が認められた。
＋０．５Ｖ印加時にゲート漏れ電流は１×１０-1から１
×１０-2Ａ／ｃｍ-2程度であり、従来例のＦＥＴと同程
度のゲート洩れ電流値であり、従来例のＡｌＡｓ／Ｉｎ
Ａｓ超格子の効果が認められた。
【００４３】かつ、従来例のＡｌＡｓ／ＩｎＡｓ超格子
を有するＦＥＴの問題は発生しなかった。すなわち、製
造工程中にＡｌＡｓ／ＩｎＡｓ超格子が酸化したり、又
は、表面から酸素がＡｌＡｓ／ＩｎＡｓ超格子内に入り
込み、ＡｌＡｓ／ＩｎＡｓ超格子表面近傍の層の酸化が
進行するという問題は発生しなかった。また、素子の通
電中に、ＡｌＡｓ／ＩｎＡｓ超格子中のＡｌＡｓ薄膜の
酸化が進行して、長期的なドレイン電流変動など素子信
頼性上の問題も発生しなかった。
を有するＦＥＴの問題は発生しなかった。すなわち、製
造工程中にＡｌＡｓ／ＩｎＡｓ超格子が酸化したり、又
は、表面から酸素がＡｌＡｓ／ＩｎＡｓ超格子内に入り
込み、ＡｌＡｓ／ＩｎＡｓ超格子表面近傍の層の酸化が
進行するという問題は発生しなかった。また、素子の通
電中に、ＡｌＡｓ／ＩｎＡｓ超格子中のＡｌＡｓ薄膜の
酸化が進行して、長期的なドレイン電流変動など素子信
頼性上の問題も発生しなかった。
【００４４】以上、ｔ２ｋ／ｔ１ｋを変化させる場合に
つて説明したが、例えば、１．０８と一定にした場合に
も効果がある。ＡｌＡｓ／ＩｎＡｓ超格子表面を窒化す
る場合については、言うまでもないが、化学的に不安定
で酸化されやすいＡｌＡｓを含む超格子より安定なＩｎ
x Ａｌ1-x Ａｓ層（混晶）で被覆した方が酸化されにく
いからである。
つて説明したが、例えば、１．０８と一定にした場合に
も効果がある。ＡｌＡｓ／ＩｎＡｓ超格子表面を窒化す
る場合については、言うまでもないが、化学的に不安定
で酸化されやすいＡｌＡｓを含む超格子より安定なＩｎ
x Ａｌ1-x Ａｓ層（混晶）で被覆した方が酸化されにく
いからである。
【００４５】以上、第１の実施の形態、第２の実施の形
態、第１の実施例及び第２の実施例では、ＡｌＡｓ薄膜
にＩｎＡｓ薄膜を堆積したが、この順序を変えて、Ｉｎ
Ａｓ薄膜にＡｌＡｓ薄膜を堆積してもよいことは、改め
て詳細に説明をするまでもなく明らかなことである。
態、第１の実施例及び第２の実施例では、ＡｌＡｓ薄膜
にＩｎＡｓ薄膜を堆積したが、この順序を変えて、Ｉｎ
Ａｓ薄膜にＡｌＡｓ薄膜を堆積してもよいことは、改め
て詳細に説明をするまでもなく明らかなことである。
【００４６】
【発明の効果】本発明の効果は、ＦＥＴ製造工程中にＡ
ｌＡｓ／ＩｎＡｓ超格子のＡｌＡｓ薄膜の酸化を防止
し、かつ通電中にもＡｌＡｓ薄膜の酸化を抑制し、素子
の製造工程に素子性能のバラツキを低減し、素子特性の
長期安定性を得ることである。
ｌＡｓ／ＩｎＡｓ超格子のＡｌＡｓ薄膜の酸化を防止
し、かつ通電中にもＡｌＡｓ薄膜の酸化を抑制し、素子
の製造工程に素子性能のバラツキを低減し、素子特性の
長期安定性を得ることである。
【００４７】その理由は、従来のＦＥＴのゲート電極を
形成した後、結晶表面近傍のＡｌＡｓ／ＩｎＡｓ超格子
中のＡｌＡｓ薄膜，ＩｎＡｓ薄膜を窒化して窒化物膜
（Ａｌ−Ｉｎ−Ｎ膜）を形成し、結晶表面の安定化を行
う。このＡｌ−Ｉｎ−Ｎ膜は安定でかつ緻密であり、表
面からの酸素の進入を阻止して、ＡｌＡｓ薄膜の酸化を
防ぐ。
形成した後、結晶表面近傍のＡｌＡｓ／ＩｎＡｓ超格子
中のＡｌＡｓ薄膜，ＩｎＡｓ薄膜を窒化して窒化物膜
（Ａｌ−Ｉｎ−Ｎ膜）を形成し、結晶表面の安定化を行
う。このＡｌ−Ｉｎ−Ｎ膜は安定でかつ緻密であり、表
面からの酸素の進入を阻止して、ＡｌＡｓ薄膜の酸化を
防ぐ。
【００４８】または、従来のＦＥＴの結晶構造を変え
て、ＡｌＡｓ／ＩｎＡｓ超格子の上にＩｎＰ基板と格子
整合するＩｎx Ａｌ1-x Ａｓ層を形成して、ＡｌＡｓ薄
膜が直接表面に出ることを防止する。このＩｎx Ａｌ
1-x Ａｓ層はリセス形成を行って部分的に除去し、その
開口部分にゲート電極を形成する。Ｉｎx Ａｌ1-x Ａｓ
層も、通常素子製造工程中または素子通電中では安定
で、ＡｌＡｓ薄膜の酸化を防ぐことが出来る。
て、ＡｌＡｓ／ＩｎＡｓ超格子の上にＩｎＰ基板と格子
整合するＩｎx Ａｌ1-x Ａｓ層を形成して、ＡｌＡｓ薄
膜が直接表面に出ることを防止する。このＩｎx Ａｌ
1-x Ａｓ層はリセス形成を行って部分的に除去し、その
開口部分にゲート電極を形成する。Ｉｎx Ａｌ1-x Ａｓ
層も、通常素子製造工程中または素子通電中では安定
で、ＡｌＡｓ薄膜の酸化を防ぐことが出来る。
【図１】本発明の第１の実施の形態及び第１の実施例に
ついて説明するためのＦＥＴチップの断面図（図１
（ａ））及びＡｌＡｓ／ＩｎＡｓ超格子部の拡大断面図
（図１（ｂ））。
ついて説明するためのＦＥＴチップの断面図（図１
（ａ））及びＡｌＡｓ／ＩｎＡｓ超格子部の拡大断面図
（図１（ｂ））。
【図２】本発明の第１の実施例について製造工程に沿っ
て説明するための（ａ）〜（ｃ）に分図して示す工程順
断面図。
て説明するための（ａ）〜（ｃ）に分図して示す工程順
断面図。
【図３】本発明の第２の実施の形態及び第２の実施例に
ついて説明するためのＦＥＴチップの断面図（図３
（ａ））及びＡｌＡｓ／ＩｎＡｓ超格子部の拡大断面図
（図３（ｂ））。
ついて説明するためのＦＥＴチップの断面図（図３
（ａ））及びＡｌＡｓ／ＩｎＡｓ超格子部の拡大断面図
（図３（ｂ））。
【図４】本発明の第２の実施例について製造工程に沿っ
て説明するための（ａ）〜（ｃ）に分図して示す工程順
断面図。
て説明するための（ａ）〜（ｃ）に分図して示す工程順
断面図。
【図５】図４に続いて（ａ）、（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図６】従来例について説明するためのＦＥＴチップの
断面図。
断面図。
【符号の説明】 １ 半絶縁性ＩｎＰ基板 ２ ＩｎZ Ａｌ1-Z Ａｓ層（バッファ層） ３，３Ａ ｎ型Ｉｎy Ｇａ1-y Ａｓ層（チャネル層） ４ ＡｌＡｓ／ＩｎＡｓ超格子 ５，５Ａ ソース電極 ６，６Ａ ドレイン電極 ７，７Ａ ゲート電極 ８ 窒化層 ９ パッシベーション膜 １０1 ，１０2 ，・・・，１０n ＩｎＡｓ薄膜 １１1 ，１１2 ，・・・，１１n ＡｌＡｓ薄膜 ３１ アンドープのＩｎx Ａｌ1-x Ａｓ層 ３２ ｎ型Ｉｎw Ｇａ1-w Ａｓ層 ３３ リセス ３４ レジスト膜 ３５ 開口 ３６ ゲート金属膜 ５１ 半絶縁性ＩｎＰ基板 ５２ ＩｎZ Ａｌ1-Z Ａｓ層（バッファ層） ５３ Ｉｎy Ｇａ1-y Ａｓ層（チャネル層） ５４ ＡｌＡｓ／ＩｎＡｓ超格子 ５５ ソース電極 ５６ ドレイン電極 ５７ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/201 H01L 29/812 H01L 29/872
Claims (9)
- 【請求項１】 ＡｌＡｓ薄膜（又はＩｎＡｓ薄膜）とＩ
ｎＡｓ薄膜（又はＡｌＡｓ薄膜）とを交互に積層し、隣
り合う前記ＡｌＡｓ薄膜の膜厚ｔ１k （ｋ＝１，２，・
・・，ｎ）と前記ＩｎＡｓ薄膜の膜厚ｔ２k （ｋ＝１，
２，・・・，ｎ）の比ｔ２k ／ｔ１k が上層に向かって
一定若しくは減少する構造のＡｌＡｓ／ＩｎＡｓ超格子
をショットキー接合ゲート電極直下に有する電界効果ト
ランジスタにおいて、前記ＡｌＡｓ／ＩｎＡｓ超格子の
前記ゲート電極と接する部分並びにソース電極及びドレ
イン電極とそれぞれ接触する部分以外の前記ＡｌＡｓ／
ＩｎＡｓ超格子表面が窒化されていることを特徴とする
電界効果トランジスタ。 - 【請求項２】 半導体基板にバッファ層、チャネル層及
びＡｌＡｓ薄膜（又はＩｎＡｓ薄膜）とＩｎＡｓ薄膜
（又はＡｌＡｓ薄膜）とを交互に積層し、隣り合う前記
ＡｌＡｓ薄膜の膜厚ｔ１k （ｋ＝１，２，・・・，ｎ）
と前記ＩｎＡｓ薄膜の膜厚ｔ２k（ｋ＝１，２，・・
・，ｎ）の比ｔ２k ／ｔ１k が上層に向かって一定若し
くは減少する構造のＡｌＡｓ／ＩｎＡｓ超格子を順次に
形成して半導体結晶基板を準備する工程と、前記ＡｌＡ
ｓ／ＩｎＡｓ超格子表面に選択的に所定の金属膜を形成
し熱処理を行って互いに対向して配置されたソース電極
及びドレイン電極を形成する工程と、前記ソース電極と
ドレイン電極との間のＡｌＡｓ／ＩｎＡｓ超格子表面に
ショットキー接合をなすゲート電極を形成する工程と、
前記ゲート電極の設けられていないＡｌＡｓ／ＩｎＡｓ
超格子表面を窒化する工程とを有することを特徴とする
電界効果トランジスタの製造方法。 - 【請求項３】 アンモニアガスを使用して発生した窒素
プラズマ中でＡｌ／Ａｓ超格子表面を窒化する請求項２
記載の電界効果トランジスタの製造方法。 - 【請求項４】 半導体基板が半絶縁性ＩｎＰ基板、バッ
ファ層がＩｎz Ａｌ1-z Ａｓ層（０＜ｚ＜１）、チャネ
ル層がｎ型Ｉｎy Ｇａ1-y Ａｓ層（０＜ｙ＜１）である
請求項２又は３記載の電界効果トランジスタの製造方
法。 - 【請求項５】 ＡｌＡｓ薄膜（又はＩｎＡｓ薄膜）とＩ
ｎＡｓ薄膜（又はＡｌＡｓ薄膜）とを交互に積層し、隣
り合う前記ＡｌＡｓ薄膜の膜厚ｔ１k （ｋ＝１，２，・
・・，ｎ）と前記ＩｎＡｓ薄膜の膜厚ｔ２k （ｋ＝１，
２，・・・，ｎ）の比ｔ２k ／ｔ１k が上層に向かって
一定若しくは減少する構造のＡｌＡｓ／ＩｎＡｓ超格子
をショットキー接合ゲート電極直下に有する電界効果ト
ランジスタにおいて、前記ゲート電極と接する部分以外
の前記ＡｌＡｓ／ＩｎＡｓ超格子上に、Ｉｎx Ａｌ1-x
Ａｓ層（０＜ｘ＜１）を有することを特徴とする電界効
果トランジスタ。 - 【請求項６】 Ｉｎ組成比ｘが０．５２≦ｘ＜１である
請求項５記載の電界効果トランジスタ。 - 【請求項７】 半導体基板にバッファ層、チャネル層及
びＡｌＡｓ薄膜（又はＩｎＡｓ薄膜）とＩｎＡｓ薄膜
（又はＡｌＡｓ薄膜）とを交互に積層し、隣り合う前記
ＡｌＡｓ薄膜の膜厚ｔ１k （ｋ＝１，２，・・・，ｎ）
と前記ＩｎＡｓ薄膜の膜厚ｔ２k （ｋ＝１，２，・・
・，ｎ）の比ｔ２k ／ｔ１k が上層に向かって一定若し
くは減少する構造のＡｌＡｓ／ＩｎＡｓ超格子を順次に
形成して半導体結晶基板を準備する工程と、前記ＡｌＡ
ｓ／ＩｎＡｓ超格子にＩｎx Ａｌ1-x Ａｓ層（０＜ｘ＜
１）及び一導電型Ｉｎw Ｇａ1-w Ａｓ層（０＜ｗ＜１）
を順次に堆積し前記一導電型Ｉｎw Ｇａ1-w Ａｓ層を選
択的に除去して前記Ｉｎx Ａｌ1-x Ａｓ層表面を露出す
るリセスを形成する工程と、前記リセスを間に挟んで前
記一導電型Ｉｎw Ｇａ1-w Ａｓ層にそれぞれオーム性接
触するソース電極及びドレイン電極を形成する工程と、
リソグラフィー法により前記リセス部のＩｎxＡｌ1-x
Ａｓ層を除去して前記ＡｌＡｓ／ＩｎＡｓ超格子表面を
露出した後これとショットキー接合をなすゲート電極を
リフトオフ法により形成する工程とを有することを特徴
とする電界効果トランジスタの製造方法。 - 【請求項８】 半導体基板が半絶縁性ＩｎＰ基板、バッ
ファ層がＩｎz Ａｌ1-z Ａｓ層（０＜ｚ＜１）、チャネ
ル層がｎ型Ｉｎy Ｇａ1-y Ａｓ層（０＜ｙ＜１）である
請求項６記載の電界効果トランジスタの製造方法。 - 【請求項９】 Ｉｎ組成比ｘが０．５２≦ｘ＜１である
請求項７又は８記載の電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09288709A JP3127863B2 (ja) | 1997-10-21 | 1997-10-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09288709A JP3127863B2 (ja) | 1997-10-21 | 1997-10-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121472A JPH11121472A (ja) | 1999-04-30 |
| JP3127863B2 true JP3127863B2 (ja) | 2001-01-29 |
Family
ID=17733680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09288709A Expired - Fee Related JP3127863B2 (ja) | 1997-10-21 | 1997-10-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127863B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4224423B2 (ja) | 2003-06-10 | 2009-02-12 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US7479651B2 (en) | 2004-12-06 | 2009-01-20 | Panasonic Corporation | Semiconductor device |
-
1997
- 1997-10-21 JP JP09288709A patent/JP3127863B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11121472A (ja) | 1999-04-30 |
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