JP3131915B2 - Operational amplifier - Google Patents
Operational amplifierInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
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- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】[0001]
【産業上の利用分野】この発明は演算増幅器に係り、特
に電圧駆動型の演算増幅器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operational amplifier, and more particularly to a voltage-driven operational amplifier.
【０００２】[0002]
【従来技術】従来、演算増幅器は電圧入力、電流駆動、
電流出力が一般的方式であり、図４に示すように、入力
側トランジスタＴＲ１、ＴＲ２のエミッタ電流ｉｅ１、
ｉｅ２の総和を定電圧回路ＣＩで一定に保つことによ
り、加減算を可能にし、さらに出力側トランジスタＴＲ
３、ＴＲ４により、増幅を行う。ここに、トランジスタ
ＴＲ１、ＴＲ２は、電流変化により出力電圧が変化し、
トランジスタＴＲ３、ＴＲ４もそのコレクタ電流、エミ
ッタ電流により出力電圧Ｖoを生じ、従ってその動作過
程で多くの電力が消費された。2. Description of the Related Art Conventionally, an operational amplifier has a voltage input, a current drive,
The current output is a general method, and as shown in FIG. 4, the emitter currents ie1,
By keeping the sum of ie2 constant by the constant voltage circuit CI, addition / subtraction is enabled, and the output side transistor TR
3. Amplify by TR4. Here, the output voltages of the transistors TR1 and TR2 change due to the current change,
Transistors TR3, TR4 is also the collector current thereof, caused the output voltage V o by the emitter current, thus more power is consumed in the operation process.
【０００３】[0003]
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、低消費電
力型の演算増幅器を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem, and has as its object to provide a low power consumption type operational amplifier.
【０００４】[0004]
【課題を解決するための手段】この発明に係る演算増幅
器は、Ｃ−ＭＯＳインバータをカスケード接続するとと
もに、最終段Ｃ−ＭＯＳインバータの出力を初段Ｃ−Ｍ
ＯＳインバータのゲートにフィードバックし、初段Ｃ−
ＭＯＳインバータのゲートには、複数の電圧入力および
フィードバック入力が常時容量結合されて、複数の電圧
入力を加算して増幅するものである。Means for Solving the Problems The operational amplifier according to the present invention, together with a C-MOS inverter cascading the first stage output of the last stage C-MOS inverter C-M
Feedback to the gate of the OS inverter , the first stage C-
A plurality of voltage inputs and a feedback input are always capacitively coupled to the gate of the MOS inverter , and the plurality of voltage inputs are added and amplified.
【０００５】[0005]
【実施例】次にこの発明に係る演算増幅器の１実施例を
図面に基づいて説明する。図１において、演算増幅器は
Ｃ−ＭＯＳインバータ（以下、Ｃ−ＭＯＳと呼ぶ）ｍ１
〜ｍ３をカスケード接続してなり、初段Ｃ−ＭＯＳｍ１
のゲートにはコンデンサＣ１、Ｃ２を介して入力電圧Ｖ
1、Ｖ2が入力されている。これら入力電圧Ｖ1、Ｖ2の加
算結果が入力電圧となる。これらの入力電圧を従来の＋
Ｖ1、−Ｖ2に対応させるためには、Ｖ2に負の電圧を印
加すべきである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of an operational amplifier according to the present invention will be described with reference to the drawings. In FIG. 1, an operational amplifier is a C-MOS inverter (hereinafter referred to as C-MOS) m1
To m3 in a cascade connection, and the first-stage C-MOS m1
Of the input voltage V through capacitors C1 and C2.
1 and V 2 are input. The result of adding these input voltages V 1 and V 2 is the input voltage. These input voltages are
V 1, in order to correspond to -V 2 should apply a negative voltage to V 2.
【０００６】Ｃ−ＭＯＳｍ１の出力はＣ−ＭＯＳｍ２の
ゲートに入力され、Ｃ−ＭＯＳｍ２の出力はＣ−ＭＯＳ
ｍ３のゲートに入力されている。これによって出力感度
（出力の立上りのシャープさ）が向上する。これは、Ｃ
−ＭＯＳの入力変化率△ＶINに対する出力変化率△Ｖ
OUTの比が、その変動範囲の略中央（ｐＭＯＳドレイン
電圧をＶDDとするとき、ｎＭＯＳのソース電圧−ＶSSと
するとき、（ＶDD−ＶSS）／２の近傍の動作範囲）で充
分に大きいことによる。すなわち、 （△ＶOUT／△ＶIN）＞＞１ 〔ＶOUT≒（ＶDD−
ＶSS）／２〕 である。The output of C-MOS m1 is input to the gate of C-MOS m2, and the output of C-MOS m2 is C-MOS m2.
Input to the gate of m3. Thereby, the output sensitivity (the sharpness of the rising edge of the output) is improved. This is C
Output rate of change with respect to the input rate of change △ V IN of -MOS △ V
The ratio of OUT is substantially at the center of the variation range (when the pMOS drain voltage to V DD, when the source voltage -V SS of nMOS, (V DD -V SS) / 2 of the operating range of the vicinity) sufficient Due to being big. That is, (△ V OUT / △ V IN ) >> 1 [V OUT ≒ (V DD −
V SS ) / 2].
【０００７】これは、一定の動作範囲において増幅効果
が得られたと考えることができ、図１のカスケード接続
により、３段階の増幅効果が得られる。さらに、最終段
のＣ−ＭＯＳｍ３の出力は、コンデンサＣ３を介して初
段Ｃ−ＭＯＳｍ１のゲートにフィードバックされ、ポジ
ティブフィードバックによるゲインの増大が図られてい
る。Ｃ−ＭＯＳｍｎへの電圧入力およびフィードバック
入力はコンデンサＣ１〜Ｃ３を介して行なわれ、さらに
Ｃ−ＭＯＳｍ１のゲートには接地コンデンサＣＧを介し
てグランドが接続されている。コンデンサＣ１〜Ｃ３に
より入力の加減算の効果が得られ、またコンデンサＣＧ
により各電圧に対する基準電圧が得られる。[0007] This can be considered that an amplification effect is obtained in a certain operation range, and a three-stage amplification effect can be obtained by the cascade connection of FIG. Further, the output of the last-stage C-MOS m3 is fed back to the gate of the first-stage C-MOS m1 via the capacitor C3, and the gain is increased by positive feedback. Voltage input and feedback input to the C-MOS mn are performed via capacitors C1 to C3, and the gate of the C-MOS mn is connected to ground via a ground capacitor CG. The effects of addition and subtraction of the input can be obtained by the capacitors C1 to C3.
As a result, a reference voltage for each voltage is obtained.
【０００８】Ｃ−ＭＯＳｍ１〜ｍ３において、ｐＭＯＳ
のドレインには正の電圧ＶDDが印加され、ｎＭＯＳのソ
ースには負の電圧ＶSSが入力されている。これによって
各Ｃ−ＭＯＳの出力範囲はーＶSS〜＋ＶDDとなる。この
ような回路構成において、ＶDDからＶSSに直接流れる電
流は存在せず、入力容量の充放電のための動作電流のみ
が消費電流となる。これは電圧駆動型の演算増幅器が得
られたことを意味し、従来の演算増幅器に比較して大幅
に消費電力を節減し得る。In the C-MOSs m1 to m3, pMOS
Is applied with a positive voltage V DD , and the source of the nMOS is input with a negative voltage V SS . This output range of the C-MOS becomes over V SS ~ + V DD. In such a circuit configuration, there is no current flowing directly from V DD to V SS , and only the operating current for charging and discharging the input capacitance is consumed current. This means that a voltage-driven operational amplifier has been obtained, and power consumption can be significantly reduced as compared with a conventional operational amplifier.
【０００９】図１と同様の考え方に基づき、より多くの
Ｃ−ＭＯＳｍ１〜ｍｎをカスケード接続することにより
（図２）、より大きなゲインが得られる。図３は参考例
を示す。この参考例では初段Ｃ−ＭＯＳｍ１のゲートに
対して、入力抵抗Ｒ１を介して入力電圧Ｖ1が入力さ
れ、また最終段Ｃ−ＭＯＳｍｎの出力はフィードバック
抵抗Ｒ２を介して、初段Ｃ−ＭＯＳｍ１のゲートにフィ
ードバックされている。この回路においては、−（Ｒ２
／Ｒ１）のゲインが得られ、その線形特性は良好であ
る。すなわち、 Ｖ0＝−（Ｒ２／Ｒ１）Ｖ1 である。By connecting more C-MOSs m1 to mn in cascade based on the same concept as in FIG. 1 (FIG. 2), a larger gain can be obtained. FIG. 3 shows a reference example. The gate of the first-stage C-MOS M1 in this reference example, via an input resistor R1 is input the input voltage V 1, and the output of the final stage C-MOSmn via a feedback resistor R2, the gate of the first-stage C-MOS M1 Feedback. In this circuit,-(R2
/ R1), and its linear characteristic is good. That, V 0 = - a (R2 / R1) V 1.
【００１０】図３の回路は抵抗を介して入力電圧および
フィードバックで電圧が初段Ｃ−ＭＯＳに入力されるた
め、完全な電圧駆動ということはできないが、各Ｃ−Ｍ
ＯＳ自体は電圧駆動であるため、従来の演算増幅器に比
較すれば、消費電力は大幅に減少する。In the circuit shown in FIG. 3, since the input voltage and the feedback voltage are inputted to the first-stage C-MOS via the resistor, it is not possible to drive the voltage completely.
Since the OS itself is driven by voltage, the power consumption is significantly reduced as compared with the conventional operational amplifier.
【００１１】[0011]
【発明の効果】前述のとおり、この発明に係る演算増幅
器は、Ｃ−ＭＯＳをカスケード接続し、最終段Ｃ−ＭＯ
Ｓの出力を初段Ｃ−ＭＯＳのゲートにフィードバックす
るので、消費電力型の大幅節減という優れた効果を有す
る。As described above, in the operational amplifier according to the present invention, the C-MOS is cascaded, and the final stage C-MO is connected.
Since the output of S is fed back to the gate of the first-stage C-MOS, it has an excellent effect of greatly reducing power consumption.
【図１】本発明に係る演算増幅器の第１実施例を示す回
路図である。FIG. 1 is a circuit diagram showing a first embodiment of an operational amplifier according to the present invention.
【図２】本発明の第２実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
【図３】参考例を示す回路図である。FIG. 3 is a circuit diagram showing a reference example.
【図４】従来の演算増幅器を示す回路図である。FIG. 4 is a circuit diagram showing a conventional operational amplifier.
Ｖ1，Ｖ2 入力電圧 ＶO 出力電圧 Ｃ１，Ｃ２，Ｃ３ コンデンサ ＣＧ 接地コンデンサ ｍ１，ｍ２，ｍ３，ｍｎ Ｃ−ＭＯＳ ＶDD ドレイン電圧 −ＶSS ソース電圧 Ｒ１，Ｒ２ 抵抗 ＣＩ 定電圧回路 ｉｅ１，ｉｅ２ エミッタ電流 ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４ トランジスタV 1, V 2 input voltage V O output voltage C1, C2, C3 capacitor CG grounding capacitor m1, m2, m3, mn C -MOS V DD drain voltage -V SS source voltage R1, R2 resistor CI constant voltage circuit ie1, ie2 Emitter current TR1, TR2, TR3, TR4 Transistor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィワット・ウォンワラウィパット 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (56)参考文献 特開 昭58−137083（ＪＰ，Ａ) 特開 昭61−50408（ＪＰ，Ａ) 特開 昭64−81082（ＪＰ，Ａ) 特開 平１−129608（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Wiwat Wonwarawipat 3-5-18 Kitazawa, Setagaya-ku, Tokyo Japan Co., Ltd. (72) Inventor Nao Takatori 3-5-18 Kitazawa, Setagaya-ku, Tokyo Takayamauchi Co., Ltd. (72) Inventor Makoto Yamamoto 3-5-18 Kitazawa, Setagaya-ku, Tokyo Co., Ltd. Takayamauchi Co., Ltd. (56) Reference JP-A-58-137083 (JP, A) JP-A-61-50408 ( JP, A) JP-A-64-81082 (JP, A) JP-A-1-129608 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H03F 1/00-3/72
Claims (1)
するとともに、最終段Ｃ−ＭＯＳインバータの出力を初
段Ｃ−ＭＯＳインバータのゲートにフィードバックし、
初段Ｃ−ＭＯＳインバータのゲートには、複数の電圧入
力およびフィードバック入力が常時容量結合されて、複
数の電圧入力を加算して増幅することを特徴とする演算
増幅器。1. A with a C-MOS inverter cascading, the output of the final-stage C-MOS inverter fed back to the gate of the first-stage C-MOS inverter,
An operational amplifier, wherein a plurality of voltage inputs and a feedback input are always capacitively coupled to a gate of a first-stage C-MOS inverter to add and amplify a plurality of voltage inputs.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04218232A JP3131915B2 (en) | 1992-07-24 | 1992-07-24 | Operational amplifier |
| EP93111851A EP0584544A1 (en) | 1992-07-24 | 1993-07-23 | Operational amplifier |
| KR1019930014100A KR100336808B1 (en) | 1992-07-24 | 1993-07-24 | Operational Amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04218232A JP3131915B2 (en) | 1992-07-24 | 1992-07-24 | Operational amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645839A JPH0645839A (en) | 1994-02-18 |
| JP3131915B2 true JP3131915B2 (en) | 2001-02-05 |
Family
ID=16716682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04218232A Expired - Fee Related JP3131915B2 (en) | 1992-07-24 | 1992-07-24 | Operational amplifier |
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Families Citing this family (1)
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|---|---|---|---|---|
| EP0809352B1 (en) * | 1996-05-21 | 2002-01-02 | Yozan Inc. | Inverted amplifying circuit |
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1992
- 1992-07-24 JP JP04218232A patent/JP3131915B2/en not_active Expired - Fee Related
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|---|---|
| JPH0645839A (en) | 1994-02-18 |
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