JP3135212B2

JP3135212B2 - １つのｐｎ接合アイランドから他へ注入電流を低減する個別保護トランジスタ

Info

Publication number: JP3135212B2
Application number: JP08127352A
Authority: JP
Inventors: ロジャー・シー・ペピエット; リチャード・ビー・クーパー; ロバート・ジェイ・ストッダード
Original assignee: Allegro Microsystems LLC
Current assignee: Allegro Microsystems LLC
Priority date: 1996-05-22
Filing date: 1996-05-22
Publication date: 2001-02-13
Anticipated expiration: 2016-05-22
Also published as: JPH09321230A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＮ接合分離アイ
ランドに形成された電気デバイスを有する半導体集積回
路に関し、特にアイランドの１つに隣接する別個の保護
トランジスタが１つのアイランドから基板へ注入された
寄生電流が他のアイランドにより集められることを実質
的に阻止する集積回路に関する。

【０００２】

【従来の技術】ＰＮ接合分離アイランドに形成されたト
ランジスタが誘導負荷を駆動するため用いられる時、前
記アイランドの瞬時の、あるいは反復的な順方向バイア
スが生じ得る。また、第１の集積回路アイランドの順方
向バイアスは、前記第１のアイランドと対応するエミッ
タと、近傍の第２のＰＮ接合分離アイランドと対応する
コレクタとを持つ寄生バイポーラ・トランジスタを生成
しようとする。このことは、前記第２のアイランドに多
数の不要な効果、例えば、第２のアイランドに形成され
るデバイスの誤動作を生じ得るスプリアス電流を、また
集積回路の増加する電力の消費と過熱を結果として生じ
得る。第１のアイランドのデバイスが小さな周囲のアイ
ランドよりも実質的に大きくより大きな電流を運ぶ時、
近傍アイランドに対するこの効果は特に厄介である。

【０００３】

【発明が解決しようとする課題】この問題を改善するた
め、大きなアイランドにおける電力デバイスは、前記ア
イランドを分離するＰＮ接合が順方向バイアスが与えら
れる時、少ない量の電流を基板へ注入するように設計さ
れる。このような構造の一例について、本発明と同じ譲
受人に譲渡された１９８４年７月３日発行のＭａｙｒａ
ｎｄの米国特許第４，４５８，１５８号に記載されてい
る。

【０００４】あるいはまた、基板に対して電子を注入し
がちな大きなアイランドは、このような注入された担体
を閉塞して注入された担体を集めようとする隣接する小
さなアイランドから分ける構造を含む。このような構造
は、本発明と同じ譲受人に譲渡された１９７７年５月３
１日発行のＧｅｎｅｓｉの米国特許第４，０２７，３２
５号に記載されている。

【０００５】前記特許においては、大電力ダイオード
が、最も大きな負の電圧、この場合はグラウンドに接続
されたアノードを持つ全波ブリッジ整流器において動作
する。電力ダイオードを含むアイランドは、カソードと
して働くＮ−タイプのエピタキシャル材料から作られ、
アノードとして働くＰ−タイプの基板に形成されてい
る。ダイオードが順方向バイアスを課されると、基板に
注入された電子は周囲の環状のＮ−タイプリングによる
隣接エピタキシャル・アイランドによって集められるこ
とが実質的に阻止されるが、ダイオードのアイランドか
ら隔てられている。Ｎ−タイプのリングとアノード、即
ちＰ−タイプの基板の双方（および分離壁部）は電気的
に一つに接続される。

【０００６】他の３つのこのような「防護」構造が、本
文では図１、図２および図３において示される。図１お
よび図２の両者において、大きなアイランド１０、即
ち、順方向バイアスを課されて電子を基板１２に注入し
がちなアイランドは、電力ダイオードまたはトランジス
タを含むことが意図され、隔てられた環状のＮ−タイプ
のリング即ちモート（ｍｏａｔ）１４によって囲まれて
いる。

【０００７】図１における保護用のＮ−タイプのリング
１４は正のバイアス電圧に電気的に接続され、これによ
りリング１４は電子の優勢な（ｐｒｅｅｍｐｔｉｖｅ）
コレクタとして働いて、電子を包囲するアイランド１９
から発散させる。

【０００８】図２において、保護用Ｎ−タイプ・リング
１４は、単に隣接する外側のＰ−タイプ分離壁部１６に
電気的に接続される。再び、リング１４は注入された電
子を集めるよう働くが、この場合、電子はリング１４に
流れねばならず、この電流は再び基板１２へ流れて環状
Ｐ−タイプ分離壁部を経て回路の接地点へ流れる。この
構造における動作は、基板１２における電流の放射状の
流れが過剰電子の再結合を結果として生じるフィールド
を生じ、これにより電子は大きなアイランドに隣接する
アイランド１９に達することを阻止されるという前提に
基いている。前記フィールドは、過剰電子を大きなアイ
ランド１０下方の基板１２部分に限定しようとし、再結
合電流は接地された分離壁部１８を経てグラウンドへ流
れなければならない。

【０００９】第３の「防護」構造は、本文では図３に示
される。順方向バイアスが課されて電子を基板１２へ注
入しがちな大きなエピタキシャル・アイランド２０は、
電力ダイオードまたはトランジスタをアイランド部分２
０ａに含むように意図される。大きなエピタキシャル・
アイランド２０における電力デバイスは、アイランド２
０をしてアイランドと基板のＰＮ接合２０／１２に周期
的に順方向バイアスを課させることが予期され、この時
注入された電子は隣接するエピタキシャルＮ−タイプ・
アイランド２２により集められようとする。厚くドープ
されたＮ−タイプの埋設層２４が、アイランド２０の底
部に形成され、この埋設層２４が厚くドープされたＮ−
タイプ壁部２６のシステムと接触し、この壁部がアイラ
ンド２０内部でアイランド部分２０ａおよび２０ｂを区
分して相互に分ける。

【００１０】バイポーラ・トランジスタ２８が、隣接ア
イランド２２に達しないように基板１２に注入された担
体を発散させる保護的役割で働くように、アイランド部
分２０ｂに形成される。Ｐ−タイプの領域２９およびＮ
−タイプの領域３１は、軽いドープされたＮ−タイプの
アイランド部分２０ｂがエミッタである保護トランジス
タ２８のベースとコレクタとしてそれぞれ働く。導体３
２は、保護トランジスタ２８のコレクタ３１をアイラン
ド２０をアイランド２２から分けるＰ−タイプ分離壁部
３４に対して接続する。アイランド２０の反対側の分離
壁部３６は、グラウンド即ち最も下方のＤＣバイアス電
圧の回路点に接続される。

【００１１】アイランド部分２０ｂおよび保護トランジ
スタ２８は、保護されるように分離壁部３４とアイラン
ド２２から離れて（図において）左方に配置される。こ
れらの相対的な位置および接続は、隣接アイランド２２
へ注入された電荷の収集の減少を生じる順方向バイアス
を課されるＰＮ接合２０／１２のバイアス解除（ｄｅｂ
ｉａｓｓｉｎｇ）を導く。動作において、この構造が導
体３２と基板抵抗を経て流れる電流を保護トランジスタ
２８を介して生じ、分離壁部３４において最も強く、埋
設層２４に沿って徐々に弱く、最後に分離壁部３６にお
いて最も弱くＰＮ接合１２／２０をバイアス解除し、そ
の結果注入が保護されたアイランド２２から遠い領域に
おいて最も強くなると考えられる。

【００１２】図４において、図３の構造の等価回路が示
され、ここでＰＮ接合２０／１２がダイオード３８とし
て示され、寄生トランジスタ３９がＰ−タイプの基板１
２と対応するベースとＮ−タイプの注入アイランド２０
であるエミッタとを持ち、コレクタが保護されるアイラ
ンド２２である。抵抗３５（３５ａ、３５ｂおよび３５
ｃ）が、バイアス解除電流が分離壁部３４から基板１２
および導体３２を経て保護トランジスタ２８のコレクタ
へ流れるアイランド２０下方の基板抵抗を表わす。

【００１３】本発明の目的は、ＰＮ接合分離アイランド
に形成されたデバイスを別の順方向バイアスが課された
アイランドにより基板へ注入された電流の収集から保護
するための新たな改善された手段を提供することにあ
る。

【００１４】

【課題を解決するための手段】集積回路チップが１つの
導電性タイプの半導体基板に形成され、反対の導電性タ
イプの第１のＰＮ接合分離アイランドが前記基板に形成
されてこれにより包囲される。本文に用いられる如き用
語「基板」とは、他よりも厚くドープされたもの、例え
ば、反対の導電性タイプのアイランド間の分離壁部領域
を含む１つのタイプの導電性の隣接領域からなる半導体
体部の部分を含むことを意味する。

【００１５】本発明は、第１のアイランドが包囲する基
板に関して瞬時に順方向バイアスが課され、反対の導電
性タイプの少なくとも第２のＰＮ接合分離アイランドが
前記基板に形成されて第１のアイランドの片側に存在
し、その結果第２のアイランドが第１の瞬時に順方向バ
イアスが課されたアイランドから注入された担体を集め
ようとする。

【００１６】集積回路チップは更に、基板中に形成され
かつこれにより包囲される反対の導電性タイプの第１の
ＰＮ接合分離アイランドを含む。反対の導電性タイプの
少なくとも第２のＰＮ接合分離アイランドが基板中に形
成されて第１のアイランドの片側に存在し、前記第２の
アイランドは第１の瞬時に順方向バイアスが課されたア
イランドから注入された担体を集めようとする。

【００１７】反対の導電性タイプのＰＮ接合分離された
第３のアイランドは、保護の縦型バイポーラ・トランジ
スタを含む。保護トランジスタは、１つの導電性タイプ
のベースを有し、反対の導電性タイプのコレクタとエミ
ッタとを有する。回路の接地導体が、集積回路における
接地点を保護トランジスタのベース領域と第１のアイラ
ンドの反対側の基板の分離壁部とに接続する。１つの導
電体が、保護トランジスタのエミッタを第１のアイラン
ドの反対の導電性タイプ部分に接続し、別の導電体が保
護トランジスタのコレクタを第１のアイランドの１つの
側の基板の分離壁部に接続する。

【００１８】第３のアイランドが第１のアイランドの１
つの側に隣接して配置されるが、第３のアイランドに対
する別の有効場所が第１のアイランドの更に別の側、例
えば前記１つの側を反対側に接合する側方に隣接してい
ることが望ましい。保護トランジスタのベースは第３の
アイランドのチップの表面部分に形成され、第３のアイ
ランドのエミッタはベースのチップ表面部分に形成され
た反対の導電性タイプの領域である。

【００１９】しかし、望ましい保護トランジスタ構造
は、１つの導電性タイプの基板に当接して保護トランジ
スタのコレクタとして働く第３のアイランドに形成され
た厚くドープされた反対の導電性タイプの埋設層を有す
る。従って、この１つの導電性タイプの埋設層は、保護
トランジスタのベースを形成する反対の導電性タイプの
埋設層から第３のアイランドへ延長し、厚くドープされ
た反対の導電性タイプのプラグ領域はチップ表面から第
３のアイランドを介して反対の導電性タイプの埋設層へ
延長している。前記の別の導電体は、プラグ領域と接触
することにより第３のアイランドに接続される。

【００２０】本発明は、注入を第２のアイランドから遠
ざかる１つの方向に選好させることにより、また注入さ
れた電荷が第２のアイランドに向って拡散することを阻
止するため注入する第１のアイランドの下方に遅延フィ
ールドを設けることによって寄生的に集められる電流量
を低減する。

【００２１】更に別の望ましい実施例においては、この
ような大きな交互に注入する１対のトランジスタと、そ
れらの対応する先に述べた保護トランジスタが、１つの
集積回路チップに組込まれ、この２つの大きなトランジ
スタが相互にそれぞれ隣接するが１つの導電性タイプの
基板の一部によって隔てられる側部を有する。これら２
つの大きなアイランドは、誘導負荷を駆動して交互にオ
ンになることが予期される。この場合、１対の保護トラ
ンジスタのコレクタが、基板を介して抵抗的に接続さ
れ、大きなオン・トランジスタと関連する保護トランジ
スタが逆方向にオンになろうとする、即ち、コレクタだ
ったものが保護トランジスタのエミッタになろうとし、
この結果２つの保護トランジスタのコレクタ間に、注入
側の大きなアイランドから小さなアイランドへの寄生電
流を補強する方向に電流を生じることになる。

【００２２】逆に動作するモードにおける高い電流利得
を持つ従来技術の保護トランジスタとは対照的に、本発
明の望ましい保護トランジスタは逆方向のより低い電流
利得を持ち、このため交互に注入する大きなトランジス
タを有する集積回路においてより大きな保護効果を提供
する。

【００２３】当該望ましい実施例において、保護トラン
ジスタが保護されるＰＮ接合分離された小さな（トラン
ジスタ）と注入側アイランドとの間のスペースを占有す
る本発明の保護構造が、構造全体が集積回路チップにお
ける略々同じ面積を占めるがそれと同時に、注入側アイ
ランドと保護されるアイランドのより大きな物理的分離
を生じて保護効率の更なる増加を導く。

【００２４】

【発明の実施の形態】図５の集積回路は、Ｐ−タイプ・
シリコン基板５０に形成される。大きなＮ−タイプ・ア
イランド５２は、バイポーラ・トランジスタ、電界効果
トランジスタ（ＦＥＴ）またはダイオードの如き電力デ
バイス（図示せず）を含む。この電力デバイスの動作中
のある瞬間において、Ｎ−タイプ・アイランド５２はＰ
−タイプ基板５０に対して負となり、この負の電圧ソー
スが発生器５３によって表わされる。アイランド５２に
印加される瞬間的な負の電圧が、アイランド５２と基板
５０との間のＰＮ接合の順方向バイアスを課す結果とな
り、基板５０に対する少数キャリア（電子）の注入を生
じる。

【００２５】大きなアイランド５２の（図における）右
側には、小さな信号を持つデバイス（図示せず）を含む
幾つかの比較的小さなＮ−タイプ・アイランド５４があ
る。小さなデバイス・アイランド５４は、正の電圧ソー
スに接続されて、最も大きな負のバイアス電位、即ちグ
ラウンドに保持される基板５０に関して、小さな各アイ
ランド５４に逆バイアスを課してこれを分離する。保護
ＮＰＮトランジスタ５５は、大きなアイランド５２の
（図示される）右側のエピタキシャル・アイランド５６
に形成される。

【００２６】上記の構造は、Ｐ−タイプの基板５０に軽
くドープされたＮ−タイプのエピタキシャル層を最初に
形成し、次いで分離壁６１、６２、６３および６４を形
成するためエピタキシャル層５１を介してＰ−タイプの
不純物を選択的に拡散することによって作ることができ
る。Ｎ⁺埋設層６６およびＰ−タイプの埋設層６８が、
エピタキシャル層５１の成長前または成長中に周知の工
程によって形成される。

【００２７】保護トランジスタ５５のアイランド５６に
は、環状の厚くドープされたＮ⁺壁７２が付加的に形成
されて、別の選択的な拡散によってエピタキシャル・ポ
ケット７０を密閉する。環状のＮ⁺プラグが、Ｎ⁺埋設層
６６と接触してＮ⁺領域７２および６６により完全に包
囲されるエピタキシャル材料の内部領域７５を形成す
る。エピタキシャル材料の内部領域７５内では、環状の
Ｐ−タイプ壁７４がＰ−タイプの埋設層６８に達してこ
れと接触し、更に小さなエピタキシャル・ポケット７６
を形成する。Ｎ⁺エミッタ領域７８は、ポケット７０の
中心のチップ面部分に形成される。トランジスタ５５
は、順方向および逆方向の両動作方向において低い電流
利得を有する。

【００２８】環状Ｎ⁺プラグ７２は、導電体８１、８３
を介して隣接する外側のＰ−タイプの分離壁領域６２、
６３に電気的に接続されている。Ｎ−タイプの注入アイ
ランド５２は、導電体８７を介して保護トランジスタ５
５のエミッタ領域７８に電気的に接続されている。保護
トランジスタ５５のＰ−タイプ壁７４は、集積回路の接
地、即ち最も低いバイアス電圧点に接続されている。

【００２９】図６の等価回路部分では、ダイオード９０
が、注入アイランド５２と基板５０との間のＰＮ接合を
表わす。注入アイランド５２の下側にある基板５０の抵
抗値は、離散抵抗９２として表わされる。注入アイラン
ド５２が回路の接地に対して順方向バイアスを課される
時、アイランド５２のＰＮ接合５１に跨がって電荷の注
入が生じる。

【００３０】分離壁領域６１におけるグラウンド接触の
位置が、（図における）左方から右方へ接合５１の逓増
するバイアス解除を生じる。換言すれば、離散抵抗９２
により表わされる如き基板５０における抵抗経路を介す
る注入電流が、ＰＮ接合５１の右方から左方への順方向
バイアスにおける逓増を生じる。これは、分離壁領域６
１におけるＰＮ接合５１の部分において注入電流を最大
にすることになる。従って、注入が１つの方向におい
て、即ち逆バイアスが課されるＮ−タイプ・アイランド
５４から離れて分離壁領域６１に向けて優先的に有利に
生成される。

【００３１】アイランド５２が負になって基板５０に関
して順方向バイアスが課される時、保護トランジスタ５
５のエミッタ領域７８がベース６８に関して負になり、
トランジスタ５５がオンになって電流を寄生トランジス
タ９４のベース／エミッタ接合から分路し、これにより
トランジスタ９４を不動作状態にすることが図６の等価
回路により最も容易に判る。保護トランジスタ５５から
のコレクタ電流は、注入アイランド５２下方の抵抗基板
領域に流れ、この領域はここでは集中抵抗９２として示
され、これにより注入電流が分離壁領域６１における低
インピーダンスの回路接地点９６に達する。

【００３２】本発明の保護トランジスタは、注入アイラ
ンド下方の基板における注入電荷に対して遅延フィール
ドを生じ、他の方法でも、本発明と同時に出願され同じ
譲受人に譲渡された「エピタキシャル・アイランドから
他のアイランドへ注入された電流の集中を低減する隣接
する非対称構造を持つエピタキシャル・アイランド（Ａ
ＮＥＰＩＴＡＸＩＡＬＩＳＬＡＮＤＷＩＴＨＡ
ＤＪＡＣＥＮＴＡＳＹＭＭＥＴＲＩＣＡＬＳＴＲＵ
ＣＴＵＲＥに対してＲＥＤＵＣＥＣＯＬＬＥＣＴ
ＩＯＮＯＦＩＮＪＥＣＴＥＤＣＵＲＲＥＮＴＦ
ＲＯＭＴＨＥＩＳＬＡＮＤＩＮＴＯＯＴＨＥＲ
ＩＳＬＡＮＤＳ）」なる名称の弊特許出願に記載される
保護構造に対して同様に対比し得る効率で動作する。こ
の特許出願は、本願と同時に出願され、保護用機構と保
護用デバイスの構造的特徴との間の関係を更に検討する
ため参考のため本文に援用される。

【００３３】図７の平面図において、半導体集積回路チ
ップ１００が、各々が図５の対応する番号によって図７
に示される図５に示された同じ特徴を（図における）上
半分に含んでいる。

【００３４】図７の下半分には、この特徴の上半分にお
けるものを反映することにより対応する要素が５０を付
加した対応番号で示され、例えば、上部の大きなアイラ
ンドは５２であり、下方の大きなアイランドは１０２で
ある。

【００３５】図７において、Ｐ−タイプの分離壁領域６
１、６２および６３上には、それぞれ電気的に接触する
金属ストリップ６１ｍ、６２ｍおよび６３ｍが示され
る。最も便宜にワイヤとして同図に示される導体８１、
８３、８７は、実施においては、周知の選択的に被着さ
れた金属ストリップとして更に便宜に実現される。中心
領域に電力トランジスタ（図示せず）を含む下方の大き
なアイランド１０２は、大きなアイランド５２の下方の
側方からＰ−タイプの分離壁部１０３に上部側方が隣接
しかつこれにより隔てられて配置される。保護用のＮ−
タイプのアイランド１０５が、Ｐ−タイプのアイランド
壁部１１２に隣接してこれにより大きなアイランド１０
２から隔てられている。アイランド１０２は、導体１３
７によりコレクタ１２８に接続されている。この大きな
電力トランジスタの注入アイランド５２および１０２
は、電力デバイスを実施可能な限り小さなデバイスのア
イランド５４から物理的に離すための通常の方法として
並列に配置される。

【００３６】図５および図７における要素の関係を明瞭
に示すため、保護トランジスタ５５および１０５は、大
きなアイランド５２および１０２の大きさに関して必要
な以上にはるかに大きく示されている。実際には、保護
トランジスタ５５および１０５は、注入側の大きなアイ
ランドと保護される小さなアイランド５４との間に置か
れた長いが狭いデバイスであるように見える。

【００３７】図７のアイランド５２および１０２の如き
２つのこのような大きなアイランドは、しばしば１つの
集積回路チップに組込まれ、各々が電力トランジスタを
含む。このような対の電力トランジスタは、トーテム・
ポール形駆動回路において、また特に２つの電力トラン
ジスタは、電力トランジスタが形成されるＮ−タイプ・
アイランドが交互に包囲する基板に関して負に駆動され
るように、誘導負荷を駆動するブリッジ・ドライバにお
いて要求される。このような駆動回路の事例は、本発明
と同じ譲受人に譲渡されたＢｉｌｏｔｔｉ等の米国特許
第５，０７５，５６８号に記載されている。２つの相互
に隣接するアイランド５６および１０６は、図７および
図８において集中抵抗１４８として示される基板抵抗に
よって接続されている。

【００３８】図８の等価回路において、大きなアイラン
ド５２と基板５０との間のＰＮ接合は、ダイオード９０
によって表わされる。大きなアイランド５２および１０
２の下方の基板抵抗は、それぞれ抵抗９２および１４２
によって表わされる。大きなアイランド５２および１０
２と関連する保護用の寄生トランジスタは、それぞれ５
５および１０５である。２つの大きなアイランドの１
つ、例えば５２が基板５０に関して瞬間的に順方向バイ
アスを課される時、能動型の保護トランジスタ５５の埋
設層６６付近の基板５０の電圧は保護トランジスタ９０
のコレクタ電圧を負の値まで低下することになる。能動
型トランジスタ５５のコレクタ６６が基板抵抗１４８を
介して保護トランジスタ１０５のコレクタ１１６に接続
されるため、コレクタ６６および１１６が共に負の電圧
まで引き下げられる。これは、保護トランジスタ１０５
のコレクタ１１６からベース１１８に対する接合がこの
時順方向バイアスを課されるので、保護トランジスタ１
０５を反転モードでオンにさせることになる。

【００３９】これは更に、基板電流を２つのコレクタ６
６および１１６間に流れさせ、逆に保護トランジスタ１
０５を経て大きなアイランド１０２の正のバイアス電圧
＋Ｖｅへ流れさせて、大きなアイランド５２から隣接す
る大きなアイランド１０２へ注入電流を発散させる保護
トランジスタ５５の効率の実質的な低下を導く。

【００４０】図３の従来技術の構造において、保護トラ
ンジスタ２８は、順方向（能動的保護）における低電流
利得と逆方向における高電流利得とを持ち、２つの交互
に注入する大きなアイランドと関連して働くように対で
使用される時、従来技術タイプの保護トランジスタ２８
の効率の先に述べた減退を悪化する。

【００４１】一方、本文で述べたばかりの望ましい保護
トランジスタ５５および１０５は、両方向に比較的低い
利得を有する。このため、保護が唯一つの電力トランジ
スタに対して提供される図５の構造において提供される
固有の保護効率は、図３の従来技術の構造におけると略
々同じである。

【００４２】しかし、図７に示されるように対で使用さ
れる場合に、保護トランジスタ５５および１０５は不都
合にも、これらの保護トランジスタの低い逆電流利得に
よって不完全に結合され、これがこれらトランジスタ間
に（基板抵抗１４８を介して）より低い寄生電流を導
き、また更に低い電力消費を導く。

【００４３】本発明のバイポーラ保護トランジスタがど
のように構成されようとも、図７に示されるように注入
側の大きなアイランドと小さなアイランド５４との間の
保護アイランドによって占有されるより大きな介在空間
が、付加的な保護効力を提供しようとし、保護トランジ
スタのこの介在場所が望ましい。

【００４４】図９の集積回路は、Ｐ−タイプのシリコン
基板１５０中に形成される。電力デバイスの動作におけ
るある瞬間に、Ｎ−タイプ・アイランド１５２がＰ−タ
イプ・シリコン基板１５０に対して負になり、この負電
圧のソースは発生器１５３によって表わされる。アイラ
ンド１５２に印加される瞬間的な負電圧がアイランド１
５２と基板１５０間のＰＮ接合の順方向バイアスを結果
として生じて、基板１５０に対する少数キャリア（電
子）の注入を生じる。

【００４５】大きなアイランド１５２の（図における）
右側に、小さな信号搬送デバイス（図示せず）を含む幾
つかの比較的小さなＮ−タイプのアイランド１５４が存
在する。保護ＮＰＮトランジスタ１５５は、大きなアイ
ランド１５２の（図における）右側でエピタキシャル・
アイランド１５６に形成される。

【００４６】トランジスタ１５５は、半導体チップ１５
８の表面を介してＮ−タイプ・アイランド１５６へ拡散
されたベース１６８と、アイランド１５６に形成された
エミッタ１７８とを有する。環状Ｎ⁺プラグが、エピタ
キシャル・アイランド１５６を介し延長してＮ⁺埋設層
１６６に接触し、保護トランジスタ１５５のコレクタと
して、埋設層１６６と共に働く中心のＮ−タイプ・エピ
タキシャル・ポケット部１７０を形成する。図９におけ
る要素を識別する番号は、それぞれ図５の対応する要素
を識別する番号に１００を加えられる。

【００４７】この従来構成された縦型保護トランジスタ
１５５においては、順方向および逆方向の導電方法にお
ける電流利得はそれぞれ高いことおよび低いことが望ま
しいが、図３の従来技術の保護トランジスタ２８では完
全に逆の関係が見出され、従ってこの保護トランジスタ
１５５もまた２つの大きな注入アイランドと共の使用に
おいて対で良好に働く。

【００４８】例えば、図７に示されるように、保護トラ
ンジスタを大きな注入側トランジスタと保護されるアイ
ランド間に保護トランジスタを配置することが望まし
い。しかし、他の場所もまた利点を有する。保護トラン
ジスタのどんな選定された場所でも、基板の接地された
分離壁部と保護トランジスタのコレクタが電気的に接続
される基板の分離壁部とは、注入トランジスタの反対側
になければならない。

【００４９】保護トランジスタ１８０および１８２に対
する別の位置、即ちそれぞれ関連する並列の大きな注入
トランジスタ・アイランド１８１および１８３の互に反
対の側方側に図１０に象徴的に示されている。図１１に
おいては、保護トランジスタ１９０および１９２が、そ
れぞれ関連する並列の大きな注入トランジスタ・アイラ
ンド１９１および１９３の互に対面する側方側に示され
る。図１０に示された保護トランジスタ１８０および１
８２の対向する側面位置の利点は、保護トランジスタ１
８０および１８２が大きなトランジスタのこれら対向面
に沿って配置される接触パッド（図示せず）間に介挿さ
れることであり、従って特に空間効率がよいレイアウト
を可能にすることである。

【００５０】図１２において、保護ショットキー・ダイ
オード２００のアノードが大きな注入アイランド２０４
と保護される小さなアイランド２０５のグループとの間
に配置される基板２０２の分離壁部の表面に形成され
る。ショットキー・ダイオード２００のカソードは、大
きなアイランド２０４の部分と接触する金属片２０７に
電気的に接続される。大きなアイランド２０４の反対側
では、金属接触片２０６が、集積回路の回路接地点に電
気的に接続される基板の分離壁部と接触する。

【００５１】図１３において、類似の集積回路が、大き
なアイランド２１４の表面部分に形成されたショットキ
ー・ダイオード２１０を有する。ショットキー・ダイオ
ード２１０のアノードは、大きなアイランド２１４と保
護される小さなアイランド２１５との間に存在する基板
の分離壁部と接触する金属片２１７に電気的に接続され
る。保護される小さなアイランド２１５と反対側である
大きなアイランド２１４の側では、金属接触片２１６が
集積回路の回路接地点に電気的に接続される基板の反対
側の分離壁部と接触している。

【００５２】図１４において、図１０に示される基板の
等価回路は、ショットキー・ダイオード２００が大きな
アイランド１０４と小さなアイランド２０５とによって
形成される寄生トランジスタ２０８のベース／エミッタ
接合を分路することを示す。ショットキー・ダイオード
は、ベース／エミッタ接合を順方向バイアスを課して寄
生トランジスタ２０８をオンにするため必要な以外の比
較的低電圧に前記接合を保持する。このように、先に述
べた保護トランジスタを含む集積回路におけるように、
大きなアイランド２０４の反対側の接地分離壁部に向け
て（図において左側）注入電荷を引く方向に大きなトラ
ンジスタ下方の電圧勾配が生成される。

【００５３】図１３に示される実施例における等価回路
は、図１４に示されるものと実質的に同じである。従っ
て、提供される保持の効率は、保護トランジスタを有す
る先に示した実施例ほどには動的でなくあるいは大きく
ない。しかし、保護ショットキー・ダイオードを用いる
図１２および図１３の集積回路が、要求される集積面積
に関して更に効率的であり、ある場合、例えば小さなア
イランドによる少量の注入電流の集中が許容される場
合、これらの簡単な保護ショットキー構造が望ましい。
更に別の利点は、２つの潜在的に注入する側のアイラン
ドと、２つの保護側のショットキー・ダイオードとが存
在する場合には、保護トランジスタ５５および１０５に
おける場合のように保護ショットキー・ダイオードの反
転条件がないので、上記の交差導電効果はゼロである。

【図面の簡単な説明】

【図１】近傍の順方向バイアスを課されたアイランドに
より基板に注入された電荷の集合を生じないようにＰＮ
接合分離されたアイランドを保護するための従来技術の
構造が示される３つの半導体集積回路チップの１つの部
分断面を示す図である。

【図２】近傍の順方向バイアスを課されたアイランドに
より基板に注入された電荷の集合を生じないようにＰＮ
接合分離されたアイランドを保護するための従来技術の
構造が示される３つの半導体集積回路チップの１つの部
分断面を示す図である。

【図３】近傍の順方向バイアスを課されたアイランドに
より基板に注入された電荷の集合を生じないようにＰＮ
接合分離されたアイランドを保護するための従来技術の
構造が示される３つの半導体集積回路チップの１つの部
分断面を示す図である。

【図４】図３の従来技術構造を示す等価回路部分を示す
図である。

【図５】別個の注入電荷保護トランジスタを有する本発
明の半導体集積回路チップの一実施例の一部を示す側面
断面図である。

【図６】図５の構造の等価回路部分を示す図である。

【図７】図５に示したものの構造的特徴と付加的な特徴
を含み、要素に図５の対応要素と同じ参照番号を付した
本発明の半導体集積回路チップの一部を示す平面図であ
る。

【図８】図７の構造の等価回路部分を示す図である。

【図９】本発明の半導体集積回路チップにおける代替的
な保護トランジスタを示す側面断面図である。

【図１０】保護トランジスタの代替的位置を示す本発明
の集積回路チップの一部の平面図である。

【図１１】保護トランジスタの代替的位置を示す本発明
の別の集積回路チップの一部の平面図である。

【図１２】保護用ショットキー・ダイオードを用いる本
発明の集積回路の一部の平面図である。

【図１３】保護用ショットキー・ダイオードを用いる本
発明の別の集積回路の一部の平面図である。

【図１４】図１２の集積回路に対する等価回路図であ
る。

【符号の説明】

１０大きなアイランド１２基板１４保護Ｎ−タイプ・リング１９アイランド２０大きなエピタキシャル・アイランド２２エピタキシャルＮ−タイプ・アイランド２４Ｎ−タイプ埋設層２６Ｎ−タイプ壁部２８保護バイポーラ・トランジスタ３１コレクタ３４Ｐ−タイプ分離壁部３６分離壁部５０Ｐ−タイプ・シリコン基板５１エピタキシャル層５２Ｎ−タイプの大きな（注入）アイランド５３発生器５４Ｎ−タイプ・アイランド５５ＮＰＮトランジスタ５６アイランド６１分離壁領域６２Ｐ−タイプ分離壁領域６３Ｐ−タイプ分離壁領域６６Ｎ⁺埋設層６８Ｐ−タイプ埋設層７０エピタキシャル・ポケット７２Ｎ⁺領域７４環状のＰ−タイプ壁７５エピタキシャル材料内部領域７６エピタキシャル・ポケット７８Ｎ⁺エミッタ領域９０ダイオード９２離散抵抗９４寄生トランジスタ１０２アイランド１０４大きなアイランド１０５保護トランジスタ１１６コレクタ１１８ベース１２８コレクタ１４８基板抵抗１５０Ｐ−タイプ・シリコン基板１５２Ｎ−タイプ・アイランド１５３発生器１５４Ｎ−タイプ・アイランド１５５保護ＮＰＮトランジスタ１５６エピタキシャル・アイランド１６６Ｎ⁺埋設層１６８ベース１７０Ｎ−タイプ・エピタキシャル・ポケット部１７８エミッタ１８０保護トランジスタ１８１並列の大きな注入トランジスタ・アイランド１８２保護トランジスタ１８３注入トランジスタ・アイランド１９０保護トランジスタ１９１並列の大きな注入トランジスタ・アイランド１９２保護トランジスタ１９３並列の大きな注入トランジスタ・アイランド２００保護ショットキー・ダイオード２０２基板２０４大きな注入アイランド２０５小さなアイランド２０６金属接触片２０７金属片２０８寄生トランジスタ２１０ショットキー・ダイオード２１４大きなアイランド２１５小さなアイランド２１６金属接触片

───────────────────────────────────────────────────── フロントページの続き (72)発明者リチャード・ビー・クーパーアメリカ合衆国マサチューセッツ州 01545，シュルースバリー，ホールデン・ストリート 90 (72)発明者ロバート・ジェイ・ストッダードアメリカ合衆国マサチューセッツ州 01773，リンカーン，ウィラーチ・ロード８ (56)参考文献特開平２−22854（ＪＰ，Ａ) 米国特許5545917（ＵＳ，Ａ) 欧州特許出願公開813247（ＥＰ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/04,27/06 H01L 27/08,27/082

Claims

(57)【特許請求の範囲】

【請求項１】１つの導電性タイプの半導体基板と、該
基板の内部に包囲される、包囲する基板に対して順方向
バイアスが瞬間的に課される逆の導電性タイプの第１の
ＰＮ接合分離アイランドと、前記基板中に形成され前記
第１のアイランドの１つの側に存在し、前記第１の瞬間
的に順方向バイアスが課されるアイランドから注入され
たキャリヤを集めようとする、前記逆の導電性タイプの
少なくとも第２のＰＮ接合分離アイランドとを有するタ
イプの集積回路チップにおいて、ａ）逆の導電性タイプのＰＮ接合分離された、１つの導
電性タイプのベースと逆の導電性タイプのエミッタとを
有する、縦型の保護バイポーラ・トランジスタが内部に
形成された第３のアイランドと、ｂ）前記集積回路における接地点を前記保護トランジス
タのベース領域と前記第１のアイランドの反対側で前記
基板の分離壁部とに接続する回路接地導体と、ｃ）前記保護トランジスタのエミッタを前記第１のアイ
ランドの逆の導電性タイプ部分に接続する１つの導電体
と、ｄ）前記保護トランジスタのコレクタを前記第１のアイ
ランドの前記１つの側で前記基板の分離壁部に接続する
別の導電体とを備えた集積回路チップ。
【請求項２】前記第３のアイランドが、前記第１のア
イランドの前記１つの側に隣接して配置される請求項１
記載の集積回路チップ。
【請求項３】前記第３のアイランドが前記第１のアイ
ランドの更に他の側に隣接して配置される請求項１記載
の集積回路チップ。
【請求項４】前記１つの導電性タイプの基板と当接す
る前記第３のアイランドに形成された厚くドープされた
逆の導電性タイプの埋設層が前記の保護トランジスタの
コレクタとして働き、１つの導電性タイプの埋設層が前
記保護トランジスタのベースを形成する前記逆の導電性
タイプの埋設層から前記第３のアイランド中に延長し、
厚くドープされた逆の導電性タイプのプラグ領域が前記
チップの表面から前記第３のアイランドを介して前記逆
の導電性タイプの埋設層まで延長し、前記別の導電体が
前記プラグ領域と接触することにより前記第３のアイラ
ンドに接続される請求項１記載の集積回路チップ。
【請求項５】前記逆の導電性タイプのプラグ領域が前
記逆の導電性タイプの第３のアイランドの内部を包囲す
る環状の壁部領域であり、前記チップが更に、前記第３
のアイランド中に、前記内部に形成された、前記チップ
表面から前記埋設された１つの導電性タイプのベース領
域に延長する、１つの導電性タイプの環状の壁部領域を
含み、前記接地導体が、前記１つの導電性タイプの環状
壁部領域と接触することにより前記保護トランジスタの
ベース領域に接続され、厚くドープされた逆の導電性タ
イプの接触領域が、前記１つの導電性タイプの環状壁部
領域により包囲される前記第３のアイランドの中心部分
において前記チップ表面で形成され、前記の接触領域が
前記１つの導電体が接続される前記保護トランジスタの
エミッタとして働く請求項４記載の集積回路チップ。
【請求項６】チップ表面における前記第３のアイラン
ドに形成された１つの導電性タイプの領域が、前記保護
トランジスタのベースとして働き、前記ベース領域に形
成された逆の導電性タイプの領域が前記保護トランジス
タのエミッタとして働く請求項１記載の集積回路チッ
プ。
【請求項７】１つの導電性タイプの半導体基板と、大
きなアイランドが前記基板に対して順方向バイアスが交
互に課される逆の導電性タイプの２つのＰＮ接合分離ア
イランドとを有し、前記２つの大きなアイランドの各々
が、１つの側と別の側と第１の側方と対向する第２の側
方とを持ち、前記大きなアイランドが前記第１の側方が
相互に対面するよう配置され、逆の導電性タイプの小さ
なＰＮ接合分離アイランドのグループが前記基板に形成
されて前記第１の大きなアイランドと前記第２の大きな
アイランドの前記１つの側に隣接して存在するタイプの
集積回路において、ａ）前記２つの大きなアイランドにそれぞれ隣接して形
成された、縦型の保護バイポーラ・トランジスタがそれ
ぞれ前記２つの別個のアイランドの各々に形成され、該
保護トランジスタの各々が１つの導電性タイプのベース
を持ち、逆の導電性タイプのコレクタとエミッタとを持
つ、逆の導電性タイプの２つの別個のＰＮ接合分離アイ
ランドと、ｂ）前記集積回路における接地点を前記保護トランジス
タのベース領域の各々と前記大きなアイランドの反対側
でそれぞれ存在する前記基板の２つの分離壁部とに接続
する回路の接地導体と、ｃ）前記保護トランジスタのエミッタをそれぞれ前記大
きなアイランドの逆の導電性タイプの部分に接続する１
対の導電体と、ｄ）前記保護トランジスタのコレクタを前記２つの大き
なアイランドの前記１つの側で前記基板の分離壁部にそ
れぞれ接続する別の対の導電体とを備える集積回路。
【請求項８】前記保護トランジスタを含む前記別個の
アイランドが、前記１つの大きなアイランドと前記小さ
なアイランドのグループとの間、および前記他の大きな
アイランドと前記小さなアイランドの前記グループとの
間の２つの領域にそれぞれ配置される請求項７記載の集
積回路。
【請求項９】前記保護トランジスタを含む前記別個の
アイランドが、前記２つの大きなアイランド間の領域に
配置される請求項７記載の集積回路チップ。
【請求項１０】前記２つの大きなアイランドと、前記
２つの対応する別個の保護アイランドが前記２つの対向
する側方に隣接してそれぞれ配置される請求項７記載の
集積回路。
【請求項１１】１つの導電性タイプの半導体基板と、
該基板に形成されこれにより包囲された、前記包囲する
基板に対して順方向バイアスが瞬間的に課される、逆の
導電性タイプの第１のＰＮ接合分離アイランドと、前記
基板に形成されて前記第１のアイランドの１つの側に存
在する、前記第１の瞬間的に順方向バイアスが課される
アイランドから注入されたキャリヤを集めようとする、
前記逆の導電性タイプの少なくとも第２のＰＮ接合分離
アイランドとを有するタイプの集積回路チップにおい
て、ａ）前記逆の導電性の第１のアイランドと共通のカソー
ドを持ち、前記第１のアイランドと前記第２のアイラン
ドとの間で前記基板の分離壁部に電気的に接続されたア
ノードを持つ前記第１のＰＮ接合分離されたアイランド
の部分に形成されたショットキー・ダイオードと、ｂ）前記集積回路の接地点を前記第１のアイランドの反
対側で前記基板の分離壁部に接続する導電体とを備える
集積回路チップ。
【請求項１２】１つの導電性タイプの半導体基板と、
該基板に形成されてこれにより包囲された、前記包囲す
る基板に対して順方向バイアスが瞬間的に課される、逆
の導電性タイプの第１のＰＮ接合分離されたアイランド
と、前記基板に形成され前記第１のアイランドの１つの
側に存在する、前記第１の瞬間的に順方向バイアスを課
されるアイランドから注入キャリヤを集めようとする、
前記逆の導電性タイプの少なくとも第２のＰＮ接合分離
されたアイランドとを有するタイプの集積回路チップに
おいて、ａ）前記第１のアイランドと前記第２のアイランドとの
間で前記基板の分離壁部に形成された、前記第１のアイ
ランドの前記１つの側で前記基板の前記分離壁部と共通
のアノードと逆の導電性タイプの前記第１のＰＮ接合分
離アイランドに電気的に接続されたカソードとを持つ、
ショットキー・ダイオードと、ｂ）前記集積回路チップの接地点を前記第１のアイラン
ドの反対側で前記基板の分離壁部に接続する導電体とを
備える集積回路チップ。