JP3136654B2 - Shallow trench formation method - Google Patents
Shallow trench formation methodInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、シャロートレンチ形成
方法に関し、詳しくは平坦化されたアライメント部の埋
込材をレジストパターンを利用して選択的に除去するこ
とにより、例えば素子分離構造を形成するために利用で
きるシャロートレンチ形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a shallow trench, and more particularly to a method for forming an element isolation structure by selectively removing a buried material in a flattened alignment portion by using a resist pattern. The present invention relates to a method of forming a shallow trench that can be used for forming a shallow trench.
【0002】[0002]
【従来の技術】従来、IC、LSI、VLSI等半導体
装置の素子間分離は、半導体基板の表面部を選択酸化す
ることにより形成した選択酸化膜(LOCOS)により
行うのが普通であった。しかしながら、半導体集積回路
の微細化、超高集積化に伴い、従来の選択酸化法による
LOCOS膜11では、バーズビーク12が生ずるた
め、寸法変換差13が大きくなる(図3参照)という欠
点が顕著になって来た。このため、素子の微細化への対
応が難しくなりつつある。そこで、バーズビークが発生
せず、従って寸法変換差が非常に小さいトレンチアイソ
レーション法が注目されている。2. Description of the Related Art Conventionally, isolation between elements of a semiconductor device such as an IC, LSI, or VLSI is usually performed by a selective oxide film (LOCOS) formed by selectively oxidizing a surface portion of a semiconductor substrate. However, with the miniaturization and ultra-high integration of semiconductor integrated circuits, bird's beaks 12 occur in the LOCOS film 11 formed by the conventional selective oxidation method, so that the dimensional conversion difference 13 becomes large (see FIG. 3). It has become. For this reason, it is becoming difficult to cope with miniaturization of elements. Therefore, attention has been paid to a trench isolation method in which bird's beak does not occur, and therefore, a dimensional conversion difference is very small.
【0003】トレンチアイソレーション技術は例えば特
開昭57−176742号公報あるいは特開昭60−5
3045号公報に開示されているように、半導体基板1
の表面部にトレンチ(溝)2を形成し、そのトレンチ2
をバイアスECR−CVDによりSiO2 絶縁膜等の埋
込材3で埋め込むものである(図4参照)。しかしなが
ら、このような技術によると、図4に示されるように、
マスク合わせ等の位置決め用のアライメントマーク部用
のトレンチ4も埋め込み平坦化されてしまうため、アラ
イメント光が正確に検出されないことがあり、正確なマ
スク合わせが極めて困難になるという問題点があった。[0003] The trench isolation technique is disclosed in, for example, Japanese Patent Application Laid-Open No. 57-176742 or Japanese Patent Application Laid-Open No. Sho 60-5.
As disclosed in Japanese Patent No. 3045, the semiconductor substrate 1
(Groove) 2 is formed on the surface of the
Is embedded by an embedding material 3 such as a SiO 2 insulating film by bias ECR-CVD (see FIG. 4). However, according to such a technique, as shown in FIG.
Since the alignment mark trench 4 for positioning such as mask alignment is also buried and flattened, alignment light may not be detected accurately, and there is a problem that accurate mask alignment becomes extremely difficult.
【0004】本発明は、かかる問題点を解決するために
なされたもので、アライメントマーク部の絶縁膜などの
埋込材を選択的に除去してシャロートレンチを形成し、
正確なアライメントをすることができ、従って信頼性の
高いプロセスでULSIを効率良く製造できるシャロー
トレンチ製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and a shallow trench is formed by selectively removing an embedding material such as an insulating film in an alignment mark portion.
It is an object of the present invention to provide a shallow trench manufacturing method capable of performing accurate alignment and thus efficiently manufacturing a ULSI by a highly reliable process.
【0005】[0005]
【課題を解決するための手段】本出願の請求項1の発明
は、基板の表面部にトレンチを形成し、次いで、このト
レンチを埋込材で埋め込み、次いでその埋め込みの際に
トレンチ外に形成された埋込材によるトレンチ上の溝幅
を広くするための埋込材に対する水平方向のエッチング
を行い、その後、上記トレンチのうちのアライメント部
トレンチ以外のトレンチ内の埋込材をマスクしてトレン
チ外及びアライメント部トレンチ内の埋込材を除去する
シャロートレンチ形成方法であって、上記アライメント
部トレンチは溝の開口部に比し底部が狭い形状に形成さ
れ、上記アライメント部トレンチの埋込材は側壁部を残
して除去されることを特徴とするものである。According to the first aspect of the present invention, a trench is formed in a surface portion of a substrate, and then the trench is formed .
A wrench is embedded with an embedding material, and then the embedding material formed outside the trench at the time of the embedding is subjected to horizontal etching with respect to the embedding material in order to increase the groove width on the trench. the filler material of the alignment portion in the trench except trench out by masking a shallow trench forming method of removing the filler material of the trenches outside and the alignment portion in the trenches, the alignment
The trench is formed so that the bottom is narrower than the opening of the groove.
The embedding material of the above-mentioned alignment portion trench leaves the side wall portion.
And is removed .
【0006】本出願の請求項1の発明において、埋込材
をバイアスECR−CVDにより埋め込む形態は、好ま
しいことである。 [0006] In the invention of claim 1 of the present application, the embedding material
Is preferred to be embedded by bias ECR-CVD.
It is a new thing.
【0007】本出願の請求項1の発明において、基板上
にパッドSiO2 膜等の酸化膜及びポリ−Si膜等の耐
酸化膜をこの順に形成して、この耐酸化膜上まで埋込材
を埋め込み、埋め込み後に酸化膜及び耐酸化膜を除去し
てバイアスECR−CVDにより形成した層を基板面よ
り突出させるようにするのは、好ましいことである。In the invention of claim 1 of the present application, an oxide film such as a pad SiO 2 film and an oxidation-resistant film such as a poly-Si film are formed on a substrate in this order, and a buried material is formed up to the oxidation-resistant film. It is preferable that the oxide film and the oxidation-resistant film are removed after the filling and the layer formed by bias ECR-CVD is projected from the substrate surface.
【0008】[0008]
【作用】このように本出願の請求項1の発明によれば、
アライメント部トレンチの溝形状は、溝の開口部に比し
底部が狭い形状とし(後記実施例2を示す図2(b)の
例示参照)、かつ該アライメント部トレンチの埋込材は
側壁部を残して除去される。According to the invention of claim 1 of the present application,
The groove shape of the alignment trench is smaller than that of the groove opening.
The bottom has a narrow shape (see FIG. 2B showing Example 2 described later).
See the example), and the embedding material of the alignment portion trench is
It is removed leaving the side wall .
【0009】この結果、本出願の請求項1の発明によれ
ば、例えばアライメント境界の内側までレジストマスク
で保護されてRIEにより異方エッチングされて除去さ
れることによりアライメント部トレンチの埋込材は側壁
部を残して除去されることによって、該側壁部によりア
ライメント部トレンチのテーパー部のエッチング面が荒
れることを防止できる。即ちアライメントマーク部のト
レンチの斜面(側壁部)は短時間でウェットエッチ等で
除去でき、アライメント部トレンチのテーパー部のエッ
チング面の荒れを防止できる。 As a result, according to the invention of claim 1 of the present application, for example , the inside of the alignment boundary is protected by the resist mask and removed by anisotropic etching by RIE, so that the filling material of the alignment portion trench is reduced. Side wall
By removing the portion while leaving the portion, it is possible to prevent the etching surface of the tapered portion of the alignment portion trench from being roughened by the side wall portion . That is, the alignment mark
The wrench slopes (sidewalls) can be wet etched in a short time
Can be removed, and the edge of the tapered portion of the alignment trench is removed.
Roughness of the chin surface can be prevented.
【0010】[0010]
【実施例】以下本出願に係る発明の実施例について、図
面を参照して説明する。但し当然のことではあるが、本
発明は以下に述べる実施例により限定されるものではな
い。なお、実施例1はDETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the invention according to the present application will be described below with reference to the drawings. However, needless to say, the present invention is not limited to the embodiments described below. Example 1
【0011】実施例1 この実施例は参考例であって、半導体装置の製造、特に
極微細化、集積化された半導体集積回路装置の製造の際
に、シャロートレンチ素子間分離構造及びマスク合わせ
用シャロートレンチを形成するようにしたものである。[0011] EXAMPLE 1 This example is a reference example, the manufacture of semiconductor devices, particularly very fine, the manufacture of integrated semiconductor integrated circuit device
In addition, a shallow trench element isolation structure and a shallow trench for mask alignment are formed.
【0012】以下、図1(a)〜(f)を参照して、こ
の参考実施例のシャロートレンチ形成方法の一実施例を
説明する。[0012] Hereinafter, with reference to FIG. 1 (a) ~ (f) , a description will be given of an embodiment of a shallow trench forming method of the reference example.
【0013】本実施例においては、まず、図1(a)に
示すように、本実施例における基板1であるSi半導体
基板上に酸化膜5としてパッドSiO2 膜及びエッチバ
ックストッパーのエッチングストップ膜6としてポリ−
Si膜を形成する。次に、RIEを用いたドライエッチ
ング法等の異方性エッチングにより半導体基板1の表面
部にトレンチ2及びアライメント部トレンチ4を形成す
る。次に、内壁酸化を施した後、バイアスECR−CV
Dによって図1(b)に示すようにSiO2 からなる絶
縁膜などの埋込材3とトレンチ2及びアライメント部ト
レンチ4を過不足なく埋め込む。なお3aはトレンチ
外、即ちアクティブ領域に成長した絶縁膜である。In this embodiment, first, as shown in FIG. 1A, a pad SiO 2 film and an etching stop film of an etch-back stopper are formed as an oxide film 5 on a Si semiconductor substrate which is a substrate 1 in this embodiment. Poly-6 as
An Si film is formed. Next, a trench 2 and an alignment portion trench 4 are formed on the surface of the semiconductor substrate 1 by anisotropic etching such as a dry etching method using RIE. Next, after performing inner wall oxidation, the bias ECR-CV
By D, as shown in FIG. 1B, the filling material 3 such as an insulating film made of SiO 2 , the trench 2 and the alignment portion trench 4 are filled without excess or shortage. 3a is an insulating film grown outside the trench, that is, in the active region.
【0014】次に図1(c)に示すように、平坦面がエ
ッチングされない条件でバイアスECR−CVDにより
絶縁膜を水平方向にエッチングして、トレンチ2内の絶
縁膜3を確実にマスクするレジスト膜8を形成するのに
必要な場所をトレンチ2上及びその近傍に確保する、即
ちとり代7を得る。水平方向のエッチングを行うとき、
Si基板1自体をエッチングしないように堆積分がその
分残るように水平方向のエッチング条件を設定し、その
分のSiO2 (図1(c)の点線までのSiO2 )をエ
ッチバックして除去する。このエッチバック分を符号3
0で示す。Next, as shown in FIG. 1C, the insulating film is etched in the horizontal direction by bias ECR-CVD under the condition that the flat surface is not etched, so that the insulating film 3 in the trench 2 is surely masked. A place necessary for forming the film 8 is secured on the trench 2 and in the vicinity thereof, that is, a margin 7 is obtained. When performing horizontal etching,
The etching conditions in the horizontal direction are set so that the deposition amount remains so that the Si substrate 1 itself is not etched, and the SiO 2 (the SiO 2 up to the dotted line in FIG. 1C) is removed by etching back. I do. This etch back is denoted by reference numeral 3.
Indicated by 0.
【0015】次に、図1(d)に示すようにホトレジス
ト膜8でトレンチ2内の絶縁膜である埋込材3をマスク
する。このとき、アライメント部トレンチ4内の絶縁膜
である埋込材3を露出したままにするようにパターニン
グを行う。次いで、図1(e)に示すようにレジスト膜
8をマスクとするエッチバックによりトレンチ2外の絶
縁膜3a及びアライメント部トレンチ4内の埋込材(絶
縁膜)3をともにRIEにより異方性エッチングを行っ
て除去する。このSiO2 の異方性エッチングは、例え
ば、供給ガスがCHF3 (75SCCM)/O2 (8S
CCM)、RFバイアスのパワー0.20W/cm2 、
圧力0.05Torrの条件により行うことができる。
その後は、レジスト膜8を剥離し、エッチングストップ
層6のポリ−Si、酸化膜5のパッドSiO2 膜を通常
のウェットエッチング法により除去する。Next, as shown in FIG. 1D, the buried material 3 which is an insulating film in the trench 2 is masked with a photoresist film 8. At this time, patterning is performed so that the burying material 3 which is an insulating film in the alignment portion trench 4 is exposed. Then, as shown in FIG. 1E, both the insulating film 3a outside the trench 2 and the filling material (insulating film) 3 inside the alignment portion trench 4 are anisotropically etched by RIE using the resist film 8 as a mask. It is removed by etching. In this anisotropic etching of SiO 2 , for example, the supply gas is CHF 3 (75 SCCM) / O 2 (8S
CCM), RF bias power 0.20 W / cm 2 ,
It can be performed under the condition of a pressure of 0.05 Torr.
Thereafter, the resist film 8 is peeled off, and the poly-Si of the etching stop layer 6 and the pad SiO 2 film of the oxide film 5 are removed by a usual wet etching method.
【0016】このようにして、図1(f)に示すよう
に、アライメント部4は平坦化されて残ることなく、ア
ライメント部トレンチ4内の埋込材(絶縁膜)3が完全
に除去された構造が得られるので、アライメント光が十
分に検出でき、従って正確なアライメントが行える。In this manner, as shown in FIG. 1F, the burying material (insulating film) 3 in the alignment portion trench 4 is completely removed without leaving the alignment portion 4 flattened. Since a structure is obtained, alignment light can be sufficiently detected, and thus accurate alignment can be performed.
【0017】実施例2 この実施例は、本出願の請求項1の発明を具体化したも
のであり、先に述べた参考例である実施例1と同様な微
細化した半導体装置製造の際のマスク合わせ用シャロー
トレンチ形成にこの発明を具体化したものである。Embodiment 2 This embodiment embodies the invention of claim 1 of the present application, and is similar to Embodiment 1 which is the above-described reference example, in the case of manufacturing a miniaturized semiconductor device. The present invention is embodied in forming a shallow trench for mask alignment.
【0018】図2(a)〜(f)は、本出願の請求項1
に係るシャロートレンチ形成方法の一実施例を工程順に
示す断面図である。FIGS. 2 (a) to 2 (f) show claims 1 of the present application.
Is a cross-sectional views sequentially showing the steps of an embodiment of a shallow trench forming method according to.
【0019】まず、図2(a)に示すように、本例にお
ける基板1であるSi半導体基板上に酸化膜5としてパ
ッドSiO2 膜及びエッチバックストッパーの耐酸化膜
6としてポリ−Si膜を形成する。次にRIEを用いた
ドライエッチング法等の等方性エッチングにより半導体
基板1の表面部にトレンチ2及びアライメント部トレン
チ4を形成する。このトレンチ形成に関して現在のドラ
イエッチング技術では幅の広いトレンチでは図5(b)
及び図2(a)のアライメント部トレンチ4に示される
ようにテーパーが形成される。即ちアライメント部トレ
ンチ4の溝形状は、溝の開口部に比し底部が狭い形状と
なる。次に、内壁酸化を施した後、バイアスECR−C
VDによって図2(b)に示すようにSiO2 からなる
絶縁膜などの埋込材3でトレンチ2及びアライメント部
トレンチ4を過不足なく埋め込む。なお3aはトレンチ
外、即ちアクティブ領域に成長した絶縁膜である。First, as shown in FIG. 2A, a pad SiO 2 film as an oxide film 5 and a poly-Si film as an oxidation-resistant film 6 of an etch-back stopper are formed on a Si semiconductor substrate which is the substrate 1 in this embodiment. Form. Next, a trench 2 and an alignment portion trench 4 are formed on the surface of the semiconductor substrate 1 by isotropic etching such as a dry etching method using RIE. Regarding this trench formation, in the current dry etching technique, a trench having a large width is used as shown in FIG.
And, as shown in the alignment portion trench 4 of FIG. 2A, a taper is formed. That is,
The shape of the groove of the punch 4 is such that the bottom is narrower than the opening of the groove.
Become. Next, after performing inner wall oxidation, the bias ECR-C
As shown in FIG. 2B, the trench 2 and the alignment portion trench 4 are buried by VD with a burying material 3 such as an insulating film made of SiO 2 . 3a is an insulating film grown outside the trench, that is, in the active region.
【0020】次に図2(c)に示すように、平坦面がエ
ッチングされない条件でバイアスECR−CVDにより
絶縁膜を水平方向にエッチングして、トレンチ2内の絶
縁膜3を確実にマスクするレジスト膜8を形成するのに
必要な場所をトレンチ2上及びその近傍に確保する。即
ちとり代7を得る。水平方向のエッチングを行うとき、
Si基板1自体をエッチングしないように堆積分がその
分残るように水平方向のエッチング条件を設定し、その
分のSiO2 (図2(c)の点線までのSiO2 )をエ
ッチバックして除去する。エッチバック分を符号30で
示す。Next, as shown in FIG. 2C, the insulating film is etched in the horizontal direction by bias ECR-CVD under the condition that the flat surface is not etched, so that the insulating film 3 in the trench 2 is surely masked. A place necessary for forming the film 8 is secured on the trench 2 and in the vicinity thereof. That is, a toll margin 7 is obtained. When performing horizontal etching,
The Si substrate 1 itself Sets the horizontal etching conditions as deposited amount so as not to etch remains that amount, remove that amount of SiO 2 (SiO 2 up to the dotted line in FIG. 2 (c)) is etched back I do. The part for the etch back is indicated by reference numeral 30.
【0021】次に、図2(d)に示すようにホトレジス
ト膜8でトレンチ2内の絶縁膜3をマスクすると同時
に、アライメント部トレンチ4のSiO2 絶縁膜3のう
ちトレンチ4のテーパー部のSiO2 を保護するように
アライメント部トレンチ4の内側までマスクする。この
ホトレジストマスクを特に符号80で示す。これは図5
(c)に示すように、絶縁膜3をRIEで除去する際、
絶縁膜SiO2 と基板Siとの選択比が無限大でないた
め、幅の広いトレンチのテーパー部のエッチ面の荒れを
防止するためである。即ち、レジストマスクの形成の次
に、図2(e)に示すようにレジスト膜8をマスクとす
るエッチングによりトレンチ2外の絶縁膜3a及びアラ
イメント部トレンチ4内のテーパー部以外の埋込材3を
ともに実施例1と同じ条件のRIEにより異方性エッチ
ングを行って除去する。これによりアライメント部トレ
ンチ4の埋込材は側壁部を残して除去される。このアラ
イメント部トレンチ4のテーパー部に残った埋込材を符
号30で示す。次いで、レジスト膜を剥離し、アライメ
ント部トレンチ4のテーパー部に残った埋込材30(S
iO2 膜)をHFなどを使用してウェットエッチング法
により除去する。この場合、ほとんどのSiO2 がRI
Eで予め除去されているのでエッチング時間が短くてす
むため、トレンチ4のテーパー部のエッチ面が荒れるこ
とがない。図5(b)に示すようなテーパー部を有する
トレンチ4をそのまま従来のエッチング手段でエッチン
グすると、図5(c)に示すようにテーパー部が荒れて
しまうが(図に荒れた側面を40で示す)、本例ではそ
のようなおそれがない。更に、エッチングストップ層6
のポリ−Si、酸化膜のパッドSiO2 膜を通常のウェ
ットエッチング法により除去して図2(f)の構造を得
る。Next, as shown in FIG. 2D, the insulating film 3 in the trench 2 is masked with the photoresist film 8 and, at the same time, the SiO 2 insulating film 3 of the alignment portion trench 4 is formed of SiO 2 in the tapered portion of the trench 4. 2 is masked to the inside of the alignment portion trench 4 so as to protect the portion 2 . This photoresist mask is particularly designated by reference numeral 80. This is Figure 5
As shown in (c), when removing the insulating film 3 by RIE,
Since the selectivity between the insulating film SiO 2 and the substrate Si is not infinite, it is to prevent the etch surface of the tapered portion of the wide trench from being roughened. That is, after the formation of the resist mask, as shown in FIG. 2E, the insulating material 3a outside the trench 2 and the filling material 3 other than the tapered portion inside the alignment portion trench 4 are etched by using the resist film 8 as a mask. Are removed by performing anisotropic etching by RIE under the same conditions as in the first embodiment. This allows the alignment unit
The embedded material of the punch 4 is removed leaving the side wall portion. The embedding material remaining in the tapered portion of the alignment portion trench 4 is indicated by reference numeral 30. Next, the resist film is peeled off, and the embedding material 30 (S) remaining in the tapered portion of the alignment portion trench 4 is removed.
The iO 2 film is removed by wet etching using HF or the like. In this case, most of the SiO 2 is RI
The etching time can be shortened because it is removed in advance by E, so that the etched surface of the tapered portion of the trench 4 is not roughened. If the trench 4 having a tapered portion as shown in FIG. 5B is etched by conventional etching means as it is, the tapered portion becomes rough as shown in FIG. This is not shown in this example. Further, the etching stop layer 6
2 (f) is obtained by removing the poly-Si and the pad SiO 2 film of the oxide film by the usual wet etching method.
【0022】このようにして、アライメント部トレンチ
4内の絶縁膜3が完全にエッチング除去されているの
で、アライメント光が正常に検出でき、正確なアライメ
ントが行える。As described above, since the insulating film 3 in the alignment portion trench 4 is completely removed by etching, alignment light can be normally detected, and accurate alignment can be performed.
【0023】[0023]
【発明の効果】上述の如く、本出願の請求項1の発明に
よれば、正確なアライメントをすることができるので、
信頼性の高いプロセスで、効率良くULSIを製造する
ことができる。かつ、シャロートレンチ形成のためのド
ライエッチング技術で広い部分で生じることがあるテー
パー部分のエッチ面の荒れも防止できる効果も同時に達
成できる。As described above, according to the first aspect of the present invention, accurate alignment can be performed.
ULSI can be efficiently manufactured by a highly reliable process. In addition, the dry etching technique for forming the shallow trench can also achieve the effect of preventing the roughness of the etched surface of the tapered portion which may occur in a wide portion.
【図1】実施例1(参考例)を工程順に示す断面図であ
る。FIG. 1 is a sectional view showing Example 1 (Reference Example) in the order of steps.
【図2】実施例2(本発明に係る具体例)を工程順に示
す断面図である。FIG. 2 is a sectional view showing Example 2 (a specific example according to the present invention) in the order of steps.
【図3】LOCOSの問題点を説明する図である。FIG. 3 is a diagram illustrating a problem of LOCOS.
【図4】従来のバイアスECR−CVD法の問題点を示
す図である。FIG. 4 is a diagram showing a problem of a conventional bias ECR-CVD method.
【図5】本出願の請求項1の発明が解決する問題点を示
す図である。FIG. 5 is a diagram showing a problem solved by the invention of claim 1 of the present application.
1 基板 2 トレンチ 3 埋込材(SiO2 ) 4 アライメント部トレンチ 5 パッドSiO2 膜 6 ポリ−Si膜 7 とり代 8 ホトレジスト30 側壁部(テーパー部)に残した埋め込み材 REFERENCE SIGNS LIST 1 substrate 2 trench 3 filling material (SiO 2 ) 4 alignment portion trench 5 pad SiO 2 film 6 poly-Si film 7 allowance 8 photoresist 30 filling material left on side wall (tapered portion)
Claims (1)
で、このトレンチを埋込材で埋め込み、次いでその埋め
込みの際にトレンチ外に形成された埋込材によるトレン
チ上の溝幅を広くするための埋込材に対する水平方向の
エッチングを行い、その後、上記トレンチのうちのアラ
イメント部トレンチ以外のトレンチ内の埋込材をマスク
してトレンチ外及びアライメント部トレンチ内の埋込材
を除去するシャロートレンチ形成方法であって、上記アライメント部トレンチは溝の開口部に比し底部が
狭い形状に形成され、上記アライメント部トレンチの埋
込材は側壁部を残して除去される ことを特徴とするシャ
ロートレンチ形成方法。1. A trench is formed in a surface portion of a substrate, and then the trench is filled with a filling material, and a groove width on the trench is increased by the filling material formed outside the trench at the time of filling. Etching is performed in the horizontal direction with respect to the burying material, and then the burying material in the trenches other than the alignment portion trench is masked to remove the burying material outside the trench and in the alignment portion trench. A method for forming a trench, wherein the alignment portion trench has a bottom portion which is smaller than an opening portion of the groove.
It is formed in a narrow shape, and fills the alignment section trench.
A method for forming a shallow trench, wherein the filling material is removed leaving a side wall portion .
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| JP03155765A JP3136654B2 (en) | 1991-05-30 | 1991-05-30 | Shallow trench formation method |
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| JP03155765A JP3136654B2 (en) | 1991-05-30 | 1991-05-30 | Shallow trench formation method |
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| JPH0778866A JPH0778866A (en) | 1995-03-20 |
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Cited By (1)
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| US8529535B2 (en) | 2004-12-27 | 2013-09-10 | Uni-Charm Corporation | Disposable wearing article |
Families Citing this family (1)
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| DE19741704A1 (en) * | 1997-09-22 | 1999-04-01 | Siemens Ag | Method of creating insulation in a substrate |
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1991
- 1991-05-30 JP JP03155765A patent/JP3136654B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8529535B2 (en) | 2004-12-27 | 2013-09-10 | Uni-Charm Corporation | Disposable wearing article |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0778866A (en) | 1995-03-20 |
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