JP3137072B2 - 半導体集積回路の自動配線レイアウト方法 - Google Patents
半導体集積回路の自動配線レイアウト方法Info
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- 238000005530 etching Methods 0.000 description 2
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の自
動配線レイアウト方法に係り、特にセルベース方式やゲ
ートアレイ方式のように自動レイアウトツールを使用し
て格子状に配線を行う半導体集積回路の自動配線レイア
ウト方法に関する。
動配線レイアウト方法に係り、特にセルベース方式やゲ
ートアレイ方式のように自動レイアウトツールを使用し
て格子状に配線を行う半導体集積回路の自動配線レイア
ウト方法に関する。
【０００２】
【従来の技術】従来の半導体集積回路の自動配線レイア
ウト方法として、半導体集積回路上に形成された素子と
端子の間、又は素子間を接続する実配線を形成し、その
実配線と同一配線層において半導体集積回路の領域全体
には実配線との間に最小配線間隔を持ち、かつ、実配線
及び素子並びに端子のいずれにも接続されない格子状の
ダミー配線を最小配線間隔をもって形成されるようにす
るレイアウト方法がある（特開平５−２５８０１７号公
報）。
ウト方法として、半導体集積回路上に形成された素子と
端子の間、又は素子間を接続する実配線を形成し、その
実配線と同一配線層において半導体集積回路の領域全体
には実配線との間に最小配線間隔を持ち、かつ、実配線
及び素子並びに端子のいずれにも接続されない格子状の
ダミー配線を最小配線間隔をもって形成されるようにす
るレイアウト方法がある（特開平５−２５８０１７号公
報）。
【０００３】例えば、上記の従来の自動配線レイアウト
方法によれば、図５に示すように、自動レイアウトツー
ルを使用して、配線格子５０１上に回路接続情報に従っ
た実配線５０２を作成し、また、図６に示すように、す
べての配線格子６０１上にダミー配線６０２を形成した
後、図５の実配線５０２と図６のダミー配線６０２を重
ね合わせ、図７に示すように実配線７０２を基準として
配線に関する最小配線間隔を守るように実配線７０２の
周りのダミー配線６０２を削除することによって、図７
のような実配線７０２の周りにのみダミー配線７０３が
存在するレイアウトデータを作成している。
方法によれば、図５に示すように、自動レイアウトツー
ルを使用して、配線格子５０１上に回路接続情報に従っ
た実配線５０２を作成し、また、図６に示すように、す
べての配線格子６０１上にダミー配線６０２を形成した
後、図５の実配線５０２と図６のダミー配線６０２を重
ね合わせ、図７に示すように実配線７０２を基準として
配線に関する最小配線間隔を守るように実配線７０２の
周りのダミー配線６０２を削除することによって、図７
のような実配線７０２の周りにのみダミー配線７０３が
存在するレイアウトデータを作成している。
【０００４】また、従来、配線容量の均一化を目的とし
て、半導体チップの主平面上に、信号配線と、固定電位
に接続されたダミー配線とを備えるようにした自動配線
レイアウト方法も知られている（特開平７−１５３８４
４号公報）。この従来の自動配線レイアウト方法によれ
ば、自動レイアウトツールを使用して、図８のように配
線格子８０１上に回路接続情報に従った実配線８０２を
作成し、実配線８０２の周りにのみ限定して一定の固定
電位（ＧＮＤ）に接続したダミー配線８０３を配線に関
する最小配線間隔を守るように作成している。
て、半導体チップの主平面上に、信号配線と、固定電位
に接続されたダミー配線とを備えるようにした自動配線
レイアウト方法も知られている（特開平７−１５３８４
４号公報）。この従来の自動配線レイアウト方法によれ
ば、自動レイアウトツールを使用して、図８のように配
線格子８０１上に回路接続情報に従った実配線８０２を
作成し、実配線８０２の周りにのみ限定して一定の固定
電位（ＧＮＤ）に接続したダミー配線８０３を配線に関
する最小配線間隔を守るように作成している。
【０００５】
【発明が解決しようとする課題】しかるに、上記の図５
〜図７と共に説明した従来の自動配線レイアウト方法で
は、ダミー配線７０３を設けることにより半導体チップ
上の配線の粗密を無くすことで、エッチング精度を向上
させることが目的であるが、ダミー配線７０３はいずれ
の電位にも固定されていないため、実配線７０２の電位
の変化によって配線の隣接間の容量の影響によりダミー
配線７０３の電位も変化し、これが実配線７０２の遅延
値に影響を及ぼすため、遅延値を正確に見積もることが
難しい。
〜図７と共に説明した従来の自動配線レイアウト方法で
は、ダミー配線７０３を設けることにより半導体チップ
上の配線の粗密を無くすことで、エッチング精度を向上
させることが目的であるが、ダミー配線７０３はいずれ
の電位にも固定されていないため、実配線７０２の電位
の変化によって配線の隣接間の容量の影響によりダミー
配線７０３の電位も変化し、これが実配線７０２の遅延
値に影響を及ぼすため、遅延値を正確に見積もることが
難しい。
【０００６】また、図８と共に説明した従来の自動配線
レイアウト方法では、実配線８０２の周りのみにダミー
配線８０３を作成するために、半導体チップ上の配線に
粗密な部分ができてしまう。近年の微細な配線パターン
においては、チップ上に配線の粗密が存在すると、半導
体チップ全体を均一にエッチングすることが難しくなっ
てきている。そして、均一にエッチングできない場合、
配線幅が半導体チップ上の位置により異なる場合が発生
し、単位長さ当りの配線容量に違いが生じ、正確な遅延
値を見積もることができなくなる。
レイアウト方法では、実配線８０２の周りのみにダミー
配線８０３を作成するために、半導体チップ上の配線に
粗密な部分ができてしまう。近年の微細な配線パターン
においては、チップ上に配線の粗密が存在すると、半導
体チップ全体を均一にエッチングすることが難しくなっ
てきている。そして、均一にエッチングできない場合、
配線幅が半導体チップ上の位置により異なる場合が発生
し、単位長さ当りの配線容量に違いが生じ、正確な遅延
値を見積もることができなくなる。
【０００７】本発明は以上の点に鑑みなされたもので、
半導体チップの配線のエッチング精度を均一化し、か
つ、実配線の遅延値を正確に見積もり得る半導体集積回
路の自動配線レイアウト方法を提供することを目的とす
る。
半導体チップの配線のエッチング精度を均一化し、か
つ、実配線の遅延値を正確に見積もり得る半導体集積回
路の自動配線レイアウト方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は半導体集積回路上に所定間隔で配線格子を
設け、そのすべての配線格子上に一定電位に接続された
ダミー配線を配置し、続いて、回路接続情報に従って上
記ダミー配線上の所定位置のダミー配線に実配線を重ね
た後、実配線に接続されている周りのダミー配線の部分
を削除して実配線とダミー配線とを非接続とすることを
特徴とする。
め、本発明は半導体集積回路上に所定間隔で配線格子を
設け、そのすべての配線格子上に一定電位に接続された
ダミー配線を配置し、続いて、回路接続情報に従って上
記ダミー配線上の所定位置のダミー配線に実配線を重ね
た後、実配線に接続されている周りのダミー配線の部分
を削除して実配線とダミー配線とを非接続とすることを
特徴とする。
【０００９】この発明では、すべての配線格子上にはダ
ミー配線及び実配線のいずれかが配置されるため、半導
体集積回路上（半導体チップ上）の配線レイアウトデー
タの粗密を無くすことができる。また、この発明では、
ダミー配線が一定電位に接続されているので、各配線間
の容量値を均一にできる。
ミー配線及び実配線のいずれかが配置されるため、半導
体集積回路上（半導体チップ上）の配線レイアウトデー
タの粗密を無くすことができる。また、この発明では、
ダミー配線が一定電位に接続されているので、各配線間
の容量値を均一にできる。
【００１０】また、本発明におけるダミー配線の削除
は、実配線と非接続となり、かつ、配線に関する最小配
線間隔を守るように一部分のみについて行うことを特徴
とする。また、本発明における上記のダミー配線の削
除、実配線の配置及びダミー配線の部分削除は、すべて
自動レイアウトツールを使用して行う。
は、実配線と非接続となり、かつ、配線に関する最小配
線間隔を守るように一部分のみについて行うことを特徴
とする。また、本発明における上記のダミー配線の削
除、実配線の配置及びダミー配線の部分削除は、すべて
自動レイアウトツールを使用して行う。
【００１１】更に、本発明の実配線のダミー配線上の所
定位置の配置は、所定位置のダミー配線部分を実配線と
して想定することを特徴とする。また、上記のダミー配
線は、例えばＧＮＤ電位に接続されており、かつ、実配
線とは非接続とされている。
定位置の配置は、所定位置のダミー配線部分を実配線と
して想定することを特徴とする。また、上記のダミー配
線は、例えばＧＮＤ電位に接続されており、かつ、実配
線とは非接続とされている。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１、図２、図３及び図４は、
それぞれ本発明になる半導体集積回路の自動配線レイア
ウト方法の一実施の形態の各レイアウト過程における半
導体チップ（半導体集積回路）上のレイアウト配線図を
示す。
て図面と共に説明する。図１、図２、図３及び図４は、
それぞれ本発明になる半導体集積回路の自動配線レイア
ウト方法の一実施の形態の各レイアウト過程における半
導体チップ（半導体集積回路）上のレイアウト配線図を
示す。
【００１３】 図１は本発明方法の一実施の形態により
配線された配線レイアウトの平面図である。図２は半導
体チップ上の配線格子２０１のすべてに一定電位（ＧＮ
Ｄ）に接続したダミー配線２０２を作成した図である。
図３及び図４は、それぞれ図２から図１の配線状態を作
成する過程の配線図であり、図３は全配線格子２０１上
に存在するダミー配線２０２上に実配線３０１を重ねた
もの、図４は配線格子２０１上において、実配線４０１
と重なったダミー配線と実配線４０１の周りのダミー配
線２０２を削除したものである。
配線された配線レイアウトの平面図である。図２は半導
体チップ上の配線格子２０１のすべてに一定電位（ＧＮ
Ｄ）に接続したダミー配線２０２を作成した図である。
図３及び図４は、それぞれ図２から図１の配線状態を作
成する過程の配線図であり、図３は全配線格子２０１上
に存在するダミー配線２０２上に実配線３０１を重ねた
もの、図４は配線格子２０１上において、実配線４０１
と重なったダミー配線と実配線４０１の周りのダミー配
線２０２を削除したものである。
【００１４】次に、この実施の形態の動作について、図
１乃至図４を参照して説明する。まず、図２に示すよう
に、半導体チップ上の配線格子２０１のすべてに、図示
しない位置でＧＮＤ電位に接続したダミー配線２０２が
配置される。配線格子２０１の間隔は、配線に関する最
小配線間隔に設定されている。
１乃至図４を参照して説明する。まず、図２に示すよう
に、半導体チップ上の配線格子２０１のすべてに、図示
しない位置でＧＮＤ電位に接続したダミー配線２０２が
配置される。配線格子２０１の間隔は、配線に関する最
小配線間隔に設定されている。
【００１５】次に、ダミー配線２０２の上に図３に示す
ように、回路接続情報に従って実配線３０１を重ねる。
なお、「実配線３０１をダミー配線２０２の上に重ね
る」とは、ダミー配線２０２の上の層に実配線３０１を
形成するということではなく、ダミー配線２０２と同一
層に実配線３０１を配置する、つまり、ダミー配線２０
２の部分を実配線３０１と想定することを意味する。こ
こで、図３では図示の便宜上、１つの実配線３０１のみ
図示しているが、回路接続情報に従って、すべての実配
線が配置される。
ように、回路接続情報に従って実配線３０１を重ねる。
なお、「実配線３０１をダミー配線２０２の上に重ね
る」とは、ダミー配線２０２の上の層に実配線３０１を
形成するということではなく、ダミー配線２０２と同一
層に実配線３０１を配置する、つまり、ダミー配線２０
２の部分を実配線３０１と想定することを意味する。こ
こで、図３では図示の便宜上、１つの実配線３０１のみ
図示しているが、回路接続情報に従って、すべての実配
線が配置される。
【００１６】続いて、図４に示すように、実配線３０１
につながるダミー配線２０２の部分を４０２で示すよう
に配線に関する最小配線間隔を守るように削除し、実配
線４０１を作成する。つまり、実配線４０１は、実配線
３０１の周囲のダミー配線２０２を削除した、ダミー配
線２０２に非接続な配線である。また、実配線４０１に
はＧＮＤ電位は接続しない。
につながるダミー配線２０２の部分を４０２で示すよう
に配線に関する最小配線間隔を守るように削除し、実配
線４０１を作成する。つまり、実配線４０１は、実配線
３０１の周囲のダミー配線２０２を削除した、ダミー配
線２０２に非接続な配線である。また、実配線４０１に
はＧＮＤ電位は接続しない。
【００１７】図３で想定したすべての実配線の周囲のダ
ミー配線２０２の部分について、上記の図４と同様の削
除処理を行うことにより、最終的に図１に示すように、
半導体チップ上の配線格子１０１上の必要な個所に、実
配線１０２が配置され、かつ、それらの周囲の配線格子
１０１上に実配線１０２とは非接続のダミー配線１０３
（２０２）が配置されたレイアウト配線が得られる。
ミー配線２０２の部分について、上記の図４と同様の削
除処理を行うことにより、最終的に図１に示すように、
半導体チップ上の配線格子１０１上の必要な個所に、実
配線１０２が配置され、かつ、それらの周囲の配線格子
１０１上に実配線１０２とは非接続のダミー配線１０３
（２０２）が配置されたレイアウト配線が得られる。
【００１８】この実施の形態によれば、各配線格子１０
１には実配線１０２又はダミー配線１０３が配置されて
いるため、半導体チップ上の配線レイアウトデータに粗
密が無くなり、均一に配線が存在し、半導体チップの製
造時に配線を均一にエッチングできる。また、各配線間
の容量値が均一になり、単位長さ当りの配線容量がチッ
プ上の位置に関係なく一定になるため、配線遅延値の見
積もる精度についても容易に向上できる。
１には実配線１０２又はダミー配線１０３が配置されて
いるため、半導体チップ上の配線レイアウトデータに粗
密が無くなり、均一に配線が存在し、半導体チップの製
造時に配線を均一にエッチングできる。また、各配線間
の容量値が均一になり、単位長さ当りの配線容量がチッ
プ上の位置に関係なく一定になるため、配線遅延値の見
積もる精度についても容易に向上できる。
【００１９】なお、特開平５−２５８０１７号公報に記
載したような従来方法では、図５に示したすべての実配
線５０２を作成し、かつ、これとは別に図６に示した、
すべての配線格子６０１上にダミー配線６０２を形成す
るため、これらを重ね合わせするための図形処理用ツー
ルを必要とするが、この実施の形態によれば、図２に示
したすべての配線格子２０１上に配置された、ＧＮＤ電
位に接続されたダミー配線２０２に基づいて、実配線を
行うようにしているので、図形処理用ツールは不要であ
り、すべて自動レイアウトツールを使用して短時間に効
率良くレイアウト配線ができる。
載したような従来方法では、図５に示したすべての実配
線５０２を作成し、かつ、これとは別に図６に示した、
すべての配線格子６０１上にダミー配線６０２を形成す
るため、これらを重ね合わせするための図形処理用ツー
ルを必要とするが、この実施の形態によれば、図２に示
したすべての配線格子２０１上に配置された、ＧＮＤ電
位に接続されたダミー配線２０２に基づいて、実配線を
行うようにしているので、図形処理用ツールは不要であ
り、すべて自動レイアウトツールを使用して短時間に効
率良くレイアウト配線ができる。
【００２０】なお、本発明は上記の実施の形態に限定さ
れるものではなく、例えば、ダミー配線１０３はＧＮＤ
電位でなく他の一定電位に接続されていてもよい。
れるものではなく、例えば、ダミー配線１０３はＧＮＤ
電位でなく他の一定電位に接続されていてもよい。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
すべての配線格子上にはダミー配線及び実配線のいずれ
かを配置することにより、半導体集積回路上（半導体チ
ップ上）の配線レイアウトデータの粗密を無くすように
したため、均一に配線が存在し、よって、半導体チップ
の製造時に配線を均一にエッチングでき、安定した製造
が可能となり、生産効率を向上できる。
すべての配線格子上にはダミー配線及び実配線のいずれ
かを配置することにより、半導体集積回路上（半導体チ
ップ上）の配線レイアウトデータの粗密を無くすように
したため、均一に配線が存在し、よって、半導体チップ
の製造時に配線を均一にエッチングでき、安定した製造
が可能となり、生産効率を向上できる。
【００２２】また、本発明によれば、ダミー配線が一定
電位に接続され、各配線間の容量値を均一にするように
したため、単位長さ当りの配線容量が半導体集積回路上
（半導体チップ上）の位置に関係なく一定にでき、よっ
て、配線遅延値の見積もり精度を容易に向上できる。
電位に接続され、各配線間の容量値を均一にするように
したため、単位長さ当りの配線容量が半導体集積回路上
（半導体チップ上）の位置に関係なく一定にでき、よっ
て、配線遅延値の見積もり精度を容易に向上できる。
【００２３】更に、本発明によれば、すべての配線格子
上に配置された、ダミー配線に基づいて、実配線を行う
ようにしているので、図形処理用ツールは不要であり、
すべて自動レイアウトツールを使用して短時間に効率良
くレイアウト配線ができる。
上に配置された、ダミー配線に基づいて、実配線を行う
ようにしているので、図形処理用ツールは不要であり、
すべて自動レイアウトツールを使用して短時間に効率良
くレイアウト配線ができる。
【図１】本発明により得られる配線レイアウトの一例の
平面図である。
平面図である。
【図２】図１の配線レイアウトの過程を説明する配線図
である（その１）。
である（その１）。
【図３】図１の配線レイアウトの過程を説明する配線図
である（その２）。
である（その２）。
【図４】図１の配線レイアウトの過程を説明する配線図
である（その３）。
である（その３）。
【図５】従来方法の第１の例の実配線例の平面図であ
る。
る。
【図６】従来方法の第１の例のダミー配線例の平面図で
ある。
ある。
【図７】従来方法の第１の例の配線レイアウト図であ
る。
る。
【図８】従来方法の第２の例の配線レイアウト図であ
る。
る。
１０１、２０１ 配線格子 １０２、３０１、４０１ 実配線 １０３、２０２ ダミー配線 ４０２ ダミー配線削除部分
Claims (5)
- 【請求項１】 半導体集積回路上に所定間隔で配線格子
を設け、そのすべての配線格子上に一定電位に接続され
たダミー配線を配置し、続いて、回路接続情報に従って
上記ダミー配線上の所定位置のダミー配線に実配線を重
ねた後、該実配線に接続されている周りのダミー配線の
部分を削除して該実配線と該ダミー配線とを非接続とす
ることを特徴とする半導体集積回路の自動配線レイアウ
ト方法。 - 【請求項２】 前記ダミー配線の削除は、前記実配線と
非接続となり、かつ、配線に関する最小配線間隔を守る
ように一部分のみについて行うことを特徴とする請求項
１記載の半導体集積回路の自動配線レイアウト方法。 - 【請求項３】 前記ダミー配線の削除、前記実配線の配
置及び前記ダミー配線の部分削除は、すべて自動レイア
ウトツールを使用して行うことを特徴とする請求項１又
は２記載の半導体集積回路の自動配線レイアウト方法。 - 【請求項４】 前記実配線の前記ダミー配線上の所定位
置の配置は、該所定位置の該ダミー配線部分を該実配線
として想定することを特徴とする請求項１記載の半導体
集積回路の自動配線レイアウト方法。 - 【請求項５】 前記ダミー配線は、ＧＮＤ電位に接続さ
れており、かつ、前記実配線とは非接続とされているこ
とを特徴とする請求項１記載の半導体集積回路の自動配
線レイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120586A JP3137072B2 (ja) | 1998-04-30 | 1998-04-30 | 半導体集積回路の自動配線レイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120586A JP3137072B2 (ja) | 1998-04-30 | 1998-04-30 | 半導体集積回路の自動配線レイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312738A JPH11312738A (ja) | 1999-11-09 |
| JP3137072B2 true JP3137072B2 (ja) | 2001-02-19 |
Family
ID=14789950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10120586A Expired - Fee Related JP3137072B2 (ja) | 1998-04-30 | 1998-04-30 | 半導体集積回路の自動配線レイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137072B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8024689B2 (en) | 2006-05-16 | 2011-09-20 | Panasonic Corporation | Semiconductor integrated circuit apparatus with low wiring resistance |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003188174A (ja) * | 2001-12-19 | 2003-07-04 | Denso Corp | 半導体装置及びその製造方法 |
| JP4346410B2 (ja) | 2003-10-28 | 2009-10-21 | 東芝メモリシステムズ株式会社 | 半導体集積回路の配線設計方法及び半導体集積回路 |
| JP2005347591A (ja) * | 2004-06-04 | 2005-12-15 | Matsushita Electric Ind Co Ltd | スタンダードセル、スタンダードセル方式の半導体集積回路装置および半導体集積回路装置のレイアウト設計方法 |
| JP6209890B2 (ja) * | 2013-07-29 | 2017-10-11 | ソニー株式会社 | 裏面照射型イメージセンサ、撮像装置、および電子機器 |
-
1998
- 1998-04-30 JP JP10120586A patent/JP3137072B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8024689B2 (en) | 2006-05-16 | 2011-09-20 | Panasonic Corporation | Semiconductor integrated circuit apparatus with low wiring resistance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11312738A (ja) | 1999-11-09 |
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