JP3137774B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3137774B2 JP3137774B2 JP04294978A JP29497892A JP3137774B2 JP 3137774 B2 JP3137774 B2 JP 3137774B2 JP 04294978 A JP04294978 A JP 04294978A JP 29497892 A JP29497892 A JP 29497892A JP 3137774 B2 JP3137774 B2 JP 3137774B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高電圧横型ＭＯＳ電
界効果トランジスタと低電圧制御論理素子とを同一チッ
プ上に形成した半導体装置およびその製造方法に関す
る。
界効果トランジスタと低電圧制御論理素子とを同一チッ
プ上に形成した半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】高電圧横型ＭＯＳ電界効果トランジスタ
と、高電圧横型ＭＯＳ電界効果トランジスタと同一チッ
プ上に形成された低電圧制御論理素子とを包含した従来
の半導体装置においては、大きな電流を基板表面上のド
レイン・ソース間に流すために、オン時の抵抗値（以
下、「オン抵抗」と称す）が増大したり、アルミ電極の
最大電流密度を超えてしまうなどの問題が生じる。この
ため、アルミ電極部での抵抗値を下げるため、あるいは
許容電流値を増大させるために、アルミ電極のアルミ厚
を厚くする方法が考えられる。しかし、低電圧制御論理
素子パターンの制限により、高電圧横型ＭＯＳ電界効果
トランジスタのアルミ厚を厚くすると、低電圧制御論理
素子部の集積度を落としてしまうという欠点を有してい
る。
と、高電圧横型ＭＯＳ電界効果トランジスタと同一チッ
プ上に形成された低電圧制御論理素子とを包含した従来
の半導体装置においては、大きな電流を基板表面上のド
レイン・ソース間に流すために、オン時の抵抗値（以
下、「オン抵抗」と称す）が増大したり、アルミ電極の
最大電流密度を超えてしまうなどの問題が生じる。この
ため、アルミ電極部での抵抗値を下げるため、あるいは
許容電流値を増大させるために、アルミ電極のアルミ厚
を厚くする方法が考えられる。しかし、低電圧制御論理
素子パターンの制限により、高電圧横型ＭＯＳ電界効果
トランジスタのアルミ厚を厚くすると、低電圧制御論理
素子部の集積度を落としてしまうという欠点を有してい
る。
【０００３】そこで、図４に示すアルミ電極部をアルミ
二層構造とした半導体装置を実現していた。図４は従来
の半導体装置の断面構造図であり、(a) は同半導体装置
の高電圧横型ＭＯＳ電界効果トランジスタのパターン部
の断面を示し、(b) は同半導体装置の低電圧制御論理素
子部の断面を示す。図４において、３１は高濃度の第二
導電型（Ｎ型またはＰ型）ドレインコンタクト領域、３
２は低濃度の第二導電型ドレイン領域、３３は第一導電
型（Ｐ型またはＮ型）の半導体基板、３４はチャンネル
部、３５はゲート酸化膜、３６は多結晶シリコン膜から
なるゲート電極、３７，４３は層間絶縁膜、３８は高濃
度の第二導電型ソース領域、３９は一層目のソースアル
ミ電極、４０は二層目のソースアルミ電極、４１は一層
目のドレインアルミ電極、４２は二層目のドレインアル
ミ電極、５１はＰチャンネルＭＯＳのドレインコンタク
ト領域、５２はＮチャンネルＭＯＳのドレインコンタク
ト領域、５３はＰチャンネルＭＯＳを半導体基板３３と
絶縁する第二導電型領域、５４は一層目のアルミ電極５
５と接続する半導体基板表面部、５６は二層目のアルミ
電極である。
二層構造とした半導体装置を実現していた。図４は従来
の半導体装置の断面構造図であり、(a) は同半導体装置
の高電圧横型ＭＯＳ電界効果トランジスタのパターン部
の断面を示し、(b) は同半導体装置の低電圧制御論理素
子部の断面を示す。図４において、３１は高濃度の第二
導電型（Ｎ型またはＰ型）ドレインコンタクト領域、３
２は低濃度の第二導電型ドレイン領域、３３は第一導電
型（Ｐ型またはＮ型）の半導体基板、３４はチャンネル
部、３５はゲート酸化膜、３６は多結晶シリコン膜から
なるゲート電極、３７，４３は層間絶縁膜、３８は高濃
度の第二導電型ソース領域、３９は一層目のソースアル
ミ電極、４０は二層目のソースアルミ電極、４１は一層
目のドレインアルミ電極、４２は二層目のドレインアル
ミ電極、５１はＰチャンネルＭＯＳのドレインコンタク
ト領域、５２はＮチャンネルＭＯＳのドレインコンタク
ト領域、５３はＰチャンネルＭＯＳを半導体基板３３と
絶縁する第二導電型領域、５４は一層目のアルミ電極５
５と接続する半導体基板表面部、５６は二層目のアルミ
電極である。
【０００４】この従来の半導体装置の製造プロセスで
は、高電圧横型ＭＯＳ電界効果トランジスタと低電圧制
御論理素子を同一チップ上に形成した後、一層目のアル
ミ蒸着、暗室工程、エッチングにより一層目のアルミ電
極３９，４１，５５を形成する。その後、層間絶縁膜の
蒸着、暗室工程、エッチングにより層間絶縁膜４３を形
成し、つぎに、二層目のアルミ蒸着、暗室工程、エッチ
ングにより二層目のアルミ電極４０，４２，５６を形成
していた。
は、高電圧横型ＭＯＳ電界効果トランジスタと低電圧制
御論理素子を同一チップ上に形成した後、一層目のアル
ミ蒸着、暗室工程、エッチングにより一層目のアルミ電
極３９，４１，５５を形成する。その後、層間絶縁膜の
蒸着、暗室工程、エッチングにより層間絶縁膜４３を形
成し、つぎに、二層目のアルミ蒸着、暗室工程、エッチ
ングにより二層目のアルミ電極４０，４２，５６を形成
していた。
【０００５】
【発明が解決しようとする課題】しかしながら、図４に
示すようにアルミ電極部を二層構造とした従来の構成に
よれば、一層目のアルミ電極３９，４１，５５の形成後
に、２回の暗室工程が必要となり、一層だけのアルミ電
極構造に比較して２回の暗室工程の追加となり、製造プ
ロセスが複雑になるという欠点を有していた。
示すようにアルミ電極部を二層構造とした従来の構成に
よれば、一層目のアルミ電極３９，４１，５５の形成後
に、２回の暗室工程が必要となり、一層だけのアルミ電
極構造に比較して２回の暗室工程の追加となり、製造プ
ロセスが複雑になるという欠点を有していた。
【０００６】この発明の目的は、高電圧横型ＭＯＳ電界
効果トランジスタのオン抵抗の低減およびアルミ電極の
最大電流密度の増大を実現するとともに、製造プロセス
の簡略化を図ることのできる半導体装置およびその製造
方法を提供することである。
効果トランジスタのオン抵抗の低減およびアルミ電極の
最大電流密度の増大を実現するとともに、製造プロセス
の簡略化を図ることのできる半導体装置およびその製造
方法を提供することである。
【０００７】
【課題を解決するための手段】請求項１記載の半導体装
置は、高電圧横型ＭＯＳ電界効果トランジスタの領域に
おけるアルミ電極および低電圧制御論理素子の領域にお
ける半導体基板表面部と接続するアルミ電極が、一層目
のアルミと一層目のアルミの上に直接積層した二層目の
アルミとからなり、低電圧制御論理素子の領域における
アルミ配線が二層目のアルミからなることを特徴とす
る。
置は、高電圧横型ＭＯＳ電界効果トランジスタの領域に
おけるアルミ電極および低電圧制御論理素子の領域にお
ける半導体基板表面部と接続するアルミ電極が、一層目
のアルミと一層目のアルミの上に直接積層した二層目の
アルミとからなり、低電圧制御論理素子の領域における
アルミ配線が二層目のアルミからなることを特徴とす
る。
【０００８】請求項２記載の半導体装置の製造方法は、
高電圧横型ＭＯＳ電界効果トランジスタおよび低電圧制
御論理素子を形成した半導体基板の全面に一層目のアル
ミを蒸着する工程と、高電圧横型ＭＯＳ電界効果トラン
ジスタの領域におけるアルミ電極部にコーティングを行
い、低電圧制御論理素子の領域における半導体基板表面
部と接続するアルミ電極部にコーティングを行なう暗室
工程と、一層目のアルミをエッチングして一層目のアル
ミ電極を形成する工程と、一層目のアルミ電極を形成し
た半導体基板の全面に二層目のアルミを蒸着する工程
と、高電圧横型ＭＯＳ電界効果トランジスタの領域にお
けるアルミ電極部にコーティングを行い、低電圧制御論
理素子の領域におけるアルミ電極部とアルミ配線部にコ
ーティングを行なう暗室工程と、二層目のアルミをエッ
チングして二層目のアルミ電極とアルミ配線とを形成す
る工程とを含んでいる。
高電圧横型ＭＯＳ電界効果トランジスタおよび低電圧制
御論理素子を形成した半導体基板の全面に一層目のアル
ミを蒸着する工程と、高電圧横型ＭＯＳ電界効果トラン
ジスタの領域におけるアルミ電極部にコーティングを行
い、低電圧制御論理素子の領域における半導体基板表面
部と接続するアルミ電極部にコーティングを行なう暗室
工程と、一層目のアルミをエッチングして一層目のアル
ミ電極を形成する工程と、一層目のアルミ電極を形成し
た半導体基板の全面に二層目のアルミを蒸着する工程
と、高電圧横型ＭＯＳ電界効果トランジスタの領域にお
けるアルミ電極部にコーティングを行い、低電圧制御論
理素子の領域におけるアルミ電極部とアルミ配線部にコ
ーティングを行なう暗室工程と、二層目のアルミをエッ
チングして二層目のアルミ電極とアルミ配線とを形成す
る工程とを含んでいる。
【０００９】
【作用】この発明によれば、低電圧制御論理素子の領域
においては、アルミ電極と接続する半導体基板表面部以
外のアルミ配線をアルミ一層の構造としたままで、高電
圧横型ＭＯＳ電界効果トランジスタの領域においては、
アルミ電極を一層目のアルミとその上に直接形成した二
層目のアルミとからなるアルミ二層構造としているた
め、低電圧制御論理素子部の集積度を落とすことなく、
高電圧横型ＭＯＳ電界効果トランジスタのアルミ電極で
の電流の流域面積を大きくすることが可能となり、オン
抵抗の低減、およびアルミ電極の最大電流密度の増大を
実現できる。また同時に、一層目と二層目のアルミ電極
の絶縁に従来用いられた層間絶縁膜形成の工程を省略す
ることができ、製造プロセスの簡略化を図ることができ
る。
においては、アルミ電極と接続する半導体基板表面部以
外のアルミ配線をアルミ一層の構造としたままで、高電
圧横型ＭＯＳ電界効果トランジスタの領域においては、
アルミ電極を一層目のアルミとその上に直接形成した二
層目のアルミとからなるアルミ二層構造としているた
め、低電圧制御論理素子部の集積度を落とすことなく、
高電圧横型ＭＯＳ電界効果トランジスタのアルミ電極で
の電流の流域面積を大きくすることが可能となり、オン
抵抗の低減、およびアルミ電極の最大電流密度の増大を
実現できる。また同時に、一層目と二層目のアルミ電極
の絶縁に従来用いられた層間絶縁膜形成の工程を省略す
ることができ、製造プロセスの簡略化を図ることができ
る。
【００１０】
【実施例】以下、この発明の一実施例について、図面を
参照しながら説明する。図１はこの発明の一実施例の半
導体装置の断面構造図であり、(a) は同半導体装置の高
電圧横型ＭＯＳ電界効果トランジスタのパターン部の断
面を示し、(b)は同半導体装置の低電圧制御論理素子部
の断面を示す。図１において、１は高濃度の第二導電型
（Ｎ型またはＰ型）ドレインコンタクト領域、２は低濃
度の第二導電型ドレイン領域、３は第一導電型（Ｐ型ま
たはＮ型）の半導体基板、４はチャンネル部、５はゲー
ト酸化膜、６は多結晶シリコン膜からなるゲート電極、
７は層間絶縁膜、８は高濃度の第二導電型ソース領域、
９は一層目のソースアルミ電極、１０は二層目のソース
アルミ電極、１１は一層目のドレインアルミ電極、１２
は二層目のドレインアルミ電極、２１はＰチャンネルＭ
ＯＳのドレインコンタクト領域、２２はＮチャンネルＭ
ＯＳのドレインコンタクト領域、２３はＰチャンネルＭ
ＯＳを半導体基板３３と絶縁する第二導電型領域、２４
は一層目のアルミ電極２５と接続する半導体基板表面
部、２６は二層目のアルミ電極である。
参照しながら説明する。図１はこの発明の一実施例の半
導体装置の断面構造図であり、(a) は同半導体装置の高
電圧横型ＭＯＳ電界効果トランジスタのパターン部の断
面を示し、(b)は同半導体装置の低電圧制御論理素子部
の断面を示す。図１において、１は高濃度の第二導電型
（Ｎ型またはＰ型）ドレインコンタクト領域、２は低濃
度の第二導電型ドレイン領域、３は第一導電型（Ｐ型ま
たはＮ型）の半導体基板、４はチャンネル部、５はゲー
ト酸化膜、６は多結晶シリコン膜からなるゲート電極、
７は層間絶縁膜、８は高濃度の第二導電型ソース領域、
９は一層目のソースアルミ電極、１０は二層目のソース
アルミ電極、１１は一層目のドレインアルミ電極、１２
は二層目のドレインアルミ電極、２１はＰチャンネルＭ
ＯＳのドレインコンタクト領域、２２はＮチャンネルＭ
ＯＳのドレインコンタクト領域、２３はＰチャンネルＭ
ＯＳを半導体基板３３と絶縁する第二導電型領域、２４
は一層目のアルミ電極２５と接続する半導体基板表面
部、２６は二層目のアルミ電極である。
【００１１】この半導体装置は、高電圧横型ＭＯＳ電界
効果トランジスタの領域におけるアルミ電極９，１０，
１１，１２および低電圧制御論理素子の領域における半
導体基板表面部２４と接続するアルミ電極２５，２６
が、一層目のアルミと一層目のアルミの上に直接積層し
た二層目のアルミとからなり、低電圧制御論理素子の領
域におけるアルミ配線（半導体基板表面部２４以外の領
域に形成したアルミ電極２６）が二層目のアルミからな
ることを特徴とする。
効果トランジスタの領域におけるアルミ電極９，１０，
１１，１２および低電圧制御論理素子の領域における半
導体基板表面部２４と接続するアルミ電極２５，２６
が、一層目のアルミと一層目のアルミの上に直接積層し
た二層目のアルミとからなり、低電圧制御論理素子の領
域におけるアルミ配線（半導体基板表面部２４以外の領
域に形成したアルミ電極２６）が二層目のアルミからな
ることを特徴とする。
【００１２】このように構成されるこの半導体装置の製
造方法を、さらに図２および図３を参照しながら説明す
る。図２および図３はこの半導体装置の製造方法を示す
工程順断面構造図であり、図２，図３において、それぞ
れ(a) は同半導体装置の高電圧横型ＭＯＳ電界効果トラ
ンジスタのパターン部の断面を示し、(b) は同半導体装
置の低電圧制御論理素子部の断面を示す。
造方法を、さらに図２および図３を参照しながら説明す
る。図２および図３はこの半導体装置の製造方法を示す
工程順断面構造図であり、図２，図３において、それぞ
れ(a) は同半導体装置の高電圧横型ＭＯＳ電界効果トラ
ンジスタのパターン部の断面を示し、(b) は同半導体装
置の低電圧制御論理素子部の断面を示す。
【００１３】図２(a) ，(b) に示すように、高電圧横型
ＭＯＳ電界効果トランジスタと低電圧制御論理素子を同
一チップ上に形成する。次に図３に示すように、一層目
のアルミを蒸着し、暗室工程を行なった後、アルミのエ
ッチングを行なう。これにより、高電圧横型ＭＯＳ電界
効果トランジスタの領域においてはすべてのアルミ電極
部にアルミを残し、一層目のソースアルミ電極９と一層
目のドレインアルミ電極１１を形成し、低電圧制御論理
素子の領域においてはアルミ電極部と接続する半導体基
板表面部２４のみにアルミを残し、一層目のアルミ電極
２５を形成する。
ＭＯＳ電界効果トランジスタと低電圧制御論理素子を同
一チップ上に形成する。次に図３に示すように、一層目
のアルミを蒸着し、暗室工程を行なった後、アルミのエ
ッチングを行なう。これにより、高電圧横型ＭＯＳ電界
効果トランジスタの領域においてはすべてのアルミ電極
部にアルミを残し、一層目のソースアルミ電極９と一層
目のドレインアルミ電極１１を形成し、低電圧制御論理
素子の領域においてはアルミ電極部と接続する半導体基
板表面部２４のみにアルミを残し、一層目のアルミ電極
２５を形成する。
【００１４】そして次に図１に示すように、二層目のア
ルミを蒸着し、暗室工程を行なった後、アルミのエッチ
ングを行なう。これにより、高電圧横型ＭＯＳ電界効果
トランジスタの領域においてはすべてのアルミ電極部に
アルミを残し、二層目のソースアルミ電極１０と二層目
のドレインアルミ電極１２を形成し、低電圧制御論理素
子の領域においてもすべてのアルミ電極部およびアルミ
配線部にアルミを残し、二層目のアルミ電極２６を形成
する。
ルミを蒸着し、暗室工程を行なった後、アルミのエッチ
ングを行なう。これにより、高電圧横型ＭＯＳ電界効果
トランジスタの領域においてはすべてのアルミ電極部に
アルミを残し、二層目のソースアルミ電極１０と二層目
のドレインアルミ電極１２を形成し、低電圧制御論理素
子の領域においてもすべてのアルミ電極部およびアルミ
配線部にアルミを残し、二層目のアルミ電極２６を形成
する。
【００１５】以上のようにこの実施例によれば、低電圧
制御論理素子の領域においては、アルミ電極２５と接続
する半導体基板表面部２４以外のアルミ配線（２６）を
アルミ一層の構造としたままで、高電圧横型ＭＯＳ電界
効果トランジスタの領域においては、アルミ電極９，１
０，１１，１２を一層目のアルミとその上に直接形成し
た二層目のアルミとからなるアルミ二層構造としている
ため、低電圧制御論理素子部の集積度を落とすことな
く、高電圧横型ＭＯＳ電界効果トランジスタのアルミ電
極での電流の流域面積を大きくすることが可能となり、
オン抵抗の低減、およびアルミ電極の最大電流密度の増
大を実現できる。また同時に、一層目と二層目のアルミ
電極の絶縁に従来用いられた層間絶縁膜形成の工程を省
略することができ、製造プロセスの簡略化を図ることが
できる。
制御論理素子の領域においては、アルミ電極２５と接続
する半導体基板表面部２４以外のアルミ配線（２６）を
アルミ一層の構造としたままで、高電圧横型ＭＯＳ電界
効果トランジスタの領域においては、アルミ電極９，１
０，１１，１２を一層目のアルミとその上に直接形成し
た二層目のアルミとからなるアルミ二層構造としている
ため、低電圧制御論理素子部の集積度を落とすことな
く、高電圧横型ＭＯＳ電界効果トランジスタのアルミ電
極での電流の流域面積を大きくすることが可能となり、
オン抵抗の低減、およびアルミ電極の最大電流密度の増
大を実現できる。また同時に、一層目と二層目のアルミ
電極の絶縁に従来用いられた層間絶縁膜形成の工程を省
略することができ、製造プロセスの簡略化を図ることが
できる。
【００１６】
【発明の効果】以上のようにこの発明の半導体装置およ
びその製造方法によれば、低電圧制御論理素子の領域に
おいては、アルミ電極と接続する半導体基板表面部以外
のアルミ配線をアルミ一層の構造としたままで、高電圧
横型ＭＯＳ電界効果トランジスタの領域においては、ア
ルミ電極を一層目のアルミとその上に直接形成した二層
目のアルミとからなるアルミ二層構造としているため、
低電圧制御論理素子部の集積度を落とすことなく、高電
圧横型ＭＯＳ電界効果トランジスタのアルミ電極での電
流の流域面積を大きくすることが可能となり、オン抵抗
の低減、およびアルミ電極の最大電流密度の増大を実現
できる。また同時に、一層目と二層目のアルミ電極の絶
縁に従来用いられた層間絶縁膜形成の工程を省略するこ
とができ、製造プロセスの簡略化を図ることができる。
びその製造方法によれば、低電圧制御論理素子の領域に
おいては、アルミ電極と接続する半導体基板表面部以外
のアルミ配線をアルミ一層の構造としたままで、高電圧
横型ＭＯＳ電界効果トランジスタの領域においては、ア
ルミ電極を一層目のアルミとその上に直接形成した二層
目のアルミとからなるアルミ二層構造としているため、
低電圧制御論理素子部の集積度を落とすことなく、高電
圧横型ＭＯＳ電界効果トランジスタのアルミ電極での電
流の流域面積を大きくすることが可能となり、オン抵抗
の低減、およびアルミ電極の最大電流密度の増大を実現
できる。また同時に、一層目と二層目のアルミ電極の絶
縁に従来用いられた層間絶縁膜形成の工程を省略するこ
とができ、製造プロセスの簡略化を図ることができる。
【図１】この発明の一実施例の半導体装置の断面構造
図。
図。
【図２】この発明の一実施例の半導体装置の製造方法を
示す工程順の断面構造図。
示す工程順の断面構造図。
【図３】この発明の一実施例の半導体装置の製造方法を
示す工程順の断面構造図。
示す工程順の断面構造図。
【図４】従来の半導体装置の断面構造図。
３ 半導体基板 ９ 一層目のソースアルミ電極 １０ 二層目のソースアルミ電極 １１ 一層目のドレインアルミ電極 １２ 二層目のドレインアルミ電極 ２４ 半導体基板表面部 ２５ 一層目のアルミ電極 ２６ 二層目のアルミ電極
Claims (2)
- 【請求項１】 高電圧横型ＭＯＳ電界効果トランジスタ
と低電圧制御論理素子とを同一チップ上に形成した半導
体装置であって、 前記高電圧横型ＭＯＳ電界効果トランジスタの領域にお
けるアルミ電極および前記低電圧制御論理素子の領域に
おける半導体基板表面部と接続するアルミ電極が、一層
目のアルミと前記一層目のアルミの上に直接積層した二
層目のアルミとからなり、前記低電圧制御論理素子の領
域におけるアルミ配線が前記二層目のアルミからなるこ
とを特徴とする半導体装置。 - 【請求項２】 高電圧横型ＭＯＳ電界効果トランジスタ
および低電圧制御論理素子を形成した半導体基板の全面
に一層目のアルミを蒸着する工程と、 前記高電圧横型ＭＯＳ電界効果トランジスタの領域にお
けるアルミ電極部にコーティングを行い、前記低電圧制
御論理素子の領域における半導体基板表面部と接続する
アルミ電極部にコーティングを行なう暗室工程と、 前記一層目のアルミをエッチングして一層目のアルミ電
極を形成する工程と、 前記一層目のアルミ電極を形成した半導体基板の全面に
二層目のアルミを蒸着する工程と、 前記高電圧横型ＭＯＳ電界効果トランジスタの領域にお
けるアルミ電極部にコーティングを行い、前記低電圧制
御論理素子の領域におけるアルミ電極部とアルミ配線部
にコーティングを行なう暗室工程と、 前記二層目のアルミをエッチングして二層目のアルミ電
極とアルミ配線とを形成する工程とを含む半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04294978A JP3137774B2 (ja) | 1992-11-04 | 1992-11-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04294978A JP3137774B2 (ja) | 1992-11-04 | 1992-11-04 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151730A JPH06151730A (ja) | 1994-05-31 |
| JP3137774B2 true JP3137774B2 (ja) | 2001-02-26 |
Family
ID=17814774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04294978A Expired - Fee Related JP3137774B2 (ja) | 1992-11-04 | 1992-11-04 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137774B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5728594A (en) * | 1994-11-02 | 1998-03-17 | Texas Instruments Incorporated | Method of making a multiple transistor integrated circuit with thick copper interconnect |
-
1992
- 1992-11-04 JP JP04294978A patent/JP3137774B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06151730A (ja) | 1994-05-31 |
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