JP3142704B2 - Amplifier circuit - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は増幅回路に関するもので
ある。近年の電子機器では益々高精度な動作が要求され
る傾向にある。そのため、このような電子機器で使用さ
れる増幅回路においても高精度な動作が必要となってい
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an amplifier circuit. In recent years, electronic devices tend to require more and more accurate operations. Therefore, high-precision operation is required also in an amplifier circuit used in such an electronic device.
【0002】[0002]
【従来の技術】図6は従来の非反転増幅回路のブロック
回路図であって、増幅回路40は入力回路部41と帰還
回路部42とから構成されている。入力回路部41はそ
の非反転入力端子に入力信号Vin1 、反転入力端子に入
力信号Vin2 を入力し、その入力信号Vin1 ,Vin2 に
応じた電流を帰還回路部42に出力する。帰還回路部4
2は入力した電流に基づいて出力信号Vout を生成し出
力するようになっている。2. Description of the Related Art FIG. 6 is a block circuit diagram of a conventional non-inverting amplifier circuit. An amplifier circuit 40 includes an input circuit section 41 and a feedback circuit section 42. Input circuit 41 inputs at its non-inverting input terminal signal V in1, receives the input signal V in2 to the inverting input terminal, and outputs a current corresponding to the input signal V in1, V in2 the feedback circuit unit 42. Feedback circuit section 4
2 generates and outputs an output signal Vout based on the input current.
【0003】上記の増幅回路40の増幅度AVは、入力
回路部41の増幅度をAVaとし帰還回路部42の増幅
度をAVbとすると、増幅度AVaと増幅度AVbとの
積(AVa・AVb)で表されることになる。The amplification degree AV of the amplification circuit 40 is defined as the product of the amplification degree AVa and the amplification degree AVb (AVa · AVb), where AVa is the amplification degree of the input circuit section 41 and AVb is the amplification degree of the feedback circuit section 42. ).
【0004】ところで、増幅率が等しく且つ同相又は逆
相の出力信号Vout1及びVout2が必要な場合がある。同
相の出力を得る場合の増幅回路の構成を図7に示す。こ
の増幅回路43は2つの増幅回路43a,43bを非反
転増幅回路として使用する。つまり、増幅回路43a,
43bの入力回路部41a,41bは共にその非反転入
力端子に入力信号Vin1 を、反転入力端子に入力信号V
in2 を入力する。そして、増幅回路43a,43bはそ
の帰還回路部42a,42bからそれぞれ同相の出力信
号Vout1及びVout2を出力する。In some cases, output signals V out1 and V out2 having the same amplification factor and the same or opposite phases are required. FIG. 7 shows the configuration of an amplifier circuit for obtaining an in-phase output. This amplifier circuit 43 uses two amplifier circuits 43a and 43b as a non-inverting amplifier circuit. That is, the amplifier circuits 43a,
The input circuit portions 41a and 41b of 43b both receive the input signal Vin1 at their non-inverting input terminals and the input signal Vin at their inverting input terminals.
Enter in2 . Then, the amplifier circuits 43a and 43b output in-phase output signals V out1 and V out2 from the feedback circuit units 42a and 42b, respectively.
【0005】また、逆相の出力を得る場合の増幅回路の
構成を図8に示す。この増幅回路43は2つの増幅回路
43a,43bについて、一方の増幅回路43aを非反
転増幅回路として使用し、他方の増幅回路43bを反転
増幅回路として使用する。つまり、増幅回路43aの入
力回路部41aはその非反転入力端子に入力信号Vin 1
を、反転入力端子に入力信号Vin2 を入力する。一方、
増幅回路43bの入力回路部41bはその非反転入力端
子に入力信号Vin2 を、反転入力端子に入力信号Vin1
を入力する。従って、増幅回路43a,43bはその帰
還回路部42a,42bからそれぞれ互いに逆相の出力
信号Vout1,Vout2を出力する。FIG. 8 shows a configuration of an amplifier circuit for obtaining an output of the opposite phase. This amplifying circuit 43 uses one amplifying circuit 43a as a non-inverting amplifying circuit and uses the other amplifying circuit 43b as an inverting amplifying circuit with respect to the two amplifying circuits 43a and 43b. That is, the input input circuit portion 41a of the amplifier circuit 43a is in its non-inverting input terminal signal V in 1
And the input signal Vin2 is input to the inverting input terminal. on the other hand,
The input signal V in2 input circuit section 41b at its non-inverting input terminal of the amplifier circuit 43 b, an inverting input terminal signal V in1
Enter Accordingly, the amplifier circuits 43a and 43b output output signals V out1 and V out2 having opposite phases from the feedback circuit sections 42a and 42b, respectively.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、上記2
種類の出力信号Vout1,Vout2を得る場合、2つの増幅
回路43a,43b、即ち、それぞれ2つの入力回路部
41a,41b及び帰還回路部42a,42bが必要で
あった。従って、その分だけ多くの素子が必要となり増
幅回路43全体からみると回路規模が大型になってしま
うという問題があった。However, the above-mentioned 2)
In order to obtain different types of output signals V out1 and V out2 , two amplifier circuits 43a and 43b, that is, two input circuit units 41a and 41b and two feedback circuit units 42a and 42b are required. Therefore, there is a problem that more elements are required and the circuit scale becomes large when viewed from the whole of the amplifier circuit 43.
【0007】また、各入力回路部41a,41b及び帰
還回路部42a,42bをそれぞれ同一に形成すること
が前提であるが、製造プロセスの上で同一に形成するこ
とはできず、その増幅率のバラツキの発生は避けられな
かった。Although it is assumed that the input circuit sections 41a and 41b and the feedback circuit sections 42a and 42b are formed identically, they cannot be formed identically in a manufacturing process. Variations were inevitable.
【0008】従って、両入力回路部41a,41b同士
の相対誤差及び両帰還回路部42a,42b同士の相対
誤差がその積によってさらに大きな誤差として出力信号
Vou t1,Vout2に出現されるという問題があった。Accordingly, both the input circuit section 41a, 41b to each other relative error and both the feedback circuit 42a, that the relative error of 42b with each other is appearing in the output signal V ou t1, V out2 as a larger error by the product problem was there.
【0009】本発明は上記問題点を解決するためになさ
れたものであって、その目的は構成される素子数を抑え
ることができ、しかも複数の出力の相対精度を向上させ
ることができる増幅回路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to reduce the number of constituent elements and to improve the relative accuracy of a plurality of outputs. Is to provide.
【0010】[0010]
【課題を解決するための手段】図1は本発明の原理説明
図である。増幅回路は入力回路部1と、その入力回路部
1に対する複数個の帰還回路部2とから構成される。入
力回路部1は、定電流駆動される一対の第1及び第2の
NPNトランジスタTr3,Tr6のコレクタを第1の抵抗
R1 を介して互いに接続するとともに第1及び第2のN
PNトランジスタTr3,Tr6のエミッタを第2の抵抗R
2 を介して互いに接続し、第1及び第2のPNPトラン
ジスタTr3,Tr6のエミッタに入力信号Vin1 ,Vin2
を入力し、第1の抵抗R1 の両端子から出力電流IO1,
IO2を出力する。FIG. 1 is a diagram illustrating the principle of the present invention. The amplifier circuit includes an input circuit unit 1 and a plurality of feedback circuit units 2 for the input circuit unit 1. Input circuit unit 1 includes first and second N with a pair of first and second collector of the NPN transistor Tr3, Tr6 are constant current driven through the first resistor R1 are connected to each other
The emitters of the PN transistors Tr3 and Tr6 are connected to a second resistor R
Via 2 connected to each other, the input signal V in1 to the first and second PNP transistors Tr3, Tr6 emitter, V in2
And output currents I O1 and I O1 , from both terminals of the first resistor R1.
Outputs I O2 .
【0011】複数個の帰還回路部2は、一対の第1及び
第2のPNPトランジスタTr11 ,Tr13 のエミッタに
それぞれ出力電流IO1,IO2を入力し、第1及び第2の
PNPトランジスタTr11 ,Tr13 のコレクタはカレン
トミラー回路を構成する一対の第3及び第4のNPNト
ランジスタTr12 ,Tr14 のコレクタにそれぞれ接続
し、第1のPNPトランジスタTr11 のベースには基準
電圧Vref1を入力し、第1のPNPトランジスタTr11
のコレクタにはオペアンプ回路OP1 を接続し、該オペ
アンプ回路OP1 から出力信号Vout1を出力するととも
に、該出力信号Vout1と基準電圧Vref1との間に接続さ
れるとともに接続点が第2のPNPトランジスタTr13
のベースに接続される第3及び第5の抵抗R11,R13
と、前記接続点とグランドとの間に接続される第4の抵
抗R12とを備える。The plurality of feedback circuit units 2 input the output currents I O1 and I O2 to the emitters of a pair of first and second PNP transistors Tr11 and Tr13, respectively, and output the first and second PNP transistors Tr11 and Tr11. The collector of Tr13 is connected to the collectors of a pair of third and fourth NPN transistors Tr12 and Tr14 forming a current mirror circuit, respectively. The reference voltage Vref1 is input to the base of the first PNP transistor Tr11. PNP transistor Tr11
Connect the operational amplifier OP1 to the collector of the connection is between the outputs the output signal V out1 from the operational amplifier circuit OP1, the output signal V out1 and the reference voltage V ref1
And the connection point is the second PNP transistor Tr13
And fifth resistors R11 and R13 connected to the base of the
And a fourth resistor connected between the connection point and the ground.
Anti-R12 .
【0012】[0012]
【作用】従って、本発明によれば、入力回路部1に対し
て複数の帰還回路部2を接続し、各帰還回路部2の第1
及び第2のPNPトランジスタTr11 ,Tr13 のエミッ
タに入力回路部1の出力電流IO1,IO2をそれぞれ入力
するようにしたので、一対の入力信号Vin1 ,Vin2 に
対して2つの同相の出力信号Vout1を得ることができ
る。しかも、増幅回路の素子の増加を抑えることができ
る。また、複数の帰還回路部2に対して入力回路部1が
共通であるので各帰還回路部2から出力される出力信号
Vout1の相対誤差を少なくすることができ、相対精度を
向上させることができる。Therefore, according to the present invention, a plurality of feedback circuit sections 2 are connected to the input circuit section 1 and the first
And a second PNP transistor Tr11, Tr 13 of the output current I O1 of the input circuit section 1 to the emitter, since the I O2 to enter each of the two phase with the pair of the input signal V in1, V in2 output The signal V out1 can be obtained. Moreover, an increase in the number of elements in the amplifier circuit can be suppressed. Further, since the input circuit unit 1 is common to the plurality of feedback circuit units 2, the relative error of the output signal V out1 output from each feedback circuit unit 2 can be reduced, and the relative accuracy can be improved. it can.
【0013】[0013]
【実施例】以下、本発明を具体化した一実施例を図2,
図3に従って説明する。図2は増幅回路10のブロック
図である。増幅回路10は入力回路部11と帰還回路部
12a,12bとから構成されている。FIG. 2 shows an embodiment of the present invention.
This will be described with reference to FIG. FIG. 2 is a block diagram of the amplifier circuit 10. The amplifier circuit 10 includes an input circuit section 11 and feedback circuit sections 12a and 12b.
【0014】入力回路部11はその非反転入力端子に入
力信号Vin1 を、反転入力端子に入力信号Vin2 を入力
し、両入力信号Vin1 ,Vin2 を予め設定された増幅率
に基づいて増幅し、帰還回路部12a,12bにそれぞ
れ出力するようになっている。[0014] The input signal V in1 at the input circuit section 11 includes the non-inverting input terminal, inverting the input signal V in2 at the input terminal, on the basis of the preset amplification factor of both the input signal V in1, V in2 The signal is amplified and output to the feedback circuit units 12a and 12b, respectively.
【0015】一方の帰還回路部12aは入力回路部11
の出力を入力し、その入力を予め設定された増幅率に基
づいて増幅した出力信号Vout1を生成し出力するように
なっている。One feedback circuit 12a is connected to the input circuit 11
, And generates and outputs an output signal V out1 obtained by amplifying the input based on a preset amplification factor.
【0016】他方の帰還回路部12bは入力回路部11
の出力を入力し、その入力を予め設定された増幅率に基
づいて増幅した出力信号Vout2を生成し出力するように
なっている。また、帰還回路部12bはその出力信号V
out2が他方の帰還回路部12aの出力信号Vout1と同相
の出力となるように接続されている。The other feedback circuit 12b is connected to the input circuit 11
And outputs an output signal Vout2 obtained by amplifying the input based on a preset amplification factor. The feedback circuit unit 12b outputs the output signal V
out2 is connected so that the output of the output signal V out1 and phase of the other of the feedback circuit portion 12a.
【0017】次に、入力回路部11と帰還回路部12
a,12bの詳細な構成を図3に従って説明する。図3
は増幅回路10の入力回路部11及び帰還回路部12
a,12bをそれぞれ具体化した回路図である。入力回
路部11はPNPトランジスタTr1,Tr4、NPNトラ
ンジスタTr2,Tr3,Tr5,Tr6、抵抗R1 ,R2 及び
定電流源S1〜S6 とから構成されている。PNPトラ
ンジスタTr1はそのベースが非反転入力端子を介して入
力回路部11に入力される入力信号Vin1 を入力する。
同トランジスタTr1のエミッタはNPNトランジスタT
r2のエミッタに接続され、同トランジスタTr1のコレク
タはグランドGNDに接続されている。Next, the input circuit section 11 and the feedback circuit section 12
The detailed configuration of a and 12b will be described with reference to FIG. FIG.
Is an input circuit section 11 and a feedback circuit section 12 of the amplifier circuit 10.
It is a circuit diagram which materialized a and 12b, respectively. The input circuit section 11 includes PNP transistors Tr1 and Tr4, NPN transistors Tr2, Tr3, Tr5 and Tr6, resistors R1 and R2, and constant current sources S1 to S6. The base of the PNP transistor Tr1 receives an input signal Vin1 input to the input circuit unit 11 via the non-inverting input terminal.
The emitter of the transistor Tr1 is an NPN transistor T
The collector of the transistor Tr1 is connected to the ground GND.
【0018】前記トランジスタTr2のコレクタには電源
Vccから定電流源S1 を介してコレクタ電流が供給され
る。また、前記定電流源S1 にはNPNトランジスタT
r3のベースが接続されて同定電流源S1 からベース電流
が供給され、同トランジスタTr3のコレクタには電源V
ccから定電流源S2 を介してコレクタ電流が供給され
る。前記トランジスタTr3のエミッタは前記トランジス
タTr2のベースに接続されるとともに、定電流源S3 を
介してグランドGNDに接続されている。The collector of the transistor Tr2 is supplied with a collector current from a power supply Vcc via a constant current source S1. An NPN transistor T is connected to the constant current source S1.
The base of r3 is connected to supply a base current from the identification current source S1, and the collector of the transistor Tr3 has a power supply V
A collector current is supplied from cc via a constant current source S2. The emitter of the transistor Tr3 is connected to the base of the transistor Tr2 and to the ground GND via a constant current source S3.
【0019】一方、PNPトランジスタTr4はそのベー
スが反転入力端子を介して入力される入力信号Vin2 を
入力する。同トランジスタTr4のエミッタはNPNトラ
ンジスタTr5のエミッタに接続され、同トランジスタT
r4のコレクタはグランドGNDに接続されている。On the other hand, the base of the PNP transistor Tr4 inputs an input signal Vin2 input through an inverting input terminal. The emitter of the transistor Tr4 is connected to the emitter of an NPN transistor Tr5.
The collector of r4 is connected to the ground GND.
【0020】前記トランジスタTr5のコレクタには電源
Vccから定電流源S4 を介してコレクタ電流が供給され
る。また、前記定電流源S4 にはNPNトランジスタT
r6のベースが接続されて同定電流源S4 からベース電流
が供給され、同トランジスタTr6のコレクタには電源V
ccから定電流源S5 を介してコレクタ電流が供給され
る。The collector of the transistor Tr5 is supplied with a collector current from a power supply Vcc via a constant current source S4. The constant current source S4 has an NPN transistor T
The base of the transistor Tr6 is connected to supply a base current from the identification current source S4.
A collector current is supplied from cc via a constant current source S5.
【0021】前記トランジスタTr6のエミッタは前記ト
ランジスタTr5のベースに接続されるとともに、定電流
源S6 を介してグランドGNDに接続されている。前記
トランジスタTr3,Tr6のコレクタは抵抗R1 を介して
接続され、前記トランジスタTr3,Tr6のエミッタは抵
抗R2 を介して接続されている。The emitter of the transistor Tr6 is connected to the base of the transistor Tr5 and to the ground GND via a constant current source S6. The collectors of the transistors Tr3 and Tr6 are connected via a resistor R1, and the emitters of the transistors Tr3 and Tr6 are connected via a resistor R2.
【0022】そして、前記抵抗R1 の両端から入力信号
Vin1 ,Vin2 に基づいた電流IO1,IO2を帰還回路部
12a,12bにそれぞれ出力する。先ず、帰還回路部
12aについて詳述する。帰還回路部12aは、PNP
トランジスタTr11 ,Tr13 ,Tr15 ,Tr16 、NPN
トランジスタTr12 ,Tr14、ダイオードD11,D12、
抵抗R11〜R13、オペアンプ回路OP1及び定電流源S
11,S12とから構成されている。そして、入力回路部1
1から出力される電流IO1はPNPトランジスタTr11
のエミッタに入力され、電流IO2はPNPトランジスタ
Tr13 のエミッタに入力されている。[0022] Then, output the current I O1, I O2 based from both ends to the input signal V in1, V in2 of said resistor R1 feedback circuit portion 12a, the 12b. First, the feedback circuit section 12a will be described in detail. The feedback circuit unit 12a is a PNP
Transistors Tr11, Tr13, Tr15, Tr16, NPN
Transistors Tr12 and Tr14, diodes D11 and D12,
Resistors R11 to R13, operational amplifier circuit OP1, and constant current source S
11 and S12. Then, the input circuit unit 1
The current IO1 output from 1 is a PNP transistor Tr11
Is input to the emitter, current I O2 is input to the emitter of the PNP transistor Tr 13.
【0023】PNPトランジスタTr11 のベースはダイ
オードD11のアノードに接続されている。ダイオードD
11のアノードには電源Vccから定電流源S11を介して順
方向電流が供給され、同ダイオードD11のカソードはP
NPトランジスタTr15 のエミッタに接続されている。
トランジスタTr15 のベースには基準電圧Vref1が入力
され、コレクタはグランドGNDに接続されている。The base of the PNP transistor Tr11 is connected to the anode of the diode D11. Diode D
A forward current is supplied to the anode of the diode D11 from a power supply Vcc via a constant current source S11.
It is connected to the emitter of the NP transistor Tr15.
The reference voltage Vref1 is input to the base of the transistor Tr15, and the collector is connected to the ground GND.
【0024】前記PNPトランジスタTr13 のベースは
ダイオードD12のアノードに接続されている。ダイオー
ドD12のアノードには電源Vccから定電流源S12を介し
て順方向電流が供給され、同ダイオードD12のカソード
はPNPトランジスタTr16のエミッタに接続されてい
る。The base of the PNP transistor Tr13 is connected to the anode of the diode D12. A forward current is supplied to the anode of the diode D12 from the power supply Vcc via the constant current source S12, and the cathode of the diode D12 is connected to the emitter of the PNP transistor Tr16.
【0025】前記トランジスタTr16 のベースには、基
準電圧Vref1から抵抗R11を介した電圧Vref2が入力さ
れ、同トランジスタTr16 のコレクタはグランドGND
に接続されている。トランジスタTr11 ,Tr13 のコレ
クタは、カレントミラーを構成する一対のNPNトラン
ジスタTr12 ,Tr14 のコレクタにそれぞれ接続されて
いる。A voltage V ref2 from a reference voltage V ref1 via a resistor R 11 is input to the base of the transistor Tr 16, and the collector of the transistor Tr 16 is connected to the ground GND.
It is connected to the. The collectors of the transistors Tr11 and Tr13 are respectively connected to the collectors of a pair of NPN transistors Tr12 and Tr14 forming a current mirror.
【0026】前記トランジスタTr12 のコレクタはオペ
アンプ回路OP1の反転入力端子に接続され、非反転入
力端子はグランドGNDに接続されている。オペアンプ
回路OP1の出力端子から出力信号Vout1が出力され、
同出力端子は抵抗R13を介して前記トランジスタTr16
のベースに接続されている。又、抵抗R11,R13の接続
点とグランドGND間には抵抗R12が接続されている。The collector of the transistor Tr12 is connected to the inverting input terminal of the operational amplifier OP1, and the non-inverting input terminal is connected to the ground GND. An output signal V out1 is output from an output terminal of the operational amplifier circuit OP1,
The output terminal is connected to the transistor Tr16 via a resistor R13.
Connected to the base. A resistor R12 is connected between the connection point of the resistors R11 and R13 and the ground GND.
【0027】次に、帰還回路部12bの構成について説
明する。帰還回路部12bは、PNPトランジスタTr2
1 ,Tr23 ,Tr25 ,Tr26 、NPNトランジスタTr2
2 ,Tr24 、ダイオードD21,D22、抵抗R21〜R23、
オペアンプ回路OP2及び定電流源S21,S22とから構
成されている。入力回路部11から出力される電流I O1
はPNPトランジスタTr21 のエミッタに入力され、電
流IO2はPNPトランジスタTr23 のエミッタに入力さ
れている。Next, the configuration of the feedback circuit section 12b will be described.
I will tell. The feedback circuit section 12b includes a PNP transistor Tr2
1, Tr23, Tr25, Tr26, NPN transistor Tr2
2, Tr24, diodes D21, D22, resistors R21 to R23,
It comprises an operational amplifier circuit OP2 and constant current sources S21 and S22.
Has been established. Current I output from input circuit section 11 O1
Is input to the emitter of the PNP transistor Tr21,
Style IO2Is input to the emitter of the PNP transistor Tr23.
Have been.
【0028】帰還回路部12bは、帰還回路部12aと
同様の回路構成であって、それぞれ同一の素子が使用さ
れている。即ち、PNPトランジスタTr21 のベースは
ダイオードD21のアノードに接続されている。ダイオー
ドD21のアノードには電源Vccから定電流源S21を介し
て順方向電流が供給され、同ダイオードD21のカソード
はPNPトランジスタTr25 のエミッタに接続されてい
る。トランジスタTr25 のベースには基準電圧Vref1が
入力され、コレクタはグランドGNDに接続されてい
る。The feedback circuit section 12b has the same circuit configuration as the feedback circuit section 12a, and uses the same elements. That is, the base of the PNP transistor Tr21 is connected to the anode of the diode D21. A forward current is supplied to the anode of the diode D21 from the power supply Vcc via the constant current source S21, and the cathode of the diode D21 is connected to the emitter of the PNP transistor Tr25. The reference voltage Vref1 is input to the base of the transistor Tr25, and the collector is connected to the ground GND.
【0029】前記PNPトランジスタTr23 のベースは
ダイオードD22のアノードに接続されている。ダイオー
ドD22のアノードには電源Vccから定電流源S22を介し
て順方向電流が供給され、同ダイオードD22のカソード
はPNPトランジスタTr26のエミッタに接続されてい
る。The base of the PNP transistor Tr23 is connected to the anode of the diode D22. A forward current is supplied to the anode of the diode D22 from the power supply Vcc via the constant current source S22, and the cathode of the diode D22 is connected to the emitter of the PNP transistor Tr26.
【0030】前記トランジスタTr26 のベースには、基
準電圧Vref1から抵抗R21を介した電圧Vref3(=V
ref2)が入力され、同トランジスタTr26 のコレクタは
グランドGNDに接続されている。トランジスタTr21
,Tr23 のコレクタは、カレントミラーを構成する一
対のNPNトランジスタTr22 ,Tr24 のコレクタにそ
れぞれ接続されている。The base of the transistor Tr26 has a voltage Vref3 (= Vref3) from a reference voltage Vref1 via a resistor R21.
ref2 ) is input, and the collector of the transistor Tr26 is connected to the ground GND. Transistor Tr21
, Tr23 are connected to the collectors of a pair of NPN transistors Tr22, Tr24 forming a current mirror, respectively.
【0031】前記トランジスタTr22 のコレクタはオペ
アンプ回路OP2の反転入力端子に接続され、非反転入
力端子はグランドGNDに接続されている。オペアンプ
回路OP2の出力端子から出力信号Vout2が出力され、
出力端子は抵抗R23を介して前記トランジスタTr26 の
ベースに接続されている。又、抵抗R21,R23の接続点
とグランドGND間には抵抗R22が接続されている。The collector of the transistor Tr22 is connected to the inverting input terminal of the operational amplifier OP2, and the non-inverting input terminal is connected to the ground GND. An output signal V out2 is output from the output terminal of the operational amplifier circuit OP2,
The output terminal is connected to the base of the transistor Tr26 via a resistor R23. A resistor R22 is connected between the connection point of the resistors R21 and R23 and the ground GND.
【0032】前記したように、帰還回路部12aと帰還
回路部12bとは同一の回路構成で形成されている。即
ち、帰還回路部12aの各トランジスタTr11 〜Tr16
と帰還回路部12bの各トランジスタTr21 〜Tr26 は
同じ大きさに形成され、電気特性が同じである。また、
両回路部12a,12bのダイオードD11,D12とD2
1,D22はその大きさが同じに形成され、電気特性が同
じである。又、定電流源S11,S12から供給される電流
は定電流源S21,S22から供給される電流と同じ大きさ
であって、オペアンプ回路OP1とオペアンプ回路OP
2の増幅率は同一である。更に、各抵抗R11〜R13と抵
抗R21〜R23の抵抗値は同一に形成されている。従っ
て、帰還回路部12aと帰還回路部12bの特性も同一
となる。As described above, the feedback circuit section 12a and the feedback circuit section 12b have the same circuit configuration. That is, the transistors Tr11 to Tr16 of the feedback circuit 12a
And the transistors Tr21 to Tr26 of the feedback circuit section 12b are formed in the same size and have the same electrical characteristics. Also,
Diodes D11, D12 and D2 of both circuit sections 12a, 12b
1 and D22 have the same size and the same electrical characteristics. The currents supplied from the constant current sources S11 and S12 are the same as the currents supplied from the constant current sources S21 and S22, and the operational amplifier circuit OP1 and the operational amplifier circuit OP
The amplification factors of 2 are the same. Further, the resistance values of the resistors R11 to R13 and the resistors R21 to R23 are formed to be the same. Therefore, the characteristics of the feedback circuit unit 12a and the feedback circuit unit 12b are also the same.
【0033】次に、上記のように構成された増幅回路1
0の動作を説明する。先ず、入力信号Vin1 ,Vin2 に
対して帰還回路部12aから出力される出力信号Vout1
について説明する。Next, the amplification circuit 1 configured as described above
The operation of 0 will be described. First, an output signal V out1 output from the feedback circuit unit 12a with respect to the input signals V in1 and V in2 .
Will be described.
【0034】前記各トランジスタTr1〜Tr6,Tr11 〜
Tr16 のベース・エミッタ間電圧降下をVBET1〜VBET
6,VBET11 〜VBET16 とし、ダイオードD11,D12の
順方向電圧降下をVBED11 〜VBED12 とする。Each of the transistors Tr1 to Tr6, Tr11 to Tr11
The voltage drop between the base and emitter of Tr16 is VBET1 to VBET.
6, VBET11 to VBET16, and the forward voltage drops of the diodes D11 and D12 are VBED11 to VBED12.
【0035】前記トランジスタTr2のベース電位をVa
とし、前記入力信号Vin1 ,Vin2の電位差をΔVinと
すると、 Va =ΔVin+VBET1+VBET2 ───────────(1) となり、前記トランジスタTr5のベース電位をVb とすると、 Vb =VBET4+VBET5 ───────────(2) となる。The base potential of the transistor Tr2 is Va.
And then, when the potential difference between the input signal V in1, V in2 and ΔV in, Va = ΔV in + V BET1 + V BET2 ─────────── (1) , and the base potential of the transistor Tr5 Vb Then, Vb = V BET4 + V BET5 ─────────── (2)
【0036】また、前記抵抗R2 の両端子間電圧は、 Va −Vb =ΔVin ───────────(3) となるため、抵抗R2 に流れる電流ΔI2 は、 ΔI2 =ΔVin/R2 ───────────(4) となる。Further, the voltage between the two terminals of the resistor R2, Va -Vb = ΔV in ─────────── ( 3) , and therefore, the current flowing through the resistor R2 [Delta] I2 is, [Delta] I2 = [Delta] V in / R2─────────── (4).
【0037】また、前記トランジスタTr3のエミッタ電
流をIET3 とし、定電流源S3 ,S6 に流れる電流をI
1 とすると、 IET3 =I1 +ΔI2 ───────────(5) となる。The emitter current of the transistor Tr3 is represented by IET3, and the current flowing through the constant current sources S3 and S6 is represented by IET3.
If it is set to 1, I ET3 = I 1 + ΔI 2 ─────────── (5).
【0038】ここで、トランジスタTr2に流れるベース
電流と前記トランジスタTr3に流れるベース電流との差
は、前記トランジスタTr3のエミッタ電流IET3 に比べ
充分に小さいため、前記トランジスタTr3のエミッタ電
流IET3 と前記トランジスタTr3に流れるコレクタ電流
ICT3 は等しいとして、 IET3 =ICT3 ───────────(6) とする。Here, the difference between the base current flowing through the transistor Tr2 and the base current flowing through the transistor Tr3 is sufficiently smaller than the emitter current IET3 of the transistor Tr3, so that the emitter current IEt3 of the transistor Tr3 and the transistor Tr3 Are assumed to be equal, and I ET3 = I CT3 ─────────── (6).
【0039】一方、入力回路部11から出力される電
流、即ち、帰還回路部12aのPNPトランジスタTr1
1 のエミッタに流れる電流IO1は、抵抗R1 に流れる電
流をΔI1 とし、定電流源S2 の出力電流I2 のうち前
記トランジスタTr3に流れない電流をIa とすると、 Ia =IO1−ΔI1 ───────────(7) となる。すると、 IET3 +Ia =(I1 +ΔI2 )+(IO1−ΔI1 ) =I2 ───────────(8) 同様に、前記トランジスタTr6のエミッタ電流IET6 は、 IET6 =I1 −ΔI2 ───────────(9) となり、入力回路部11から出力される電流、即ち、帰
還回路部12aのPNPトランジスタTr13 のエミッタ
に流れる電流IO2は、定電流源S5 の出力電流I2 のう
ち前記トランジスタTr6に流れない電流をIb とする
と、 Ib =IO2+ΔI1 ──────────(10) となる。すると、 IET6 +Ib =(I1 −ΔI2 )+(IO2+ΔI1 ) =I2 ──────────(11) 前記トランジスタTr11 ,Tr13 のエミッタに流れる電
流IO1,IO2は前記帰還回路部12aによって、 IO1=IO2 ──────────(12) となる。On the other hand, the current output from the input circuit section 11, that is, the PNP transistor Tr1 of the feedback circuit section 12a
Current I O1 flowing through the first emitter, a current flowing through the resistor R1 and .DELTA.I1, and the current does not flow to the transistor Tr3 of the output current I2 of the constant current source S2, and Ia, I a = I O1 -ΔI 1 ─ ────────── (7) Then, I ET3 + I a = (I 1 + ΔI 2 ) + (I O1 −ΔI 1 ) = I 2 ─────────── (8) Similarly, the emitter current I ET6 of the transistor Tr6 becomes I ET6 = I 1 −ΔI 2 ─────────── (9), and the current output from the input circuit section 11, that is, the current I O2 flowing to the emitter of the PNP transistor Tr13 of the feedback circuit section 12a is When a current does not flow in the transistor Tr6 of the output current I2 of the constant current source S5, and Ib, the I b = I O2 + ΔI 1 ────────── (10). Then, I ET6 + I b = (I 1 −ΔI 2 ) + (I O2 + ΔI 1 ) = I 2 ────────── (11) The currents I O1 , I flowing through the emitters of the transistors Tr11, Tr13 O2 is given by I O1 = I O2 ────────── (12) by the feedback circuit section 12a.
【0040】従って、式(8)(11)(12)より ΔI2 =ΔI1 ──────────(13) となる。Therefore, from equations (8), (11) and (12), ΔI 2 = ΔI 1 ────────── (13).
【0041】ここで、抵抗R1 の両端子間電圧をΔVO
とすると、 ΔVO =R1・ΔI1 ──────────(14) となる。Here, the voltage between both terminals of the resistor R1 is ΔV O
Then, ΔV O = R1 · ΔI 1 ────────── (14)
【0042】従って、式(4)(13)より ΔVO =R1・ΔI2 =(R1/R2)・ΔVin ──────────(15) となり、上式より入力回路部11の利得AV11は、 AV11=ΔVO /ΔVin =R1/R2 ──────────(16) となる。Therefore, from the equations (4) and (13), ΔV O = R1 · ΔI 2 = (R1 / R2) · ΔV in ────────── (15) The gain AV11 of No. 11 is as follows: AV11 = ΔV O / ΔV in = R1 / R2────────── (16)
【0043】従って、入力回路部11の利得AV11は抵
抗R1 ,R2 の抵抗値のみで決まるため、その入出力特
性は直線性に優れている。また、基準電圧Vref1,V
ref2の関係は、 Vref1+VBET15 +VBED11 +VBET11 +ΔVO −VBET13 −VBED12 −VBET16 =Vref2 ────────(17) となる。Therefore, since the gain AV11 of the input circuit section 11 is determined only by the resistance values of the resistors R1 and R2, its input / output characteristics are excellent in linearity. In addition, the reference voltages V ref1 , V
relationship ref2 becomes V ref1 + V BET15 + V BED11 + V BET11 + ΔV O -V BET13 -V BED12 -V BET16 = V ref2 ──────── (17).
【0044】 ここで、 VBET15 =VBET16 VBED11 =VBED22 VBET11 =VBET13 ──────────(18) とすれば、 Vref2=Vref1+ΔVO ──────────(19) となる。ここで、ΔVo =0となると、出力信号Vout1
はDC電圧である出力信号Vout1(DC)となり、Vref1=
Vref2となる。よって、 Vref1/R12 =(Vout1(DC)−Vref1)/R13 ────(20) となり、この結果、 Vout1(DC)=Vref1・(R12 +R13 ) /R12 ────(21) となる。Here, if V BET15 = V BET16 V BED11 = V BED22 V BET11 = V BET13 (18), V ref2 = V ref1 + ΔV O ───── ───── (19) Here, when ΔVo = 0, the output signal V out1
Becomes an output signal V out1 (DC) which is a DC voltage, and V ref1 =
V ref2 . Therefore, V ref1 / R 12 = (V out1 (DC) −V ref1 ) / R13──── (20). As a result, V out1 (DC) = V ref1 · (R12 + R13) / R12──── (21)
【0045】次に、帰還回路部12aの利得AV12a を
求める。まず、出力信号Vout1の変動量をΔVout1とす
ると、 ΔVO /R11 +ΔVO /R12 =(ΔVout1−ΔVO )/R13 ──────────(22) 従って、 ΔVout1/R13 =ΔVO ・(1/R11 +1/R12 +1/R13 ) ──────────(23) となり、帰還回路部12aの利得AV12a は AV12a =ΔVout1/ΔVO =R13 ・(1/R11 +1/R12 +1/R13 ) =1+R13 ・(R11+R12)/(R11・R12) ──────────(24) となる。Next, the gain AV12a of the feedback circuit section 12a is obtained. First, when the variation amount of the output signal V out1 and ΔV out1, ΔV O / R11 + ΔV O / R12 = (ΔV out1 -ΔV O) / R13 ────────── (22) Thus, [Delta] V out1 / R13 = ΔV O · (1 / R11 + 1 / R12 + 1 / R13) ────────── (23) , and the gain AV12a of the feedback circuit portion 12a AV12a = ΔV out1 / ΔV O = R13 · (1 / R11 + 1 / R12 + 1 / R13) = 1 + R13 · (R11 + R12) / (R11 · R12) ────────── (24)
【0046】従って、この増幅回路10に入力される入
力信号Vin1 ,Vin2 に対して出力される出力信号V
out1の利得AV1は、式(16)(24)より AV1=ΔVout1/ΔVin =(ΔVO /ΔVin)・(ΔVout /ΔVO ) =AV11・AV12a =(R1/R2)・(1+R13 ・(R11+R12)/(R11・R12)) ──────────(25) となる。Therefore, the output signals V in1 and V in2 input to the amplifier circuit 10 are output signals V in
From the equations (16) and (24), the gain AV1 of out1 is given by AV1 = ΔV out1 / ΔV in = (ΔV O / ΔV in ) · (ΔV out / ΔV O ) = AV 11 · AV 12a = (R 1 / R 2) · (1 + R 13・ (R11 + R12) / (R11 · R12)) ────────── (25)
【0047】次に、帰還回路部12bの利得AV12b を
求める。帰還回路部12aは、その回路構成が帰還回路
部12aと同じであるので、利得AV12b は同様に求め
ることができる。即ち、出力信号Vout2の変動量をΔV
out2とすると、 ΔVO /R21 +ΔVO /R22 =(ΔVout2−ΔVO )/R23 ──────────(26) 従って、 ΔVout2/R23 =ΔVO ・(1/R21 +1/R22 +1/R23 ) ──────────(27) となり、帰還回路部12bの利得AV12b は、 AV12b =1+R23 ・(R21+R22)/(R21・R22) ──────────(28) となる。Next, the gain AV12b of the feedback circuit section 12b is obtained. Since the feedback circuit section 12a has the same circuit configuration as the feedback circuit section 12a, the gain AV12b can be similarly obtained. That is, the variation of the output signal V out2 is ΔV
Assuming out2 , ΔV O / R 21 + ΔV O / R 22 = (ΔV out2 −ΔV O ) / R 23 (26) Therefore, ΔV out2 / R 23 = ΔV O · (1 / R 21 +1) / R22 + 1 / R23) (27), and the gain AV12b of the feedback circuit section 12b is as follows: AV12b = 1 + R23 · (R21 + R22) / (R21 · R22) ─────── ─── (28)
【0048】従って、この増幅回路10に入力される入
力信号Vin1 ,Vin2 に対して出力される出力信号V
out2の利得AV2は、式(16)(28)より AV2=AV11・AV12b =(R1 /R2) ・ (1+R23 ・(R21+R22)/(R21・R22)) ──────────(29) となる。Therefore, the output signal V in 1 output with respect to the input signals V in1 and V in2 input to the amplifier circuit 10
From the equations (16) and (28), the gain AV2 of out2 is given by: AV2 = AV11 · AV12b = (R1 / R2) · (1 + R23 · (R21 + R22) / (R21 · R22))) ( 29)
【0049】そして、出力信号Vout1の変動量をΔV
out1とすると、入力信号Vin1 ,Vin 2 の電位差ΔVin
に対する変動量ΔVout1は、 ΔVout1=ΔVin・ (R1/R2) ・ (1+R13 ・(R11+R12)/(R11・R12)) ──────────(30) となる。The variation of the output signal V out1 is represented by ΔV
When out1, of the input signal V in1, V in 2 potential difference ΔV in
Variation [Delta] V out1 for the, ΔV out1 = ΔV in · ( R1 / R2) · (1 + R13 · (R11 + R12) / (R11 · R12)) ────────── become (30).
【0050】また、出力信号Vout2の変動量をΔVout2
とすると、入力信号Vin1 ,Vin2の電位差ΔVinに対
する変動量ΔVout2は、 ΔVout2=ΔVin・ (R1/R2) ・ (1+R23 ・(R21+R22)/(R21・R22)) ──────────(31) となる。The variation of the output signal V out2 is represented by ΔV out2
When the variation amount [Delta] V out2 for the potential difference [Delta] V in the input signal V in1, V in2 is, ΔV out2 = ΔV in · ( R1 / R2) · (1 + R23 · (R21 + R22) / (R21 · R22)) ──── ────── (31)
【0051】ここで、帰還回路部12aと帰還回路部1
2bとは同一の構成及び特性となっている。従って、式
(30)(31)より ΔVout1=ΔVout2 ──────────(32) となる。Here, the feedback circuit section 12a and the feedback circuit section 1
2b has the same configuration and characteristics. Therefore, from equations (30) and (31), ΔV out1 = ΔV out2 ────────── (32).
【0052】このように、本実施例では、増幅回路10
を入力回路部11と同一の回路構成・特性に形成された
帰還回路部12a,12bとから構成し、両帰還回路部
12a,12bを入力回路部11にそれぞれ接続し、互
いに同相となる出力信号Vou t1,Vout2を得るようにし
た。その結果、出力信号Vout1,Vout2に対して入力回
路部11を1つ設けるだけであるので、増幅回路10を
構成する素子数の増加を抑えることができる。As described above, in this embodiment, the amplification circuit 10
And the feedback circuit sections 12a and 12b formed to have the same circuit configuration and characteristics as the input circuit section 11. Both feedback circuit sections 12a and 12b are connected to the input circuit section 11, respectively, and the output signals in phase with each other. and to obtain the V ou t1, V out2. As a result, since only one input circuit section 11 is provided for the output signals V out1 and V out2 , an increase in the number of elements constituting the amplifier circuit 10 can be suppressed.
【0053】また、帰還回路部12a,12bを同一回
路構成・同一特性に形成したので、出力信号Vout1,V
out2の増幅率を同一にすることができ、出力信号の相対
精度を向上させることができる。一方、帰還回路部12
a,12bの増幅率にばらつきが生じたとしても、出力
信号Vout1,Vout2に対して入力回路部11が共通であ
るので、出力信号Vout1,Vout2の増幅率の差を小さく
することができ、従来の増幅回路43に比べて相対精度
を向上させることができる。Since the feedback circuits 12a and 12b are formed to have the same circuit configuration and the same characteristics, the output signals V out1 and V out
The amplification factor of out2 can be made the same, and the relative accuracy of the output signal can be improved. On the other hand, the feedback circuit 12
a, even variation occurs in the gain of the 12b, since the input circuit section 11 to the output signal V out1, V out2 is common, to reduce the difference in gain of the output signal V out1, V out2 Therefore, the relative accuracy can be improved as compared with the conventional amplifier circuit 43.
【0054】尚、本発明は上記実施例に限定されるもの
ではなく、例えば上記実施例では同相となる出力信号V
out1,Vout2を得るように入力回路部11に帰還回路部
12a,12bを接続したが、図4及び図5に示すよう
に、出力信号Vout1に対して出力信号Vout3が逆相とな
るように帰還回路部12bを接続した増幅回路20にて
実施するようにしてもよい。その接続について詳述する
と、入力回路部11から出力される電流IO1は前記実施
例とは反対のPNPトランジスタTr23 のエミッタに入
力され、電流IO2は同じく前記実施例とは反対のPNP
トランジスタTr21 のエミッタに入力される。The present invention is not limited to the above embodiment. For example, in the above embodiment, the output signal V having the same phase is used.
out1, V out2 feedback circuit portion 12a to the input circuit section 11 so as to obtain, but connects 12b, as shown in FIGS. 4 and 5, the output signal V out3 is opposite phases with respect to the output signal V out1 As described above, the present invention may be implemented in the amplifier circuit 20 to which the feedback circuit unit 12b is connected. The connection will be described in detail. The current I O1 output from the input circuit section 11 is input to the emitter of the PNP transistor Tr23 opposite to the above-described embodiment, and the current I O2 is similarly input to the PNP transistor opposite to the above-described embodiment.
The signal is input to the emitter of the transistor Tr21.
【0055】この増幅回路20において、出力信号V
out3の変動量をΔVout3とすると、入力信号Vin1 ,V
in2 の電位差ΔVinに対する変動量ΔVout3は、 ΔVout3=−ΔVin・ (R1/R2) ・ (1+R23 ・(R21+R22)/(R21・R22)) ──────────(33) となる。In this amplifier circuit 20, the output signal V
Assuming that the fluctuation amount of out3 is ΔV out3 , the input signals V in1 , V
The variation ΔV out3 of the in2 with respect to the potential difference ΔV in is ΔV out3 = −ΔV in · (R1 / R2) · (1 + R23 · (R21 + R22) / (R21 · R22)) ────────── (33) ).
【0056】ここで、帰還回路部12aと帰還回路部1
2bとは同一の構成及び特性となっている。従って、式
(30)(33)より ΔVout1=−ΔVout3 ──────────(34) となり、増幅率が同一で互いに逆相となる出力信号V
out1,Vout3を得ることができる。この場合において
も、上記実施例と同様に帰還回路部12a,12bの増
幅率がばらついても入力回路部11が共通であるので、
従来に比べて出力信号Vout1,Vout3の相対精度を向上
させることができる。Here, the feedback circuit section 12a and the feedback circuit section 1
2b has the same configuration and characteristics. Therefore, from Expressions (30) and (33), ΔV out1 = −ΔV out3 ────────── (34), and the output signals V having the same amplification factor and mutually opposite phases are obtained.
out1 and Vout3 can be obtained. Also in this case, the input circuit unit 11 is common even if the amplification factors of the feedback circuit units 12a and 12b vary as in the above-described embodiment.
The relative accuracy of the output signals V out1 and V out3 can be improved as compared with the related art.
【0057】また、入力回路部11に接続する帰還回路
部の数を適宜変更して実施するようにしてもよい。この
とき、増幅回路10から出力される出力信号を出力信号
Vou t1に対して他の出力信号が全てが同相となるように
接続してもよい。また、出力信号Vout1に対して他の出
力信号が全て逆相となるように接続してもよい。更に、
同相となる出力信号と逆相となる出力信号の割合を任意
に設定して増幅回路10を形成するようにしてもよい。Further, the number of feedback circuit units connected to the input circuit unit 11 may be changed as appropriate. At this time, all the other output signal of the output signal output from the amplification circuit 10 to the output signal V ou t1 may also be connected to the same phase. Also, the connection may be made such that all the other output signals have the opposite phase to the output signal V out1 . Furthermore,
The amplification circuit 10 may be formed by arbitrarily setting the ratio of the output signal having the same phase and the output signal having the opposite phase.
【0058】[0058]
【発明の効果】以上詳述したように、本発明によれば、
構成する素子数の増加を抑えて装置自体の大きさを小さ
くすることができ、複数の出力の相対精度を向上させる
ことができる優れた効果がある。As described in detail above, according to the present invention,
It is possible to reduce the size of the device itself by suppressing an increase in the number of constituent elements, and to provide an excellent effect that the relative accuracy of a plurality of outputs can be improved.
【図1】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図2】本発明の一実施例の同相出力に構成された増幅
回路を示すブロック回路図である。FIG. 2 is a block circuit diagram showing an amplifier circuit configured for an in-phase output according to one embodiment of the present invention.
【図3】一実施例の同相出力に構成された増幅回路を説
明する回路図である。FIG. 3 is a circuit diagram illustrating an amplifier circuit configured for an in-phase output according to one embodiment.
【図4】別例の逆相出力に構成された増幅回路を示すブ
ロック回路図である。FIG. 4 is a block circuit diagram showing another example of an amplifier circuit configured to have an inverted-phase output.
【図5】別例の逆相出力に構成された増幅回路を説明す
る回路図である。FIG. 5 is a circuit diagram illustrating another example of an amplifier circuit configured to have an inverted-phase output.
【図6】従来の増幅回路を説明するブロック回路図であ
る。FIG. 6 is a block circuit diagram illustrating a conventional amplifier circuit.
【図7】従来の同相出力の増幅回路のブロック回路図で
ある。FIG. 7 is a block circuit diagram of a conventional in-phase output amplifier circuit.
【図8】従来の逆相出力の増幅回路のブロック回路図で
ある。FIG. 8 is a block circuit diagram of a conventional anti-phase output amplifier circuit.
1 入力回路部 2 帰還回路部 IO1 出力電流 IO2 出力電流 OP1 オペアンプ回路 R1 抵抗 R2 抵抗 R11 抵抗 R12 抵抗 R13 抵抗 Tr3 NPNトランジスタ Tr6 NPNトランジスタ Tr11 PNPトランジスタ Tr12 NPNトランジスタ Tr13 PNPトランジスタ Tr14 NPNトランジスタ Vin1 入力信号 Vin2 入力信号 Vout1 出力信号 Vref1 基準電圧 Vref2 電圧1 input circuit section 2 feedback circuit portion I O1 output current I O2 output current OP1 operational amplifier circuit R1 and the resistor R2 resistors R11 R12 resistor R13 resistor Tr3 NPN transistor Tr6 NPN transistor Tr11 PNP transistor Tr12 NPN transistor Tr 13 PNP transistor Tr14 NPN transistor V in1 input Signal Vin2 input signal Vout1 output signal Vref1 reference voltage Vref2 voltage
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴村 嘉裕 愛知県春日井市高蔵寺町二丁目1844番2 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 平2−257709(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03F 1/00 - 3/72 ──────────────────────────────────────────────────続 き Continuation of front page (72) Inventor Yoshihiro Suzumura 2-1844-2 Kozoji-cho, Kasugai-shi, Aichi Fujitsu VSI Co., Ltd. (56) References JP-A-2-257709 (JP, A) (58) Field surveyed (Int.Cl. 7 , DB name) H03F 1/00-3/72
Claims (2)
NPNトランジスタ(Tr3,Tr6)のコレクタを第1の
抵抗(R1 )を介して互いに接続するとともに前記第1
及び第2のNPNトランジスタ(Tr3,Tr6)のエミッ
タを第2の抵抗(R2 )を介して互いに接続し、前記第
1及び第2のNPNトランジスタ(Tr3,Tr6)のエミ
ッタに入力信号(Vin1 ,Vin2 )を入力し、前記第1
の抵抗(R1 )の両端子から出力電流(IO1,IO2)を
出力する入力回路部(1)と、 一対の第1及び第2のPNPトランジスタ(Tr11 ,T
r13 )のエミッタにそれぞれ前記出力電流(IO1,
IO2)を入力し、前記第1及び第2のPNPトランジス
タ(Tr11 ,Tr13 )のコレクタはカレントミラー回路
を構成する一対の第3及び第4のNPNトランジスタ
(Tr12 ,Tr14 )のコレクタにそれぞれ接続し、前記
第1のPNPトランジスタ(Tr11 )のベースには基準
電圧(Vref1)を入力し、前記第1のPNPトランジス
タ(Tr11 )のコレクタにはオペアンプ回路(OP1 )
を接続し、該オペアンプ回路(OP1 )から出力信号
(Vout1)を出力するとともに、該出力信号(Vout1)
と前記基準電圧(Vref1)との間に接続されるとともに
接続点が前記第2のPNPトランジスタ(Tr13 )のベ
ースに接続される第3及び第5の抵抗(R11,R13)
と、前記接続点とグランドとの間に接続される第4の抵
抗(R12)とを備えた帰還回路部(2)とからなる増幅
回路において、 前記入力回路部(1)に対して複数個の帰還回路部
(2)を設け、各帰還回路部(2)の前記第1及び第2
のPNPトランジスタ(Tr11 ,Tr13 )のエミッタに
入力回路部(1)の出力電流(IO1,IO2)をそれぞれ
入力するようにしたことを特徴とする増幅回路。1. The collectors of a pair of first and second NPN transistors (Tr3, Tr6) driven by a constant current are connected to each other via a first resistor (R1).
And an emitter of the second NPN transistor (Tr3, Tr6) via a second resistor (R2) connected to each other, the emitter to the input signal of the first and second NPN transistors (Tr3, Tr6) (V in1 , V in2 ), and inputs the first
An input circuit section (1) for outputting output currents (I O1 , I O2 ) from both terminals of a resistor (R1) of the first circuit and a pair of first and second PNP transistors (Tr11, T11).
r13) are connected to the output currents (I O1 ,
I O2 ), and the collectors of the first and second PNP transistors (Tr11, Tr13) are connected to the collectors of a pair of third and fourth NPN transistors (Tr12, Tr14) constituting a current mirror circuit, respectively. A reference voltage (V ref1 ) is input to the base of the first PNP transistor (Tr11), and an operational amplifier circuit (OP1) is connected to the collector of the first PNP transistor (Tr11).
To output an output signal (V out1 ) from the operational amplifier circuit (OP1), and output the output signal (V out1 ).
It is connected between said reference voltage (V ref1)
Third and fifth resistors (R11, R13) whose connection points are connected to the base of the second PNP transistor (Tr13 ).
And a fourth resistor connected between the connection point and the ground.
An amplifier circuit comprising a feedback circuit section (2) provided with a resistance (R12) , wherein a plurality of feedback circuit sections (2) are provided for the input circuit section (1), and each feedback circuit section (2) is provided. The first and second
PNP transistor (Tr11, Tr 13) of the amplifier circuit, characterized in that so as to respectively input the output current (I O1, I O2) of the input circuit section to the emitter (1) of.
回路部(1)に対して複数個の帰還回路部(2)を設
け、各帰還回路部(2)のうち少なくとも1つの帰還回
路部(2)について、前記第1及び第2のPNPトラン
ジスタ(Tr11,Tr13 )のエミッタに入力される出力
電流(IO1,IO2)が他の帰還回路部(2)と反対にな
るように入力回路部(1)と接続されていることを特徴
とする増幅回路。2. The amplifier circuit according to claim 1, wherein a plurality of feedback circuit sections are provided for the input circuit section, and at least one of the feedback circuit sections is provided. Regarding (2), the input currents (I O1 , I O2 ) input to the emitters of the first and second PNP transistors (Tr 11, Tr 13) are opposite to those of the other feedback circuit (2). An amplifier circuit connected to the circuit section (1).
Priority Applications (1)
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|---|---|---|---|
| JP05322816A JP3142704B2 (en) | 1993-12-21 | 1993-12-21 | Amplifier circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05322816A JP3142704B2 (en) | 1993-12-21 | 1993-12-21 | Amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176959A JPH07176959A (en) | 1995-07-14 |
| JP3142704B2 true JP3142704B2 (en) | 2001-03-07 |
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ID=18147940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP05322816A Expired - Fee Related JP3142704B2 (en) | 1993-12-21 | 1993-12-21 | Amplifier circuit |
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| Country | Link |
|---|---|
| JP (1) | JP3142704B2 (en) |
-
1993
- 1993-12-21 JP JP05322816A patent/JP3142704B2/en not_active Expired - Fee Related
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| JPH07176959A (en) | 1995-07-14 |
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