JP3142755B2 - Switching power supply circuit - Google Patents
Switching power supply circuitInfo
- Publication number
- JP3142755B2 JP3142755B2 JP07256566A JP25656695A JP3142755B2 JP 3142755 B2 JP3142755 B2 JP 3142755B2 JP 07256566 A JP07256566 A JP 07256566A JP 25656695 A JP25656695 A JP 25656695A JP 3142755 B2 JP3142755 B2 JP 3142755B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- power supply
- oscillation
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
Description
【0001】[0001]
【発明の属する技術分野】本発明は、いわゆるDC−D
Cコンバータなどで好適に実施されるスイッチング電源
回路に関する。The present invention relates to a so-called DC-D
The present invention relates to a switching power supply circuit suitably implemented in a C converter or the like.
【0002】[0002]
【従来の技術】携帯形小形電子機器などに用いられ、商
用交流を整流・平滑化して得られた直流電流またはバッ
テリからの直流電流を高周波でスイッチングし、小形の
変圧器で、所望とする電圧に高効率に変圧するようにし
たスイッチング電源回路が広く用いられている。2. Description of the Related Art It is used in portable small electronic equipment and the like, and switches a DC current obtained by rectifying and smoothing a commercial AC or a DC current from a battery at a high frequency. A switching power supply circuit that transforms the voltage with high efficiency is widely used.
【0003】また、このような携帯形小型電子機器で
は、待機時などの軽負荷時における消費電力の低減が要
望されており、たとえばスイス国における電子機器のガ
イドラインでは、前記待機時の消費電力が、1996年
末には6W以下、1998年末には3W以下とすること
が掲げられている。In such portable small electronic devices, there is a demand for reduction in power consumption during light loads such as during standby. For example, according to the guidelines for electronic devices in Switzerland, the power consumption during standby is reduced. , At the end of 1996, 6 W or less, and at the end of 1998, 3 W or less.
【0004】図7は、そのような低消費電力化を実現す
る典型的な従来技術のスイッチング電源回路51の電気
的構成を示すブロック図である。このスイッチング電源
回路51には、メインコンバータ50と、サブコンバー
タ50aとの2つのコンバータが設けられている。商用
交流電源などに接続される入力端子T1,T2からの入
力交流電流は、ダイオードブリッジなどから成る整流回
路52で整流された後、平滑コンデンサ53で平滑化さ
れて電源ライン54,55間に出力される。FIG. 7 is a block diagram showing an electrical configuration of a typical conventional switching power supply circuit 51 for realizing such low power consumption. The switching power supply circuit 51 is provided with two converters, a main converter 50 and a sub-converter 50a. Input AC currents from input terminals T1 and T2 connected to a commercial AC power supply or the like are rectified by a rectifier circuit 52 composed of a diode bridge or the like, then smoothed by a smoothing capacitor 53, and output between power supply lines 54 and 55. Is done.
【0005】メインコンバータ50において、前記電源
ライン54,55間には、パルストランス56の1次巻
線およびスイッチング素子57から成る直列回路が介在
されており、スイッチング素子57が制御回路58から
のゲートパルスによって導通/遮断制御される。これに
よって、前記スイッチング素子57の遮断時にパルスト
ランス56の2次巻線に誘導起電圧が発生し、その起電
圧による電流が、ダイオード59および平滑コンデンサ
60で整流・平滑化されて、電源ライン61,62から
出力端子T3,T4へそれぞれ出力される。In the main converter 50, a series circuit including a primary winding of a pulse transformer 56 and a switching element 57 is interposed between the power supply lines 54 and 55, and the switching element 57 is connected to a gate from a control circuit 58. Conduction / interruption is controlled by a pulse. As a result, when the switching element 57 is cut off, an induced electromotive voltage is generated in the secondary winding of the pulse transformer 56, and the current caused by the electromotive voltage is rectified and smoothed by the diode 59 and the smoothing capacitor 60, and the power line 61 , 62 to output terminals T3, T4, respectively.
【0006】サブコンバータ50aは、前記メインコン
バータ50と同様に構成されており、類似し、対応する
部分には同一の参照符号に添字aを付して示し、その説
明を省略する。前記メインコンバータ50の制御回路5
8は、負荷状態検出回路63によって制御されており、
この負荷状態検出回路63は、出力端子T3,T4間の
端子間電圧から負荷状態を検出し、該端子間電圧が予め
規定される電圧以上となることによって軽負荷状態を判
定し、その軽負荷状態で制御回路58によるスイッチン
グ素子57のスイッチング動作を停止させる。The sub-converter 50a has the same configuration as the main converter 50. Similar and corresponding parts are denoted by the same reference numerals with the suffix a, and the description thereof is omitted. Control circuit 5 of the main converter 50
8 is controlled by the load state detection circuit 63,
The load state detection circuit 63 detects the load state from the voltage between the terminals between the output terminals T3 and T4, and determines the light load state when the voltage between the terminals becomes equal to or higher than a predetermined voltage. In this state, the switching operation of the switching element 57 by the control circuit 58 is stopped.
【0007】こうして、待機時などの軽負荷状態でのメ
インコンバータ50の動作を休止し、該メインコンバー
タ50での損失を低減することによって、低消費電力化
が図られている。In this way, the power consumption is reduced by suspending the operation of the main converter 50 in a light load state such as in a standby state and reducing the loss in the main converter 50.
【0008】[0008]
【発明が解決しようとする課題】上述のような従来技術
では、メインコンバータ50と、サブコンバータ50a
との2つのコンバータが必要となりコストが嵩むととも
に、実装面積も大きくなってしまうという問題がある。In the prior art as described above, the main converter 50 and the sub-converter 50a
These two converters are required, which increases the cost and increases the mounting area.
【0009】本発明の目的は、低コスト化および省スペ
ース化を図ることができるスイッチング電源回路を提供
することである。An object of the present invention is to provide a switching power supply circuit capable of reducing cost and space.
【0010】[0010]
【課題を解決するための手段】請求項1の発明に係るス
イッチング電源回路は、変圧器の1次電流をスイッチン
グ素子でスイッチングし、所望とする電圧の2次電流を
得るようにしたスイッチング電源回路において、スイッ
チング電源回路の出力端子の負荷状態を検出する負荷状
態検出手段と、発振回路と、前記発振回路からの発振信
号の周期で、前記負荷状態検出手段からの負荷状態に対
応したフィードバック電圧と第1の基準電圧とのうち、
いずれか低い方の電圧に対応したパルス幅のパルスで、
前記スイッチング素子を制御するパルス幅変調比較器
と、前記負荷状態が軽負荷状態であることを検出する第
2の基準電圧と前記フィードバック電圧とを比較し、当
該フィードバック電圧が第2の基準電圧よりも小さいと
きには、大きいときに比べて前記発振回路の発振周波数
を低下させる発振周波数低下手段とを含み、軽負荷と な
って、前記フィードバック電圧が低下し、前記第1の基
準電圧未満となると、前記パルス幅変調比較器が、前記
パルス幅を前記フィードバック電圧に対応した短い値に
することで、定電圧動作することを特徴とする。 According to a first aspect of the present invention, there is provided a switching power supply circuit in which a primary current of a transformer is switched by a switching element to obtain a secondary current of a desired voltage. A load state detecting means for detecting a load state of an output terminal of the switching power supply circuit, an oscillation circuit, and an oscillation signal from the oscillation circuit.
Signal cycle, the load state from the load state detection means
Of the corresponding feedback voltage and the first reference voltage
A pulse with a pulse width corresponding to the lower voltage,
Pulse width modulation comparator for controlling the switching element
And detecting that the load state is a light load state.
2 and the feedback voltage.
When the feedback voltage is smaller than the second reference voltage
The oscillation frequency of the oscillation circuit
And a oscillation frequency lowering means for lowering, I light load
Therefore, the feedback voltage decreases, and the first
When the voltage is less than the reference voltage, the pulse width modulation comparator
Pulse width to short value corresponding to the feedback voltage
Thus, a constant voltage operation is performed.
【0011】上記の構成によれば、DC−DCコンバー
タなどとして用いられるスイッチング電源回路におい
て、損失の大きな要因であるスイッチング素子やその制
御回路での損失を、軽負荷時には該スイッチング素子の
スイッチング周波数を低下することによって低減する。According to the above configuration, in a switching power supply circuit used as a DC-DC converter or the like, the loss in the switching element or its control circuit, which is a major factor of the loss, and the switching frequency of the switching element at light load are reduced. It is reduced by lowering.
【0012】したがって、複数のコンバータ回路を設け
ておき、負荷状態に応じて選択的に使用するなどの煩雑
な構造は必要なく、単一のコンバータ回路で、定常負荷
から軽負荷まで対応することができ、低消費電力化を、
低コストな回路構成で、かつ省スペースに実現すること
ができる。 Therefore, there is no need for a complicated structure such as providing a plurality of converter circuits and selectively using them according to the load condition. A single converter circuit can handle from a steady load to a light load. Can reduce power consumption,
A low-cost circuit configuration and space saving can be realized .
【0013】さらに、定常負荷と軽負荷との2つの負荷
状態に対応してスイッチング周波数を切換えるだけであ
るので、たとえば発振回路の時定数を2種類に切換える
ことによって実現することができ、または発振回路への
バイアス電流を2種類に切換えることによって実現する
ことができ、簡便な回路構成で実現することができる。 Further, since the switching frequency is merely switched in accordance with the two load states of the steady load and the light load, the switching frequency can be realized by switching the time constant of the oscillation circuit to two types. It can be realized by switching the bias current to the circuit into two types, and can be realized with a simple circuit configuration.
【0014】また請求項2の発明に係るスイッチング電
源回路では、前記スイッチング素子は、パワーMOSF
ETから成り、該スイッチング素子と発振回路と発振周
波数低下手段とは1パッケージで封止されることを特徴
とする。[0014] In the switching power supply circuit according to the invention of claim 2, wherein the switching element, a power MOSF
The switching element , the oscillation circuit, and the oscillation circuit.
The wave number lowering means is characterized by being sealed in one package.
【0015】上記の構成によれば、さらに実装面積を小
さくすることができる。According to the above configuration, the mounting area can be further reduced.
【0016】[0016]
【発明の実施の形態】本発明の実施の一形態について、
図1〜図5に基づいて説明すれば以下のとおりである。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described.
The following is a description based on FIGS. 1 to 5.
【0017】図1は、本発明の実施の一形態を示すスイ
ッチング電源回路1の電気的構成を示すブロック図であ
る。商用交流電源などに接続される入力端子P1,P2
からの入力交流電流は、ダイオードブリッジなどから成
る整流回路2で整流された後、平滑コンデンサC1で平
滑化されて、電源ライン3,4間に出力される。前記電
源ライン3,4間には、パルストランス5の1次巻線5
aおよびNチャネル型のパワーMOSFETから成るス
イッチング素子Q1から成る直列回路が介在されてお
り、スイッチング素子Q1が制御回路6からのゲートパ
ルスによって導通/遮断制御される。これによって、前
記スイッチング素子Q1の遮断時にパルストランス5の
2次巻線5bに誘導起電圧が発生し、その起電圧による
電流が、ダイオードD1および平滑コンデンサC2で整
流・平滑化されて、電源ライン8,9から出力端子P
3,P4へそれぞれ出力される。FIG. 1 is a block diagram showing an electrical configuration of a switching power supply circuit 1 according to an embodiment of the present invention. Input terminals P1 and P2 connected to a commercial AC power supply
Is rectified by a rectifier circuit 2 composed of a diode bridge or the like, is smoothed by a smoothing capacitor C1, and is output between the power supply lines 3 and 4. A primary winding 5 of a pulse transformer 5 is provided between the power supply lines 3 and 4.
A series circuit comprising a switching element Q1 composed of a and an N-channel type power MOSFET is interposed. The switching element Q1 is controlled to be turned on / off by a gate pulse from the control circuit 6. As a result, when the switching element Q1 is cut off, an induced electromotive voltage is generated in the secondary winding 5b of the pulse transformer 5, and the current caused by the electromotive voltage is rectified and smoothed by the diode D1 and the smoothing capacitor C2, and the power supply line Output terminal P from 8, 9
3 and P4.
【0018】前記電源ライン3,4間にはまた、ダイオ
ードD2と、プルアップ抵抗R1と、フォトトランジス
タQ2とから成る直列回路が介在されている。前記プル
アップ抵抗R1と、フォトトランジスタQ2との接続点
10の電位は、発振周波数低下回路11に入力されると
ともに、PWM比較器12の入力端子F2に入力されて
いる。前記PWM比較器12の入力端子F1には、前記
発振周波数低下回路11によって発振周波数が制御され
る発振回路13からの発振信号が入力されており、また
PWM比較器12の入力端子F3には、基準電圧源14
によって発生された基準電圧Vref1が入力される。
このPWM比較器12は、前記発振回路13からの発振
信号の周期で、かつ入力端子F2,F3への入力電圧の
うち、いずれか低い方の電圧に対応したパルス幅のゲー
トパルスを出力し、このゲートパルスは前記制御回路6
を介して、スイッチング素子Q1のゲートに入力され
る。A series circuit composed of a diode D2, a pull-up resistor R1, and a phototransistor Q2 is interposed between the power supply lines 3 and 4. The potential at the connection point 10 between the pull-up resistor R1 and the phototransistor Q2 is input to the oscillation frequency lowering circuit 11 and to the input terminal F2 of the PWM comparator 12. An oscillation signal from an oscillation circuit 13 whose oscillation frequency is controlled by the oscillation frequency lowering circuit 11 is input to an input terminal F1 of the PWM comparator 12, and an input terminal F3 of the PWM comparator 12 is Reference voltage source 14
Is input.
The PWM comparator 12 outputs a gate pulse having a pulse width corresponding to the cycle of the oscillation signal from the oscillation circuit 13 and the lower one of the input voltages to the input terminals F2 and F3, This gate pulse is supplied to the control circuit 6
, Is input to the gate of the switching element Q1.
【0019】スイッチング素子Q1と、前記制御回路
6、発振周波数低下回路11、PWM比較器12および
発振回路13等の前記スイッチング素子Q1の制御回路
は、図2で示すように1パッケージで封止され、コンバ
ータ15を構成している。The switching element Q1 and the control circuit of the switching element Q1, such as the control circuit 6, the oscillation frequency lowering circuit 11, the PWM comparator 12, and the oscillation circuit 13, are sealed in one package as shown in FIG. , And the converter 15.
【0020】図2は、前記コンバータ15の構造を示す
図である。前記制御回路6、発振周波数低下回路11、
PWM比較器12および発振回路13などは集積回路チ
ップ16内に形成されており、この集積回路チップ16
は、セラミック基板17に搭載されている。前記集積回
路チップ16を搭載したセラミック基板17および前記
スイッチング素子Q1は、樹脂などで一体に封止されて
いる。FIG. 2 is a diagram showing the structure of the converter 15. The control circuit 6, the oscillation frequency lowering circuit 11,
The PWM comparator 12 and the oscillation circuit 13 are formed in an integrated circuit chip 16.
Are mounted on the ceramic substrate 17. The ceramic substrate 17 on which the integrated circuit chip 16 is mounted and the switching element Q1 are integrally sealed with a resin or the like.
【0021】MOSFET(金属酸化膜半導体)で実現
されるスイッチング素子Q1において、前記パルストラ
ンス5の1次巻線5aに接続されるドレインは、リード
フレーム18から端子K1に接続されている。また、端
子K2には前記スイッチング素子Q1のソースおよびコ
ンバータ15の接地ラインが接続され、端子K3には図
1において図示しない過電流検出回路などからの制御回
路6への入力信号が入力される。さらにまた、端子K4
は前記フォトトランジスタQ2のコレクタに接続され、
端子K5は電源ライン3に接続される。In the switching element Q1 realized by a MOSFET (metal oxide semiconductor), the drain connected to the primary winding 5a of the pulse transformer 5 is connected from the lead frame 18 to the terminal K1. The terminal K2 is connected to the source of the switching element Q1 and the ground line of the converter 15, and the terminal K3 receives an input signal to the control circuit 6 from an overcurrent detection circuit (not shown in FIG. 1). Furthermore, the terminal K4
Is connected to the collector of the phototransistor Q2,
Terminal K5 is connected to power supply line 3.
【0022】一方、前記電源ライン8,9間には、負荷
状態検出回路20が設けられている。この負荷状態検出
回路20は、前記電源ライン8,9間の線間電圧に対応
して、ダイオードD3のカソード電流を制御する。前記
ダイオードD3と前記フォトトランジスタQ2とは対を
成してフォトカプラを構成しており、したがって出力端
子P3,P4間の出力電圧、すなわち負荷状態に対応し
たフィードバック電圧が前記接続点10に印加されるこ
とになる。On the other hand, a load state detection circuit 20 is provided between the power supply lines 8 and 9. The load state detection circuit 20 controls the cathode current of the diode D3 according to the line voltage between the power lines 8 and 9. The diode D3 and the phototransistor Q2 form a pair to form a photocoupler. Therefore, an output voltage between the output terminals P3 and P4, that is, a feedback voltage corresponding to a load state is applied to the connection point 10. Will be.
【0023】軽負荷となって前記出力電圧が上昇する
と、ダイオードD3を流れる電流が増加し、したがって
フォトトランジスタQ2を流れる電流が増加して前記フ
ィードバック電圧が低下し、前記基準電圧源14による
基準電圧Vref1、たとえば2.8V未満となると、
前記PWM比較器12から前記スイッチング素子Q1へ
のゲートパルスのパルス幅が前記フィードバック電圧に
対応した短い値となり、こうして定電圧動作が実現され
る。When the output voltage rises due to a light load, the current flowing through the diode D3 increases, so that the current flowing through the phototransistor Q2 increases and the feedback voltage decreases. When Vref1 is less than 2.8V, for example,
The pulse width of the gate pulse from the PWM comparator 12 to the switching element Q1 has a short value corresponding to the feedback voltage , and thus a constant voltage operation is realized.
【0024】図3は、前記発振回路13および発振周波
数低下回路11の具体的構成を示す電気回路図である。
発振回路13は、比較器34,35と、定電流源36,
37;38,39と、分圧抵抗R11,R12,R13
と、トランジスタQ11,Q12,Q13,Q14と、
コンデンサC11とを備えて構成されている。ハイレベ
ルの電圧Vsが印加される電源ライン40と接地ライン
との間には、分圧抵抗R11〜R13の直列回路が介在
されている。分圧抵抗R11とR12との接続点は、そ
れぞれ比較器34の反転入力端子および比較器35の非
反転入力端子に接続されている。また、比較器34の非
反転入力端子および比較器35の反転入力端子には、前
記PWM比較器12へ出力される発振信号が入力されて
いる。分圧抵抗R13には並列にバイパストランジスタ
Q11が設けられており、このバイパストランジスタQ
11は、比較器34によって導通/遮断制御される。比
較器35の出力は、バイパストランジスタQ12のベー
スに与えられる。FIG. 3 is an electric circuit diagram showing a specific configuration of the oscillation circuit 13 and the oscillation frequency lowering circuit 11.
The oscillation circuit 13 includes comparators 34 and 35 and constant current sources 36,
37; 38, 39 and voltage dividing resistors R11, R12, R13
And transistors Q11, Q12, Q13, Q14,
And a capacitor C11. A series circuit of voltage dividing resistors R11 to R13 is interposed between the power supply line 40 to which the high-level voltage Vs is applied and the ground line. The connection point between the voltage dividing resistors R11 and R12 is connected to the inverting input terminal of the comparator 34 and the non-inverting input terminal of the comparator 35, respectively. An oscillation signal output to the PWM comparator 12 is input to a non-inverting input terminal of the comparator 34 and an inverting input terminal of the comparator 35. A bypass transistor Q11 is provided in parallel with the voltage dividing resistor R13.
11 is turned on / off by a comparator 34. The output of comparator 35 is provided to the base of bypass transistor Q12.
【0025】前記電源ライン40と接地ラインとの間に
は、定電流源36と、トランジスタQ13との直列回路
が介在されている。定電流源36にはまた、並列に定電
流源37が設けられており、この定電流源37は、前記
発振周波数低下回路11内のトランジスタQ16によっ
て選択的に接続される。トランジスタQ13は、トラン
ジスタQ14と対を成し、カレントミラー回路を構成す
る。トランジスタQ13,Q14のベースは、トランジ
スタQ13のコレクタおよび前記定電流源36に接続さ
れるとともに、前記バイパストランジスタQ12のコレ
クタに接続される。したがって、バイパストランジスタ
Q12が導通すると、これらトランジスタQ13,Q1
4は遮断する。トランジスタQ14はコンデンサC11
と並列に設けられており、このコンデンサC11へは、
定電流源38を介して前記電源ライン40から充電電流
が供給される。定電流源38にはまた、並列に定電流源
39が設けられており、この定電流源39は、前記トラ
ンジスタQ16と同様に、前記発振周波数低下回路11
内のトランジスタQ15によって選択的に接続される。A series circuit of a constant current source 36 and a transistor Q13 is interposed between the power supply line 40 and the ground line. The constant current source 36 is also provided with a constant current source 37 in parallel, and the constant current source 37 is selectively connected by a transistor Q16 in the oscillation frequency lowering circuit 11. The transistor Q13 forms a pair with the transistor Q14 to form a current mirror circuit. The bases of the transistors Q13 and Q14 are connected to the collector of the transistor Q13 and the constant current source 36 and to the collector of the bypass transistor Q12. Therefore, when the bypass transistor Q12 conducts, these transistors Q13, Q1
4 shuts off. The transistor Q14 is a capacitor C11
Is provided in parallel with the capacitor C11.
A charging current is supplied from the power supply line 40 via a constant current source 38. A constant current source 39 is also provided in parallel with the constant current source 38. The constant current source 39 is connected to the oscillation frequency lowering circuit 11 like the transistor Q16.
Are selectively connected by a transistor Q15 in the inside.
【0026】前記発振周波数低下回路11において、前
記トランジスタQ15,Q16は、前記接続点10の電
位、すなわち前記フィードバック電圧が、基準電圧源3
1によって設定される基準電圧Vref11、たとえば
4V以上となると、比較器32によって導通される。In the oscillation frequency lowering circuit 11, the transistors Q15 and Q16 are connected to the reference voltage source 3
When the reference voltage becomes equal to or higher than the reference voltage Vref11 set by 1, for example, 4 V, the comparator 32 conducts.
【0027】たとえば、前記電圧Vsは4Vに選ばれて
おり、分圧抵抗R11,R12,R13はそれぞれ9.
68kΩ、2.32kΩ、18kΩに選ばれている。し
たがって、比較器34は、バイパストランジスタQ11
が遮断している状態で該発振回路13の出力電圧、すな
わちコンデンサC11の端子電圧が、 (R12+R13)・Vs/(R11+R12+R13) =(2.32+18)・4/(9.68+2.32+18)=2.71V となると、ハイレベルの出力を導出し、バイパストラン
ジスタQ11を導通する。For example, the voltage Vs is selected to be 4 V, and the voltage dividing resistors R11, R12 and R13 each have a voltage of 9.
68 kΩ, 2.32 kΩ and 18 kΩ are selected. Therefore, the comparator 34 includes the bypass transistor Q11
In the state where is shut off, the output voltage of the oscillation circuit 13, that is, the terminal voltage of the capacitor C11 is: (R12 + R13) .Vs / (R11 + R12 + R13) = (2.32 + 18). .71V, a high-level output is derived, and the bypass transistor Q11 is turned on.
【0028】こうして、一旦、バイパストランジスタQ
11が導通すると、前記出力電圧が前記2.71Vから
低下しても、 R12・Vs/(R11+R12+R13) =2.32・4/(9.68+2.32+18)=0.8V までは該バイパストランジスタQ11は導通しており、
前記0.8Vとなると、該バイパストランジスタQ11
は遮断して、再び2.71Vとなるまでは遮断したまま
となる。Thus, once the bypass transistor Q
When 11 is turned on, even if the output voltage drops from the 2.71V, the bypass transistor Q11 can be used until R12.Vs / (R11 + R12 + R13) = 2.32.4 / (9.68 + 2.32 + 18) = 0.8V. Is conducting,
When the voltage reaches 0.8 V, the bypass transistor Q11
Is shut off and remains shut off until the voltage again reaches 2.71V.
【0029】一方、前記比較器35からは、前記比較器
34とは反対の、すなわち前記出力電圧が上昇し、2.
71Vまではハイレベルの出力が導出され、したがって
トランジスタQ12は導通しており、前記2.71Vと
なると前記0.8Vに下降するまではローレベルの出力
を導出し、バイパストランジスタQ12は遮断してい
る。On the other hand, the output from the comparator 35 is opposite to that of the comparator 34, that is, the output voltage increases.
Up to 71 V, a high-level output is derived, so that the transistor Q12 is conducting. When the voltage reaches 2.71 V, a low-level output is derived until the voltage drops to 0.8 V, and the bypass transistor Q12 is cut off. I have.
【0030】ここで、前記定電流源38の電流量は、I
0、たとえば5.2μAに設定されており、これに対し
て定電流源39の電流量は、I1、たとえば10.4μ
Aに設定されている。また、定電流源36の電流量は2
I0=10.4μAに選ばれており、定電流源37の電
流量は2I1=20.8μAに選ばれている。さらにま
た、コンデンサC11の静電容量は、31pFに選ばれ
ている。Here, the current amount of the constant current source 38 is I
0, for example, 5.2 μA, whereas the current amount of the constant current source 39 is I1, for example, 10.4 μA.
A is set. The current amount of the constant current source 36 is 2
I0 = 10.4 μA is selected, and the current amount of the constant current source 37 is selected as 2I1 = 20.8 μA. Furthermore, the capacitance of the capacitor C11 is selected to be 31 pF.
【0031】したがって、トランジスタQ15,Q16
が導通している状態で、バイパストランジスタQ12が
遮断していると、トランジスタQ14が遮断し、コンデ
ンサC11は定電流源38,39によって、電流量I0
+I1で充電される。したがって、その端子電圧、すな
わち該発振回路13の出力電圧は、変化時間をtとする
と、 t=ΔV・C11/(I1+I0) =(2.71−0.8)×31×10-12 /(10.4+5.2)×10-6 =5(μsec) となり、0.8Vから2.71Vへ5μsecで上昇す
る。Therefore, transistors Q15, Q16
When the bypass transistor Q12 is turned off while the transistor is conducting, the transistor Q14 is turned off, and the constant current sources 38 and 39 cause the capacitor C11 to output a current amount I0.
The battery is charged at + I1. Therefore, the terminal voltage, that is, the output voltage of the oscillation circuit 13 is represented by t = ΔV · C11 / (I1 + I0) = (2.71-0.8) × 31 × 10 −12 / (t) 10.4 + 5.2) × 10 −6 = 5 (μsec), and increases from 0.8 V to 2.71 V in 5 μsec.
【0032】これに対して、バイパストランジスタQ1
2が導通すると、トランジスタQ14が導通し、コンデ
ンサC11は、定電流源38,39によって、電流量I
0+I1で充電されつつ、かつ定電流源36,37の和
の電流量2(I0+I1)で放電されることになる。し
たがって、上式から、2.71Vから0.8Vへ5μs
ecで低下することになる。On the other hand, the bypass transistor Q1
2 is turned on, the transistor Q14 is turned on, and the capacitor C11 is supplied with the current I
While being charged by 0 + I1, it is discharged by the sum of the currents 2 (I0 + I1) of the constant current sources 36 and 37. Therefore, from the above equation, it is 5 μs from 2.71 V to 0.8 V.
ec.
【0033】このようにして、発振回路13は、トラン
ジスタQ15,Q16が導通している状態で、図4
(a)で示すように、10μsec周期、すなわち10
0kHzで、0.8V〜2.71Vの範囲の三角波を発
振する。As described above, the oscillation circuit 13 operates in a state where the transistors Q15 and Q16 are conducting, as shown in FIG.
As shown in (a), a period of 10 μsec, that is, 10
At 0 kHz, a triangular wave in the range of 0.8 V to 2.71 V is oscillated.
【0034】これに対して、トランジスタQ15,Q1
6が遮断している発振周波数の低下時には、上記式にお
けるI1=0となり、図4(b)で示すように、t=1
5μsec、すなわち33kHzで発振する三角波を出
力することになる。On the other hand, transistors Q15, Q1
When the oscillation frequency, which is cut off by the oscillator 6, decreases, I1 = 0 in the above equation, and as shown in FIG.
A triangular wave oscillating at 5 μsec, that is, at 33 kHz is output.
【0035】したがって、発振回路13の発振周波数
は、定常負荷時には前記100kHzとなり、軽負荷と
なって前記出力電圧が上昇し、前記フィードバック電圧
が基準電圧Vref11未満となると、33kHzとな
る。Therefore, the oscillation frequency of the oscillation circuit 13 becomes 100 kHz at the time of steady load, and becomes 33 kHz when the output voltage rises with a light load and the feedback voltage becomes lower than the reference voltage Vref11.
【0036】図5は、出力端子P3,P4からの出力電
流、すなわち負荷状態の変化に対する消費電力の変化を
計測した本件発明者の実験結果を示すグラフである。こ
の図5において、参照符α1は発振周波数低下回路11
を設けていない場合を示し、参照符α2は、前記発振周
波数低下回路11を設けている場合を示し、かつ該発振
周波数低下回路11を出力電流が0.5Aにおいて動作
させている。FIG. 5 is a graph showing the experimental results of the present inventor who measured the output current from the output terminals P3 and P4, that is, the change in power consumption with respect to the change in the load state. In FIG. 5, reference numeral α1 denotes an oscillation frequency lowering circuit 11
, The reference numeral α2 indicates the case where the oscillation frequency lowering circuit 11 is provided, and the oscillation frequency lowering circuit 11 is operated when the output current is 0.5 A.
【0037】このようにして、発振回路13および発振
周波数低下回路11は、定常負荷状態よりも軽負荷状態
でスイッチング素子Q1へのゲートパルスの発振周波数
を低下するので、該スイッチング素子Q1のスイッチン
グ周波数に比例して増大するコンバータ15の損失を低
減し、低消費電力化を図ることができる。また、このよ
うな低消費電力化を、単一のコンバータ15で実現する
ことができ、低コスト化および省スペース化を図ること
ができる。さらにまた、前記図2で示すように、スイッ
チング素子Q1と発振周波数低下回路11および発振回
路13などのスイッチング素子Q1の制御用の回路とを
コンバータ15として、1パッケージで封止して構成す
るので、さらに省スペース化を図ることができる。As described above, the oscillation circuit 13 and the oscillation frequency lowering circuit 11 lower the oscillation frequency of the gate pulse to the switching element Q1 in a lighter load state than in a steady load state. , The loss of the converter 15 which increases in proportion to the power consumption can be reduced, and low power consumption can be achieved. In addition, such low power consumption can be realized by a single converter 15, and cost reduction and space saving can be achieved. Furthermore, as shown in FIG. 2, the switching element Q1 and a circuit for controlling the switching element Q1 such as the oscillation frequency lowering circuit 11 and the oscillation circuit 13 are sealed as a converter 15 in a single package. Further, space saving can be achieved.
【0038】本発明の実施例の他の形態について、図6
に基づいて説明すれば以下のとおりである。FIG. 6 shows another embodiment of the present invention.
It is as follows if it explains based on.
【0039】図6は、本発明の実施例の他の形態の発振
周波数低下回路41と、それに関連する発振回路13の
具体的構成を示す電気回路図である。この発振周波数低
下回路41では、前記フィードバック電圧は、差動増幅
器42の反転入力端子に入力される。差動増幅器42の
出力は、抵抗R14,R15を介して正帰還されるとと
もに、抵抗R16,R17をそれぞれ介して前記トラン
ジスタQ15,Q16のベースに入力される。トランジ
スタQ15のエミッタは、抵抗R18を介して前記コン
デンサC11へ充電電流を供給する。トランジスタQ1
6のエミッタは、抵抗R19を介して前記トランジスタ
Q13のコレクタへ電流を供給する。FIG. 6 is an electric circuit diagram showing a specific configuration of the oscillation frequency lowering circuit 41 according to another embodiment of the present invention and the oscillation circuit 13 related thereto. In the oscillation frequency lowering circuit 41, the feedback voltage is input to the inverting input terminal of the differential amplifier 42. The output of the differential amplifier 42 is positively fed back through resistors R14 and R15, and is input to the bases of the transistors Q15 and Q16 via resistors R16 and R17, respectively. The emitter of the transistor Q15 supplies a charging current to the capacitor C11 via the resistor R18. Transistor Q1
The emitter of 6 supplies a current to the collector of the transistor Q13 via the resistor R19.
【0040】したがって、軽負荷状態となって前記出力
電圧が上昇し、フィードバック電圧が低下する程、差動
増幅器42の出力電圧が低下し、トランジスタQ15,
Q16に流れる電流I1a,2I1aがそれぞれ減少す
る。こうして、負荷状態に対応して、連続してリニアに
発振周波数を低下することができる。Therefore, as the output voltage increases and the feedback voltage decreases under a light load condition, the output voltage of the differential amplifier 42 decreases, and the transistor Q15,
The currents I1a and 2I1a flowing through Q16 decrease. Thus, the oscillation frequency can be continuously and linearly reduced according to the load state.
【0041】したがって、前述の発振周波数低下回路1
1では、小型化が可能であるのに対して、この発振周波
数低下回路41では、負荷状態に対応して、きめ細かく
発振周波数を変化することができる。Therefore, the aforementioned oscillation frequency lowering circuit 1
In No. 1, the downsizing is possible, whereas in the oscillation frequency lowering circuit 41, the oscillation frequency can be finely changed according to the load state.
【0042】このように、上記の構成によれば、定常負
荷から軽負荷まで、負荷状態に対応してスイッチング周
波数が連続して変化されるので、負荷状態に対応したき
め細かなスイッチング周波数の制御を行うことができ、
スイッチング周波数の増加に伴って増加する損失を最小
限に抑えることができる。 As described above, according to the above configuration, the steady negative
Switching cycle from load to light load according to load condition
Since the wave number changes continuously,
Fine switching frequency control can be performed,
Minimizes losses that increase with increasing switching frequency
Can be minimized.
【0043】[0043]
【発明の効果】請求項1の発明に係るスイッチング電源
回路は、以上のように、DC−DCコンバータなどとし
て用いられるスイッチング電源回路において、発振回路
からの発振信号の周期で、前記負荷状態検出手段からの
負荷状態に対応したフィードバック電圧と第1の基準電
圧とのうち、いずれか低い方の電圧に対応したパルス幅
のパルスで、前記スイッチング素子を制御するパルス幅
変調比較器と、前記負荷状態が軽負荷状態であることを
検出する第2の基準電圧と前記フィードバック電圧とを
比較し、当該フィードバック電圧が第2の基準電圧より
も小さいときには、大きいときに比べて前記発振回路の
発振周波数を低下させる発振周波数低下手段とを含み、
軽負荷となって、前記フィードバック電圧が低下し、前
記第1の基 準電圧未満となると、前記パルス幅変調比較
器が、前記パルス幅を前記フィードバック電圧に対応し
た短い値にすることで、定電圧動作する。 Switching power supply circuit according to the invention of claim 1 according to the present invention, as described above, in the switching power supply circuit used as such a DC-DC converter, the oscillation circuit
At the cycle of the oscillation signal from the load state detecting means.
The feedback voltage corresponding to the load state and the first reference voltage
And the pulse width corresponding to the lower of the two voltages
Pulse width for controlling the switching element with a pulse of
A modulation comparator, wherein the load state is a light load state;
A second reference voltage to be detected and the feedback voltage
The feedback voltage is higher than the second reference voltage.
Is smaller than when the oscillation circuit is large.
Oscillation frequency lowering means for lowering the oscillation frequency,
As the load becomes light, the feedback voltage decreases,
If less than the serial first base reference voltage, the pulse width modulation comparator
The pulse width corresponds to the feedback voltage.
The constant voltage operation is performed by setting the short value.
【0044】それゆえ、損失の大きな要因であるスイッ
チング素子やその制御回路での損失を、軽負荷時には該
スイッチング素子のスイッチング周波数を低下すること
によって低減するので、単一のコンバータ回路で、定常
負荷から軽負荷まで対応することができ、低消費電力化
を、低コストな回路構成で、かつ省スペースに実現する
ことができる。また、定常負荷と軽負荷との2つの負荷
状態に対応して、スイッチング周波数を切換えるだけで
あるので、簡便な回路構成で実現することができる。Therefore, the loss in the switching element and its control circuit, which is a major factor of the loss, is reduced by lowering the switching frequency of the switching element at light load, so that a single converter circuit can reduce the steady load. To light loads, and low power consumption can be realized with a low-cost circuit configuration and in a small space . Further, since the switching frequency is merely switched in accordance with the two load states of the steady load and the light load, it can be realized with a simple circuit configuration.
【0045】また請求項2の発明に係るスイッチング電
源回路は、以上のように、前記スイッチング素子がパワ
ーMOSFETから成り、該スイッチング素子と発振回
路と発振周波数低下手段とを1パッケージで封止する。In the switching power supply circuit according to the second aspect of the present invention, as described above, the switching element comprises a power MOSFET, and the switching element and the oscillation circuit are connected.
The circuit and the oscillation frequency lowering means are sealed in one package.
【0046】それゆえ、さらに実装面積を小さくするこ
とができる。Therefore, the mounting area can be further reduced.
【図1】本発明の実施の一形態を示すスイッチング電源
回路の電気的構成を示すブロック図である。FIG. 1 is a block diagram illustrating an electrical configuration of a switching power supply circuit according to an embodiment of the present invention.
【図2】前記スイッチング電源回路におけるスイッチン
グ素子と発振周波数低下回路および発振回路などの前記
スイッチング素子の制御回路とを1パッケージで封止し
て構成されるコンバータの構成を示す図である。FIG. 2 is a diagram showing a configuration of a converter in which a switching element in the switching power supply circuit and a control circuit of the switching element such as an oscillation frequency lowering circuit and an oscillation circuit are sealed in one package.
【図3】図1で示すスイッチング電源回路に用いられる
発振回路および発振周波数低下回路の具体的構成を示す
電気回路図である。FIG. 3 is an electric circuit diagram showing a specific configuration of an oscillation circuit and an oscillation frequency lowering circuit used in the switching power supply circuit shown in FIG.
【図4】前記発振周波数低下回路による発振回路の発振
周波数低下動作を説明するための波形図である。FIG. 4 is a waveform chart for explaining an oscillation frequency lowering operation of the oscillation circuit by the oscillation frequency lowering circuit.
【図5】本発明の効果を説明するための出力電流(負荷
状態)の変化に対する消費電力の変化を示す本件発明者
の実験結果のグラフである。FIG. 5 is a graph of experimental results of the present inventor showing a change in power consumption with respect to a change in output current (load state) for explaining the effect of the present invention.
【図6】本発明の実施の他の形態の発振周波数低下回路
とそれに関連する発振回路の具体的構成を示す電気回路
図である。FIG. 6 is an electric circuit diagram showing a specific configuration of an oscillation frequency lowering circuit according to another embodiment of the present invention and an oscillation circuit related thereto.
【図7】典型的な従来技術のスイッチング電源回路の電
気的構成を示すブロック図である。FIG. 7 is a block diagram showing an electrical configuration of a typical conventional switching power supply circuit.
1 スイッチング電源回路 2 整流回路 5 パルストランス 6 制御回路 11 発振周波数低下回路(発振周波数低下手段) 12 PWM比較器(パルス幅変調比較器) 13 発振回路 20 負荷状態検出回路(負荷状態検出手段) 32 比較器 34 比較器 35 比較器 41 発振周波数低下回路 C1 平滑コンデンサ C2 平滑コンデンサ C11 コンデンサ Q1 スイッチング素子1 the switching power supply circuit 2 rectifying circuit 5 pulse transformer 6 control circuit 11 an oscillation frequency lowering circuit (oscillation frequency lowering means) 12 PWM comparator (PWM comparator) 13 oscillation circuit 20 load state detection circuit (load state detection means) 32 comparator 34 comparator 35 comparator 41 oscillation frequency lowering circuit C1 smoothing capacitor C2 smoothing capacitor C11 capacitor Q1 switching element
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H02M 3/28 H03K 17/78 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H02M 3/28 H03K 17/78
Claims (2)
イッチングし、所望とする電圧の2次電流を得るように
したスイッチング電源回路において、 スイッチング電源回路の出力端子の負荷状態を検出する
負荷状態検出手段と、発振回路と、 前記発振回路からの発振信号の周期で、前記負荷状態検
出手段からの負荷状態に対応したフィードバック電圧と
第1の基準電圧とのうち、いずれか低い方の電圧に対応
したパルス幅のパルスで、前記スイッチング素子を制御
するパルス幅変調比較器と、 前記負荷状態が軽負荷状態であることを検出する第2の
基準電圧と前記フィードバック電圧とを比較し、当該フ
ィードバック電圧が第2の基準電圧よりも小さいときに
は、大きいときに比べて前記発振回路の発振周波数を低
下させる発振周波数低下手段とを含み、 軽負荷となって、前記フィードバック電圧が低下し、前
記第1の基準電圧未満となると、前記パルス幅変調比較
器が、前記パルス幅を前記フィードバック電圧に対応し
た短い値にすることで、定電圧動作するスイッチング電
源回路。 In a switching power supply circuit in which a primary current of a transformer is switched by a switching element to obtain a secondary current of a desired voltage, a load state for detecting a load state of an output terminal of the switching power supply circuit. Detection means, an oscillation circuit, and the load state detection based on a cycle of an oscillation signal from the oscillation circuit.
Feedback voltage corresponding to the load condition from the output means
Corresponds to the lower of the first reference voltage
The switching element is controlled by the pulse of the specified pulse width
A pulse width modulation comparator for detecting that the load condition is a light load condition.
The reference voltage is compared with the feedback voltage, and the
When the feedback voltage is smaller than the second reference voltage
Lowers the oscillation frequency of the oscillation circuit compared to when
Oscillation frequency lowering means for lowering the feedback voltage,
When the voltage becomes lower than the first reference voltage, the pulse width modulation comparison is performed.
The pulse width corresponds to the feedback voltage.
Switching value that operates at a constant voltage.
Source circuit.
ETから成り、該スイッチング素子と発振回路と発振周
波数低下手段とは1パッケージで封止されることを特徴
とする請求項1に記載のスイッチング電源回路。 2. The power supply device according to claim 1, wherein the switching element is a power MOSF.
The switching element, the oscillation circuit, and the oscillation circuit.
Wave number lowering means is sealed in one package
The switching power supply circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07256566A JP3142755B2 (en) | 1995-10-03 | 1995-10-03 | Switching power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07256566A JP3142755B2 (en) | 1995-10-03 | 1995-10-03 | Switching power supply circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0998571A JPH0998571A (en) | 1997-04-08 |
| JP3142755B2 true JP3142755B2 (en) | 2001-03-07 |
Family
ID=17294426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07256566A Expired - Fee Related JP3142755B2 (en) | 1995-10-03 | 1995-10-03 | Switching power supply circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142755B2 (en) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3506913B2 (en) * | 1997-09-22 | 2004-03-15 | セイコーインスツルメンツ株式会社 | Switching regulator |
| KR100344532B1 (en) | 2000-07-31 | 2002-07-24 | 삼성전자 주식회사 | A power-saving circuit in a AC/DC adapter used a mobile computer |
| JP4952936B2 (en) | 2007-10-23 | 2012-06-13 | サンケン電気株式会社 | Switching type DCDC converter |
| JP5785710B2 (en) | 2010-12-14 | 2015-09-30 | ローム株式会社 | DC / DC converter, power supply device using the same, and electronic device |
| JP2012161117A (en) | 2011-01-28 | 2012-08-23 | Rohm Co Ltd | Dc/dc converter, and power supply device and electronic apparatus using the same |
| JP5887081B2 (en) | 2011-07-26 | 2016-03-16 | ローム株式会社 | AC / DC converter, AC power adapter using the same, and electronic device |
| JP6122257B2 (en) | 2012-07-04 | 2017-04-26 | ローム株式会社 | DC / DC converter and control circuit thereof, power supply using the same, power adapter, and electronic device |
| JP6039274B2 (en) | 2012-07-05 | 2016-12-07 | ローム株式会社 | DC / DC converter and control circuit thereof, power supply using the same, power adapter, and electronic device |
| JP5986839B2 (en) | 2012-07-27 | 2016-09-06 | ローム株式会社 | DC / DC converter and control circuit thereof, power supply using the same, power adapter, and electronic device |
| JP6043132B2 (en) | 2012-09-11 | 2016-12-14 | ローム株式会社 | DC / DC converter, control circuit thereof, control method, power supply device using the same, power supply adapter, and electronic device |
-
1995
- 1995-10-03 JP JP07256566A patent/JP3142755B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0998571A (en) | 1997-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6269012B1 (en) | Energy efficient power supply with light-load detection | |
| CN1753290B (en) | Power Factor Correction Circuit | |
| US7492615B2 (en) | Switching power supply | |
| US5408402A (en) | Clock-controlled frequency converter having current limitation | |
| US20020067629A1 (en) | Dc-to-dc converter | |
| US20090058387A1 (en) | Maintaining a constant output voltage by sampling and holding a voltage across an auxiliary winding | |
| CN110932553B (en) | Power supply control apparatus | |
| JP2003333843A (en) | Switching power supply | |
| JP3142755B2 (en) | Switching power supply circuit | |
| CN1703825A (en) | Capacitively coupled power supply | |
| US10720847B2 (en) | Semiconductor device for switching power supply and AC-DC convertor | |
| JP3425403B2 (en) | Semiconductor device and switching power supply device using this semiconductor device | |
| JP3097886B2 (en) | Step-up chopper type switching power supply | |
| JP2000245150A (en) | Switching power supply circuit and device for switching power supply | |
| JPH04217869A (en) | Power supply | |
| JP3434788B2 (en) | Semiconductor device for switching power supply | |
| US6016259A (en) | Power supply circuit | |
| JP3041842B2 (en) | Resonant switching power supply | |
| US5625538A (en) | High power factor power-supply system | |
| JP2002300777A (en) | Switching power supply device | |
| JP4283977B2 (en) | Switching power supply device and semiconductor device for switching power supply | |
| JP3033085B2 (en) | Step-down DC-DC converter | |
| JP3387271B2 (en) | Switching power supply control circuit | |
| JP3490049B2 (en) | Switching power supply | |
| JP3107193B2 (en) | DC-DC converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081222 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |