JP3143765B2 - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
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- H03M1/144—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in a single stage, i.e. recirculation type
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Description
【０００１】
【産業上の利用分野】本発明は、ディザー法を採用して
変換確度を向上させたアナログ・ディジタル変換器に関
し、更に詳細には、多重アナログ・ディジタル変換器に
ディザー法を適用することに関する。
変換確度を向上させたアナログ・ディジタル変換器に関
し、更に詳細には、多重アナログ・ディジタル変換器に
ディザー法を適用することに関する。
【０００２】
【従来の技術】サンプリングの速さを一層大きくするの
に複数のアナログ・ディジタル変換器を多重化すること
はよく知られている。アナログ・ディジタル変換器(AD
C)のサンプリング速度を現在の技術を用いて単独のADC
で達成し得るより幾分大きくしたいことが屡々ある。二
つ以上のADCを使用し、それらのサンプリング時間を交
互にすることにより、複合サンプリング速度を増すこと
が可能である。たとえば、単独ADCの最大サンプリング
速度を500メガヘルツとすることができ、アナログ信号
を１ギガヘルツでサンプルしたい。その最大速度500メ
ガヘルツで動作する二つのADCを多重化して１ギガヘル
ツという有効サンプリング速度を達成することができ
る。二つのADCを単に並列に設置し、アナログ信号を交
互にサンプルする。各ADCはそのADCでサンプルされた時
間におけるアナログ信号の値を反映するディジタルデー
タの出力流れを発生する。二つの出力流れを混合して、
１ギガヘルツで動作する単独ADCの出力流れと同等の単
独出力流れを形成する。有効サンプリング速度は別のAD
Cを多重化することにより更に大きくすることができ
る。ADCをこの仕方で多重にすることにより最大有効サ
ンプル速度は、多重化されたADCの数に単独ADCの最大サ
ンプル速度を乗じたものになる。
に複数のアナログ・ディジタル変換器を多重化すること
はよく知られている。アナログ・ディジタル変換器(AD
C)のサンプリング速度を現在の技術を用いて単独のADC
で達成し得るより幾分大きくしたいことが屡々ある。二
つ以上のADCを使用し、それらのサンプリング時間を交
互にすることにより、複合サンプリング速度を増すこと
が可能である。たとえば、単独ADCの最大サンプリング
速度を500メガヘルツとすることができ、アナログ信号
を１ギガヘルツでサンプルしたい。その最大速度500メ
ガヘルツで動作する二つのADCを多重化して１ギガヘル
ツという有効サンプリング速度を達成することができ
る。二つのADCを単に並列に設置し、アナログ信号を交
互にサンプルする。各ADCはそのADCでサンプルされた時
間におけるアナログ信号の値を反映するディジタルデー
タの出力流れを発生する。二つの出力流れを混合して、
１ギガヘルツで動作する単独ADCの出力流れと同等の単
独出力流れを形成する。有効サンプリング速度は別のAD
Cを多重化することにより更に大きくすることができ
る。ADCをこの仕方で多重にすることにより最大有効サ
ンプル速度は、多重化されたADCの数に単独ADCの最大サ
ンプル速度を乗じたものになる。
【０００３】多重化ADC法で提示される一つの大きな問
題はアパーチャスキューとして知られている。アパーチ
ャスキューは付加ADCのサンプル時刻が第１のADCのサン
プル時刻間に正確に正しい時間間隔で生じないとき発生
する。二つのADCを多重にした場合には、第２のADCのサ
ンプル時刻は第１のADCのサンプル時刻の間の正確に中
間で発生すべきである。四つのADCの場合には、サンプ
ルは第１のADCのサンプルの間の時間間隔の四分の一の
境界で発生するように時間調節されるべきである。アパ
ーチャスキューの問題に対する普通の解法は、有効サン
プリング速度いっぱいの速度で入力アナログ信号をサン
プルするマスターサンプルホールド回路を設けることで
ある。その結果、マスターサンプルホールド回路が正確
な時間間隔でサンプルする限り、各多重化ADCは、マス
ターサンプルホールドが次のサンプルを必要とするまで
の間にその信号サンプルを受取るだけでよい。
題はアパーチャスキューとして知られている。アパーチ
ャスキューは付加ADCのサンプル時刻が第１のADCのサン
プル時刻間に正確に正しい時間間隔で生じないとき発生
する。二つのADCを多重にした場合には、第２のADCのサ
ンプル時刻は第１のADCのサンプル時刻の間の正確に中
間で発生すべきである。四つのADCの場合には、サンプ
ルは第１のADCのサンプルの間の時間間隔の四分の一の
境界で発生するように時間調節されるべきである。アパ
ーチャスキューの問題に対する普通の解法は、有効サン
プリング速度いっぱいの速度で入力アナログ信号をサン
プルするマスターサンプルホールド回路を設けることで
ある。その結果、マスターサンプルホールド回路が正確
な時間間隔でサンプルする限り、各多重化ADCは、マス
ターサンプルホールドが次のサンプルを必要とするまで
の間にその信号サンプルを受取るだけでよい。
【０００４】
【発明の目的】本発明は変換確度の改善されたアナログ
・ディジタル変換器を提供することを目的とする。
・ディジタル変換器を提供することを目的とする。
【０００５】
【発明の概要】本発明では、ディザー法を使用すること
により多重化ADCに対して多数の大きな性能改善を可能
としている。ディザー法を使用することは当業者には周
知である。たとえば、米国特許第4,550,309号は、変換
器のディジタル分解能をランダムディザー信号をプロセ
スに導入することにより向上させている残余(residue)
ディジタル・アナログ変換器を開示している。しかし、
本発明では、ディザー法を使用してアナログ・ディジタ
ル変換プロセスでの利得誤差および多重化ADC回路での
微分利得誤差を検出し、補正している。
により多重化ADCに対して多数の大きな性能改善を可能
としている。ディザー法を使用することは当業者には周
知である。たとえば、米国特許第4,550,309号は、変換
器のディジタル分解能をランダムディザー信号をプロセ
スに導入することにより向上させている残余(residue)
ディジタル・アナログ変換器を開示している。しかし、
本発明では、ディザー法を使用してアナログ・ディジタ
ル変換プロセスでの利得誤差および多重化ADC回路での
微分利得誤差を検出し、補正している。
【０００６】ディザー法に関係するほとんどの用途で
は、ディザー信号は、疑似ランダムノイズ(PRN)発生器
で発生され、ディジタル・アナログ変換器(DAC)でアナ
ログに変換され、アナログ信号に付加されてからADCで
変換される。ディザー信号は次にADCの出力から差引か
れる。変換が行われている間に存在しているディザー信
号は多数の周知の長所を得るのに使用される。しかし、
ディザー信号は、ディザー信号が全部出力から除去され
なければ、別の誤差の原因となることもある。
は、ディザー信号は、疑似ランダムノイズ(PRN)発生器
で発生され、ディジタル・アナログ変換器(DAC)でアナ
ログに変換され、アナログ信号に付加されてからADCで
変換される。ディザー信号は次にADCの出力から差引か
れる。変換が行われている間に存在しているディザー信
号は多数の周知の長所を得るのに使用される。しかし、
ディザー信号は、ディザー信号が全部出力から除去され
なければ、別の誤差の原因となることもある。
【０００７】ディザー信号が発生してから出力からディ
ザー信号を差引くまでの間に、ディザー信号はDACまた
はADCにより増幅を受けることがある。ディザー信号が
増幅されていてディザー信号の最初の量だけが出力から
差引かれると、ディザー信号の幾らかの残余が出力に残
っている。これがADC回路内部の増幅すなわち利得によ
り生ずる誤差の一形態である。アナログ・ディジタル変
換では、アナログ信号も変換中に或る係数だけ増幅され
る。変換プロセスのこの増幅または利得は変換器の動作
状態の変化により変わる可能性がある。利得の変動（利
得不安定性）は、変換がアナログ信号の同じ値に対して
ディジタル出力の同じ値を一貫して発生しないため、誤
差を導入する。
ザー信号を差引くまでの間に、ディザー信号はDACまた
はADCにより増幅を受けることがある。ディザー信号が
増幅されていてディザー信号の最初の量だけが出力から
差引かれると、ディザー信号の幾らかの残余が出力に残
っている。これがADC回路内部の増幅すなわち利得によ
り生ずる誤差の一形態である。アナログ・ディジタル変
換では、アナログ信号も変換中に或る係数だけ増幅され
る。変換プロセスのこの増幅または利得は変換器の動作
状態の変化により変わる可能性がある。利得の変動（利
得不安定性）は、変換がアナログ信号の同じ値に対して
ディジタル出力の同じ値を一貫して発生しないため、誤
差を導入する。
【０００８】本発明はこれら利得誤差を、出力を元のデ
ィザー信号と相関させ、ディジタル出力信号に残ってい
るディザー信号の残存成分をすべて検出することによ
り、検出し補正している。ディザー信号の残余はすべて
変換による利得誤差を示している。更に詳細に述べれ
ば、ディザー信号はDACまたは一つ以上のADCにより変換
中に或る量だけ増幅されている。しかし、ディザー信号
の最初の量だけを再び差引いてディジタル出力信号を形
成する。それ故検出された相関の量はPRN発生器からDAC
およびADCを通るディザー信号の経路の利得１からの偏
りに相当している。この偏りを補正するのに、ディザー
信号の経路に沿って利得のフィードバック制御が行われ
ている。更に詳細に述べれば、経路にある回路素子の利
得を、経路に沿う利得が１になるまで相関に比例する量
だけ調節する。ADCまたはDACの利得はこの段階で調節す
ることができる。代わりに、アナログ増幅器またはディ
ジタル乗算器を経路に付加して利得を調節することがで
きる。利得１の状態が達成されると、ディジタル出力信
号にはディザー信号の残存残余が存在しないことにな
る。
ィザー信号と相関させ、ディジタル出力信号に残ってい
るディザー信号の残存成分をすべて検出することによ
り、検出し補正している。ディザー信号の残余はすべて
変換による利得誤差を示している。更に詳細に述べれ
ば、ディザー信号はDACまたは一つ以上のADCにより変換
中に或る量だけ増幅されている。しかし、ディザー信号
の最初の量だけを再び差引いてディジタル出力信号を形
成する。それ故検出された相関の量はPRN発生器からDAC
およびADCを通るディザー信号の経路の利得１からの偏
りに相当している。この偏りを補正するのに、ディザー
信号の経路に沿って利得のフィードバック制御が行われ
ている。更に詳細に述べれば、経路にある回路素子の利
得を、経路に沿う利得が１になるまで相関に比例する量
だけ調節する。ADCまたはDACの利得はこの段階で調節す
ることができる。代わりに、アナログ増幅器またはディ
ジタル乗算器を経路に付加して利得を調節することがで
きる。利得１の状態が達成されると、ディジタル出力信
号にはディザー信号の残存残余が存在しないことにな
る。
【０００９】フィードバック利得制御はADC変換の利得
安定性をDACのそれと等しくなるように効果的に制御
し、それによりADCの利得不安定性を減らすことにも使
用することができる。ADCの利得を相関の量に従って制
御すれば、DACと同じ利得安定性が得られる。同じ効果
は、代わりに、ADCに直列に接続したアナログ増幅器ま
たはディジタル乗算器を制御するときに得られる。この
方法による利得誤差補正はアナログ信号のディジタルへ
の変換が多重ADCにより行われるときにも可能である。
多重ADCを先に示したように並列に接続する。多重ADC変
換の利得を制御するには、アナログ増幅器またはディジ
タル乗算器を多重ADCと直列に接続する。アナログ増幅
器またはディジタル乗算器の利得を、上述のようなディ
ザー信号を用いてディジタル出力の相関に従って制御
し、多重ADC変換に対する全体としての利得安定性を得
る。
安定性をDACのそれと等しくなるように効果的に制御
し、それによりADCの利得不安定性を減らすことにも使
用することができる。ADCの利得を相関の量に従って制
御すれば、DACと同じ利得安定性が得られる。同じ効果
は、代わりに、ADCに直列に接続したアナログ増幅器ま
たはディジタル乗算器を制御するときに得られる。この
方法による利得誤差補正はアナログ信号のディジタルへ
の変換が多重ADCにより行われるときにも可能である。
多重ADCを先に示したように並列に接続する。多重ADC変
換の利得を制御するには、アナログ増幅器またはディジ
タル乗算器を多重ADCと直列に接続する。アナログ増幅
器またはディジタル乗算器の利得を、上述のようなディ
ザー信号を用いてディジタル出力の相関に従って制御
し、多重ADC変換に対する全体としての利得安定性を得
る。
【００１０】本発明は、多重ADCの微分利得誤差を検出
し、補正することをも含んでいる。先に説明したよう
に、多重ADCでは、アナログ信号は各ADCにより交互にサ
ンプルされる。別々のADCで発生されたディジタルサン
プルは一つの出力流れに混合される。別々のADCの利得
が相違しているときは、この出力流れには振幅誤差が入
っている。換言すれば、別々のADCはアナログ信号の同
じ値に対して異なるディジタル値を発生することがあ
る。
し、補正することをも含んでいる。先に説明したよう
に、多重ADCでは、アナログ信号は各ADCにより交互にサ
ンプルされる。別々のADCで発生されたディジタルサン
プルは一つの出力流れに混合される。別々のADCの利得
が相違しているときは、この出力流れには振幅誤差が入
っている。換言すれば、別々のADCはアナログ信号の同
じ値に対して異なるディジタル値を発生することがあ
る。
【００１１】本発明は、ディザー信号との相関に基づい
てフィードバック利得制御を行い、この微分利得誤差、
すなわち、異なる利得を備えているADCを多重化するこ
とにより生ずる振幅誤差を排除している。フィードバッ
ク利得制御は多重ADCの集合体の各付加ADCの利得を調節
し、集合体の中の最初のADCの利得に等しくする。この
仕方で、集合体の各ADCの利得が等しくなる。ADC間の利
得の差は、先づ、多重化ADCの集合体の付加ADCの一つの
出力流れに-1をディジタル的に乗ずることにより検出さ
れる。次に得られた流れを第１のADCの出力流れと混合
する。二つのADCの間に利得差が存在すれば、この混合
流れの中にディザー信号の残余が幾らか存在しているこ
とになる。したがって、混合流れを最初のディザー信号
と相関させることにより、利得差の量が測定される。付
加ADCの利得をこの利得差が完全に０になるまで調節す
る。ADCの利得を直接調節することができなければ、ア
ナログ増幅器またはディジタル乗算器をADCと直列に接
続することができる。直列組合わせの全体の利得を増幅
器または乗算器の利得を調節することにより調節するこ
とができる。多重組合わせの中の他のADCの利得も同じ
方法で第１のADCの利得に等しくなるよう調節される。
すべてのADCの利得が第１のADCの利得に等しくなれば、
微分利得誤差が排除される。
てフィードバック利得制御を行い、この微分利得誤差、
すなわち、異なる利得を備えているADCを多重化するこ
とにより生ずる振幅誤差を排除している。フィードバッ
ク利得制御は多重ADCの集合体の各付加ADCの利得を調節
し、集合体の中の最初のADCの利得に等しくする。この
仕方で、集合体の各ADCの利得が等しくなる。ADC間の利
得の差は、先づ、多重化ADCの集合体の付加ADCの一つの
出力流れに-1をディジタル的に乗ずることにより検出さ
れる。次に得られた流れを第１のADCの出力流れと混合
する。二つのADCの間に利得差が存在すれば、この混合
流れの中にディザー信号の残余が幾らか存在しているこ
とになる。したがって、混合流れを最初のディザー信号
と相関させることにより、利得差の量が測定される。付
加ADCの利得をこの利得差が完全に０になるまで調節す
る。ADCの利得を直接調節することができなければ、ア
ナログ増幅器またはディジタル乗算器をADCと直列に接
続することができる。直列組合わせの全体の利得を増幅
器または乗算器の利得を調節することにより調節するこ
とができる。多重組合わせの中の他のADCの利得も同じ
方法で第１のADCの利得に等しくなるよう調節される。
すべてのADCの利得が第１のADCの利得に等しくなれば、
微分利得誤差が排除される。
【００１２】本発明の別の実施例では、微分利得誤差が
別の仕方で補正されている。各付加多重ADCの利得を第
１のADCの利得に等しくするよう制御する代わりに、PRN
発生器から、DACおよびADCの一つを通る各ディザー信号
経路の利得を１に等しくなるよう制御する。これら各経
路のADC部分だけが相違している。各経路の利得が１で
あるように制御すれば、各経路のADC部分の利得が同じ
になるに相違ない。ADC間の利得の差はこのようにして
除去される。各ディザー経路の利得も１であるから、利
得誤差も補正されており、利得安定性が得られる。
別の仕方で補正されている。各付加多重ADCの利得を第
１のADCの利得に等しくするよう制御する代わりに、PRN
発生器から、DACおよびADCの一つを通る各ディザー信号
経路の利得を１に等しくなるよう制御する。これら各経
路のADC部分だけが相違している。各経路の利得が１で
あるように制御すれば、各経路のADC部分の利得が同じ
になるに相違ない。ADC間の利得の差はこのようにして
除去される。各ディザー経路の利得も１であるから、利
得誤差も補正されており、利得安定性が得られる。
【００１３】本発明の回路の別の長所は、この回路を予
測アナログ・ディジタル変換を行うよう容易に適応させ
ることができることである。予測はアナログ・ディジタ
ル変換において、ADCのダイナミックレンジを増大する
のに役立つ。本発明でのように、ADCにディザーを導入
して使用すれば導入されるディザーの量により実際にダ
イナミックレンジが減少する。大規模ディザーを使用す
ればかなり減少させることができる。予測変換機構で
は、次のサンプルの値を予測するのにディジタル信号処
理回路が設けられている。この予測値を変換前のアナロ
グ信号から差引き、変換後加えて戻す。したがって、AD
Cにより変換された値は単に、サンプルの実際の値とサ
ンプルの予測値との間のわずかな差である。それ故、予
測を用いればADCは変換しようとする値の実際の範囲よ
りはるかに小さい範囲で値を分解することができるだけ
でよい。予測の確度により、ADCは非常に狭い範囲で値
を分解するだけでよく、回路ははるかに細かい量子化レ
ベルまでの範囲内で値を分解することができるようにな
る。
測アナログ・ディジタル変換を行うよう容易に適応させ
ることができることである。予測はアナログ・ディジタ
ル変換において、ADCのダイナミックレンジを増大する
のに役立つ。本発明でのように、ADCにディザーを導入
して使用すれば導入されるディザーの量により実際にダ
イナミックレンジが減少する。大規模ディザーを使用す
ればかなり減少させることができる。予測変換機構で
は、次のサンプルの値を予測するのにディジタル信号処
理回路が設けられている。この予測値を変換前のアナロ
グ信号から差引き、変換後加えて戻す。したがって、AD
Cにより変換された値は単に、サンプルの実際の値とサ
ンプルの予測値との間のわずかな差である。それ故、予
測を用いればADCは変換しようとする値の実際の範囲よ
りはるかに小さい範囲で値を分解することができるだけ
でよい。予測の確度により、ADCは非常に狭い範囲で値
を分解するだけでよく、回路ははるかに細かい量子化レ
ベルまでの範囲内で値を分解することができるようにな
る。
【００１４】本発明では、ADC変換の前にディザー信号
を導入し、これをディジタル出力の流れから差引く同じ
回路を予測に使用することができる。ディザー信号を変
換する他に、DACはADCを次のサンプルの予想値に近い値
の狭い範囲にバイアスするのに使用することができる。
換言すれば、次のサンプルの予測値の負数をディザー信
号（ディジタルノイズワード）に加え、DACによりアナ
ログに変換する。同じ値をディザー信号を用いて出力か
ら減ずる。このディザー・予測混合信号を、ディザー信
号だけを用いて行ったようにADCの出力に対して相関さ
せ、振幅誤差および利得誤差を補正するのに使用するこ
とができる。本発明の前述のおよび他の特徴および長所
は、付図を参照して進める以下の詳細な説明から一層容
易に明らかになるであろう。
を導入し、これをディジタル出力の流れから差引く同じ
回路を予測に使用することができる。ディザー信号を変
換する他に、DACはADCを次のサンプルの予想値に近い値
の狭い範囲にバイアスするのに使用することができる。
換言すれば、次のサンプルの予測値の負数をディザー信
号（ディジタルノイズワード）に加え、DACによりアナ
ログに変換する。同じ値をディザー信号を用いて出力か
ら減ずる。このディザー・予測混合信号を、ディザー信
号だけを用いて行ったようにADCの出力に対して相関さ
せ、振幅誤差および利得誤差を補正するのに使用するこ
とができる。本発明の前述のおよび他の特徴および長所
は、付図を参照して進める以下の詳細な説明から一層容
易に明らかになるであろう。
【００１５】
【実施例】図１を参照すると、本発明によるアナログ・
ディジタル変換器10が入力12でアナログ信号を受けてい
る。サンプルホールドブロック14はアナログ信号のサン
プルを獲得し、獲得したサンプルをその出力として提示
する。サンプルホールドブロック14の出力は、後続サン
プルが獲得されるまでそのままになっている。ディザー
信号は疑似ランダムノイズ発生器(PRN)16により発生さ
れる。PRN16はディジタルランダムノイズワードの流れ
を出力する。ディジタルランダムノイズワードはディジ
タル・アナログ変換器(DAC)18によりアナログディザー
信号に変換される。アナログ加算ブロック20はアナログ
形のディザー信号をアナログ信号の各サンプルに加え
る。
ディジタル変換器10が入力12でアナログ信号を受けてい
る。サンプルホールドブロック14はアナログ信号のサン
プルを獲得し、獲得したサンプルをその出力として提示
する。サンプルホールドブロック14の出力は、後続サン
プルが獲得されるまでそのままになっている。ディザー
信号は疑似ランダムノイズ発生器(PRN)16により発生さ
れる。PRN16はディジタルランダムノイズワードの流れ
を出力する。ディジタルランダムノイズワードはディジ
タル・アナログ変換器(DAC)18によりアナログディザー
信号に変換される。アナログ加算ブロック20はアナログ
形のディザー信号をアナログ信号の各サンプルに加え
る。
【００１６】アナログおよびディザーの混合信号の変換
はアナログ・ディジタル変換器(ADC)22により行われ
る。変換の結果、ディジタル化サンプルの流れがADCの
出力に発生する。ディジタル加算器26がADC22の出力に
接続されている。加算器はPRN16で発生されたディジタ
ルランダムノイズワードをディジタルサンプルの流れか
ら差引くよう動作する。このようにして、最初のディザ
ー信号に等しい量がディジタル流れから差引かれる。PR
N16からDAC18およびADC22を通る信号経路の全体として
の利得が１であれば、ディザー信号全体がこの減算によ
りディジタル流れから除去される。全体の利得が１でな
ければ、ディザー信号の残余がディジタル流れの中に残
ることになる。ディジタル流れは、減算の後、回路の出
力として出力28に供給される。ディジタル流れに残って
いるディザー信号の残余を検出し、これによりディザー
信号経路の利得が１でないことを検出するために、乗算
器30およびアキュムレータ32から成る相関回路が設けら
れている。乗算器30はディジタル流れをディジタルラン
ダムノイズワードに対して相関させる。ディジタル流れ
に残っているディザー信号の残余はすべて相関される。
相関はすべてアキュムレータ32に蓄積される。
はアナログ・ディジタル変換器(ADC)22により行われ
る。変換の結果、ディジタル化サンプルの流れがADCの
出力に発生する。ディジタル加算器26がADC22の出力に
接続されている。加算器はPRN16で発生されたディジタ
ルランダムノイズワードをディジタルサンプルの流れか
ら差引くよう動作する。このようにして、最初のディザ
ー信号に等しい量がディジタル流れから差引かれる。PR
N16からDAC18およびADC22を通る信号経路の全体として
の利得が１であれば、ディザー信号全体がこの減算によ
りディジタル流れから除去される。全体の利得が１でな
ければ、ディザー信号の残余がディジタル流れの中に残
ることになる。ディジタル流れは、減算の後、回路の出
力として出力28に供給される。ディジタル流れに残って
いるディザー信号の残余を検出し、これによりディザー
信号経路の利得が１でないことを検出するために、乗算
器30およびアキュムレータ32から成る相関回路が設けら
れている。乗算器30はディジタル流れをディジタルラン
ダムノイズワードに対して相関させる。ディジタル流れ
に残っているディザー信号の残余はすべて相関される。
相関はすべてアキュムレータ32に蓄積される。
【００１７】出力にディザー信号の残余が存在している
ことから生ずる利得誤差を減らすためには、DAC18およ
びADC22を通るディザー信号の全体としての利得が正確
に1.0であることが望ましい。変換の全体としての利得
は Goverall＝Gdac ＊ Gadc (1) である。全体利得を1.0にするには、DAC18の利得を、 Gdac＝1.0／Gadc (2) に等しく調節することができる。それ故、ディザー信号
の非１利得はDAC18の利得を調節することにより補償す
ることができる。DAC18の利得を調節することにより、D
AC18およびADC22を通るディザー信号の利得を１になる
ように制御することができる。DACの利得はアキュムレ
ータ32の出力をDACの利得制御入力に接続することによ
り適切に調節される。DAC18の利得はこれによりアキュ
ムレータ32に蓄積されている相関の量だけ調節される。
DACのこのフィードバック利得制御によりディザー信号
がディジタル出力流れから確実に完全に差引かれる。し
たがって、ディジタル出力流れに残っているディザー信
号の残余から生ずる誤差が排除されることになる。
ことから生ずる利得誤差を減らすためには、DAC18およ
びADC22を通るディザー信号の全体としての利得が正確
に1.0であることが望ましい。変換の全体としての利得
は Goverall＝Gdac ＊ Gadc (1) である。全体利得を1.0にするには、DAC18の利得を、 Gdac＝1.0／Gadc (2) に等しく調節することができる。それ故、ディザー信号
の非１利得はDAC18の利得を調節することにより補償す
ることができる。DAC18の利得を調節することにより、D
AC18およびADC22を通るディザー信号の利得を１になる
ように制御することができる。DACの利得はアキュムレ
ータ32の出力をDACの利得制御入力に接続することによ
り適切に調節される。DAC18の利得はこれによりアキュ
ムレータ32に蓄積されている相関の量だけ調節される。
DACのこのフィードバック利得制御によりディザー信号
がディジタル出力流れから確実に完全に差引かれる。し
たがって、ディジタル出力流れに残っているディザー信
号の残余から生ずる誤差が排除されることになる。
【００１８】上の回路のハードウェアは多数の方法で有
効な動作を犠牲にすることなく簡略にすることができ
る。第１に、乗算器30およびアキュムレータ32との相関
はディジタル流れの各サンプルについて行う必要はな
い。代わりに相関は、ディザー信号利得の有効なフィー
ドバック制御をなおも行いながら、２サンプルおきのよ
うな、サンプルの一部だけについて行うことができる。
この方法で、乗算器30およびアキュムレータ32を変換回
路の速度よりかなり小さい速度で動作させることができ
る。
効な動作を犠牲にすることなく簡略にすることができ
る。第１に、乗算器30およびアキュムレータ32との相関
はディジタル流れの各サンプルについて行う必要はな
い。代わりに相関は、ディザー信号利得の有効なフィー
ドバック制御をなおも行いながら、２サンプルおきのよ
うな、サンプルの一部だけについて行うことができる。
この方法で、乗算器30およびアキュムレータ32を変換回
路の速度よりかなり小さい速度で動作させることができ
る。
【００１９】第２の簡略化はディザー信号（ディジタル
ランダムノイズワード）の最上位ビットだけをディジタ
ル出力流れに対して相関させることにより相関回路に対
して行うことができる。これを行う場合には、ディザー
信号の他のビットが最上位ビットのディジタル出力流れ
との相関を邪魔しないように注意しなければならない。
しかし、乗算器30およびアキュムレータ32を大幅に簡略
化しながらディザー信号の最上位ビットそのものを使用
して有効な相関を行うことはやはり可能である。
ランダムノイズワード）の最上位ビットだけをディジタ
ル出力流れに対して相関させることにより相関回路に対
して行うことができる。これを行う場合には、ディザー
信号の他のビットが最上位ビットのディジタル出力流れ
との相関を邪魔しないように注意しなければならない。
しかし、乗算器30およびアキュムレータ32を大幅に簡略
化しながらディザー信号の最上位ビットそのものを使用
して有効な相関を行うことはやはり可能である。
【００２０】図１のADC回路では、出力中にディザー信
号の残余が存在することから生ずる利得誤差だけが補正
される。DAC18の利得はADC22を通るアナログ信号変換経
路にある素子の利得を調節する代わりに調節されるもの
であるから、アナログ信号変換経路には別の利得安定性
が付加されることはない。図２は別の利得安定性をも発
生することができるADC回路36を示している。ADC回路36
は図１のADC回路10の回路素子すべてを備えている。た
だし、図２のADC回路36では、ディザー信号を乗算器30
およびアキュムレータ32のディジタル出力流れと相関さ
せることにより生ずる利得制御信号は利得ブロック38を
駆動する。図解した第２の実施例の利得ブロック38はデ
ィジタル乗算器である。代わりに、利得ブロックを信号
経路中ADC22の前に設置することが可能である。その場
合、アナログ増幅器が利得ブロックとして使用される。
しかし、この用途でアナログ増幅器を使用するにはディ
ジタルフィードバック利得制御信号を変換する別のDAC
を付加する必要もある。
号の残余が存在することから生ずる利得誤差だけが補正
される。DAC18の利得はADC22を通るアナログ信号変換経
路にある素子の利得を調節する代わりに調節されるもの
であるから、アナログ信号変換経路には別の利得安定性
が付加されることはない。図２は別の利得安定性をも発
生することができるADC回路36を示している。ADC回路36
は図１のADC回路10の回路素子すべてを備えている。た
だし、図２のADC回路36では、ディザー信号を乗算器30
およびアキュムレータ32のディジタル出力流れと相関さ
せることにより生ずる利得制御信号は利得ブロック38を
駆動する。図解した第２の実施例の利得ブロック38はデ
ィジタル乗算器である。代わりに、利得ブロックを信号
経路中ADC22の前に設置することが可能である。その場
合、アナログ増幅器が利得ブロックとして使用される。
しかし、この用途でアナログ増幅器を使用するにはディ
ジタルフィードバック利得制御信号を変換する別のDAC
を付加する必要もある。
【００２１】ADC回路10のDAC18のフィードバック利得制
御と同様に、利得ブロック38のフィードバック利得制御
によりディザー信号経路の全体利得が１に調節される。
利得ブロック38を含むディザー信号経路の全体利得は Goverall＝Gdac ＊ Gadc ＊ Gblock (3) である。ディザー信号経路の全体利得はブロック38の利
得を次のように調節することにより1.0にすることがで
きる。 Gblock＝1.0／(Gadc ＊ Gdac) (4) DACの利得が比較的安定であるときは、入力12と出力28
との間のアナログ信号変換経路に沿うアナログ信号の利
得はブロック38のフィードバック利得制御により安定に
なる。アナログ信号変換経路の利得は Gpath＝Gadc ＊ Gblock (5) である。ブロック38の利得は、ディザー信号経路の利得
が１になるように制御されているときは、式(4)で与え
られ、したがって代入すると、 Gpath＝1.0／Gdac (6) したがって、アナログ信号変換経路の利得はDACの利得
と結びついており、DACの利得が安定でブロック38の利
得がディザー信号経路の利得が１になるように制御され
ているときは比較的一定に保たれることになる。ADCの
利得を直接調節することが可能な場合には、フィードバ
ック安定性およびディザー信号経路利得１という長所は
ブロック38の利得を調節する代わりにADC22の利得を調
節することによっても得ることができる。したがって、
ADC回路36は、フィードバック利得制御信号がADC22の利
得制御入力を駆動すれば、利得ブロック38が無くても実
現することができる。
御と同様に、利得ブロック38のフィードバック利得制御
によりディザー信号経路の全体利得が１に調節される。
利得ブロック38を含むディザー信号経路の全体利得は Goverall＝Gdac ＊ Gadc ＊ Gblock (3) である。ディザー信号経路の全体利得はブロック38の利
得を次のように調節することにより1.0にすることがで
きる。 Gblock＝1.0／(Gadc ＊ Gdac) (4) DACの利得が比較的安定であるときは、入力12と出力28
との間のアナログ信号変換経路に沿うアナログ信号の利
得はブロック38のフィードバック利得制御により安定に
なる。アナログ信号変換経路の利得は Gpath＝Gadc ＊ Gblock (5) である。ブロック38の利得は、ディザー信号経路の利得
が１になるように制御されているときは、式(4)で与え
られ、したがって代入すると、 Gpath＝1.0／Gdac (6) したがって、アナログ信号変換経路の利得はDACの利得
と結びついており、DACの利得が安定でブロック38の利
得がディザー信号経路の利得が１になるように制御され
ているときは比較的一定に保たれることになる。ADCの
利得を直接調節することが可能な場合には、フィードバ
ック安定性およびディザー信号経路利得１という長所は
ブロック38の利得を調節する代わりにADC22の利得を調
節することによっても得ることができる。したがって、
ADC回路36は、フィードバック利得制御信号がADC22の利
得制御入力を駆動すれば、利得ブロック38が無くても実
現することができる。
【００２２】図３は本発明の第３の実施例を示してお
り、ここではディザーは多重ADCの振幅誤差を補正する
のにも使用されている。ディザー式多重化2ADC回路40は
利得誤差を除去するための図２に示した回路を備えてい
る。単一ADC22の代わりに、二重多重化ADCおよび多重化
ADCの微分利得誤差を除去する回路ブロックを備えてい
る回路42だけが設けられている。したがって、この回路
はADC変換利得誤差および多重化ADC微分利得誤差の補正
を行う。利得ブロック24、乗算器30、およびアキュムレ
ータ32が無ければ、この回路は利得誤差を補正しない。
しかし、この回路は多重化ADCの微分利得誤差の補正に
はやはり有効である。
り、ここではディザーは多重ADCの振幅誤差を補正する
のにも使用されている。ディザー式多重化2ADC回路40は
利得誤差を除去するための図２に示した回路を備えてい
る。単一ADC22の代わりに、二重多重化ADCおよび多重化
ADCの微分利得誤差を除去する回路ブロックを備えてい
る回路42だけが設けられている。したがって、この回路
はADC変換利得誤差および多重化ADC微分利得誤差の補正
を行う。利得ブロック24、乗算器30、およびアキュムレ
ータ32が無ければ、この回路は利得誤差を補正しない。
しかし、この回路は多重化ADCの微分利得誤差の補正に
はやはり有効である。
【００２３】図１を参照して先に説明したとおり、アナ
ログ信号は入力12で受けられ、サンプルホールドブロッ
ク14により、全速サンプル速度で、サンプルされ、加算
ブロック20でPRN16で発生されDAC18によりアナログに変
換されたディザー信号に加算される。ADC44および46は
アナログおよびディジタルの混合信号をサンプルし、デ
ィジタル化する。サンプリングおよびディジタル化の動
作は二つのADCの間で交互に行われる。このような仕方
で、各ADCがその全速で動作している状態で、信号が一
つのADCの速さの２倍でサンプルされる。サンプルホー
ルドブロック14を設けることにより各ADCの他のサンプ
ル時刻の間に正確にサンプルさせるという必要条件が取
除かれる。各ADCは、サンプルホールドブロックにより
なおも有効を保っている間に信号をサンプルするだけで
よい。勿論、サンプルホールドブロックは正確な時間間
隔でおよび全速サンプル速度で信号をサンプルしなけれ
ばならない。しかし、単独サンプルホールドブロックの
タイミングを一定の許容差内になるように設計するのは
二つのADCのタイミングの場合より容易である。
ログ信号は入力12で受けられ、サンプルホールドブロッ
ク14により、全速サンプル速度で、サンプルされ、加算
ブロック20でPRN16で発生されDAC18によりアナログに変
換されたディザー信号に加算される。ADC44および46は
アナログおよびディジタルの混合信号をサンプルし、デ
ィジタル化する。サンプリングおよびディジタル化の動
作は二つのADCの間で交互に行われる。このような仕方
で、各ADCがその全速で動作している状態で、信号が一
つのADCの速さの２倍でサンプルされる。サンプルホー
ルドブロック14を設けることにより各ADCの他のサンプ
ル時刻の間に正確にサンプルさせるという必要条件が取
除かれる。各ADCは、サンプルホールドブロックにより
なおも有効を保っている間に信号をサンプルするだけで
よい。勿論、サンプルホールドブロックは正確な時間間
隔でおよび全速サンプル速度で信号をサンプルしなけれ
ばならない。しかし、単独サンプルホールドブロックの
タイミングを一定の許容差内になるように設計するのは
二つのADCのタイミングの場合より容易である。
【００２４】多重ADC44および46を使用すれば変換器回
路40のサンプル速度がかなり増大する。しかし、ADC間
の利得の差によりここで多重化ADC微分利得誤差と言っ
ている変換誤差が入ってくる。二つのADCを多重にした
場合には、それらの間の利得差は、変数Ｅにより数学的
に表すことができる。ADC44の利得は Gadc1＝１＋E/2 (7) と表すことができ、ADC46の利得は Gadc2＝１−E/2 (8) と表すことができる。全利得差は、この場合も、 Gadc1−Gadc2＝(1＋E/2)−(1−E/2)＝Ｅ (9)
路40のサンプル速度がかなり増大する。しかし、ADC間
の利得の差によりここで多重化ADC微分利得誤差と言っ
ている変換誤差が入ってくる。二つのADCを多重にした
場合には、それらの間の利得差は、変数Ｅにより数学的
に表すことができる。ADC44の利得は Gadc1＝１＋E/2 (7) と表すことができ、ADC46の利得は Gadc2＝１−E/2 (8) と表すことができる。全利得差は、この場合も、 Gadc1−Gadc2＝(1＋E/2)−(1−E/2)＝Ｅ (9)
【００２５】ADC44および46による多重変数の結果はデ
ィジタルサンプルの流れである。それぞれ点ＢおよびＣ
における、二つのADC44および46の出力流れは、スイッ
チ49または同等の手段により組合わされて一つのディジ
タル出力流れを形成する。各ディジタルサンプルはアナ
ログ信号にサンプルを生じた変換器の利得を乗じたもの
を表している。出力流れの中の隣り合うディジタルサン
プルは交番ADCにより変換される。したがって、流れは
概念的には、Gadc1およびGadc2が交互に乗ぜられたアナ
ログ信号の無限連鎖である。これを数学的に 出力＝入力＊（１＋(E/2)＊cos(π＊i)） (10) と表すことができる。ここでｉはサンプル番号の整数指
数である。積、即ちπ＊指標の余弦は１と−1との間で
交替する無限級数の数学的表現である。特に、 cos(π＊i)＝１，−1，１，−1，．．．． (11)
ィジタルサンプルの流れである。それぞれ点ＢおよびＣ
における、二つのADC44および46の出力流れは、スイッ
チ49または同等の手段により組合わされて一つのディジ
タル出力流れを形成する。各ディジタルサンプルはアナ
ログ信号にサンプルを生じた変換器の利得を乗じたもの
を表している。出力流れの中の隣り合うディジタルサン
プルは交番ADCにより変換される。したがって、流れは
概念的には、Gadc1およびGadc2が交互に乗ぜられたアナ
ログ信号の無限連鎖である。これを数学的に 出力＝入力＊（１＋(E/2)＊cos(π＊i)） (10) と表すことができる。ここでｉはサンプル番号の整数指
数である。積、即ちπ＊指標の余弦は１と−1との間で
交替する無限級数の数学的表現である。特に、 cos(π＊i)＝１，−1，１，−1，．．．． (11)
【００２６】スイッチ49で組合わせてから、ディザー信
号に相当する量が加算器26でディジタル出力から差引か
れ、回路出力28でのディジタル出力流れではアナログ入
力信号だけが表されるようになる。やはり、利得差の結
果、出力ディジタル信号は入力信号の正しいディジタル
表現ではない。出力ディジタル信号への影響は、サンプ
ル速度の1/2に関する不可避のエイリアス積の他にサン
プル速度の1/4の周波数に関するエイリアス積が入って
くることである。付加エイリアス積の振幅はADC44と46
との間の利得の差Ｅに比例する。
号に相当する量が加算器26でディジタル出力から差引か
れ、回路出力28でのディジタル出力流れではアナログ入
力信号だけが表されるようになる。やはり、利得差の結
果、出力ディジタル信号は入力信号の正しいディジタル
表現ではない。出力ディジタル信号への影響は、サンプ
ル速度の1/2に関する不可避のエイリアス積の他にサン
プル速度の1/4の周波数に関するエイリアス積が入って
くることである。付加エイリアス積の振幅はADC44と46
との間の利得の差Ｅに比例する。
【００２７】本発明はディザーを使用して多重ADCの微
分利得誤差（付加エイリアス積）を排除する回路を備え
ている。したがって、先に示したとおり、ディザー信号
は二つの多重ADC44および46による変換前にアナログ信
号に導入される。変換後、ADC46の出力流れは第２の利
得ブロック48で可変利得係数を乗ぜられる。利得ブロッ
クを設ける目的は図２のＡからＣまでの信号経路（経路
ａ、ｃ）の利得を調節してＡからＢまでの信号経路（経
路ａ、ｂ）に等しくすることである。更に詳細に述べれ
ば、経路ａ、ｂの利得はADC44の利得に等しい。すなわ
ち、 Ga,b＝Gadc1 (12) 経路ａ、ｃの利得はADC46の利得に第２の利得ブロック4
8の利得を掛けたものに等しい。 Ga,c＝Gadc2 ＊ Gblock2 (13) 経路ａ、ｂの利得は利得ブロック48の利得を次のように
調節することにより経路ａ、ｃの利得に等しく調節する
ことができる。 Gblock2＝Gadc1／Gadc2 (14) それ故、第２の利得ブロック48の利得の調節により利得
差および振幅誤差を排除することができる。
分利得誤差（付加エイリアス積）を排除する回路を備え
ている。したがって、先に示したとおり、ディザー信号
は二つの多重ADC44および46による変換前にアナログ信
号に導入される。変換後、ADC46の出力流れは第２の利
得ブロック48で可変利得係数を乗ぜられる。利得ブロッ
クを設ける目的は図２のＡからＣまでの信号経路（経路
ａ、ｃ）の利得を調節してＡからＢまでの信号経路（経
路ａ、ｂ）に等しくすることである。更に詳細に述べれ
ば、経路ａ、ｂの利得はADC44の利得に等しい。すなわ
ち、 Ga,b＝Gadc1 (12) 経路ａ、ｃの利得はADC46の利得に第２の利得ブロック4
8の利得を掛けたものに等しい。 Ga,c＝Gadc2 ＊ Gblock2 (13) 経路ａ、ｂの利得は利得ブロック48の利得を次のように
調節することにより経路ａ、ｃの利得に等しく調節する
ことができる。 Gblock2＝Gadc1／Gadc2 (14) それ故、第２の利得ブロック48の利得の調節により利得
差および振幅誤差を排除することができる。
【００２８】第２の利得ブロック48の利得は、第３の利
得ブロック50、第２のスイッチ51、第２の乗算器52、お
よび第２のアキュムレータ54から構成されるフィードバ
ック利得制御ループにより利得差が無くなるように適切
に調節することができる。第２の利得ブロック48により
ADC46の出力の大きさを可変に調節してから、ADC46の出
力に第３の利得ブロック50で再び−1の一定利得を乗ず
る。次にADC46の出力を第２のスイッチ51でADC44の出力
と混合し、第２の単独ディジタル流れを形成する。第２
の乗算の効果は第２の流れにcos(−π＊i)が乗ぜられる
ことである。ADCの入力の関数としての第２の流れは、 流れ＝入力＊（１＋(E/2)＊cos(π＊i)）＊cos(−π＊i) (15) となり、これは次のように簡単になる。 流れ＝入力＊（cos(−π＊i)＋E/2） 流れ＝入力＊cos(−π＊i)＋入力＊(E/2) (16)
得ブロック50、第２のスイッチ51、第２の乗算器52、お
よび第２のアキュムレータ54から構成されるフィードバ
ック利得制御ループにより利得差が無くなるように適切
に調節することができる。第２の利得ブロック48により
ADC46の出力の大きさを可変に調節してから、ADC46の出
力に第３の利得ブロック50で再び−1の一定利得を乗ず
る。次にADC46の出力を第２のスイッチ51でADC44の出力
と混合し、第２の単独ディジタル流れを形成する。第２
の乗算の効果は第２の流れにcos(−π＊i)が乗ぜられる
ことである。ADCの入力の関数としての第２の流れは、 流れ＝入力＊（１＋(E/2)＊cos(π＊i)）＊cos(−π＊i) (15) となり、これは次のように簡単になる。 流れ＝入力＊（cos(−π＊i)＋E/2） 流れ＝入力＊cos(−π＊i)＋入力＊(E/2) (16)
【００２９】この第２の流れは乗算器52でPRN16からの
ディジタルノイズワード（ディザー）の流れに対して相
関される。先に述べたように、ADCの入力はアナログ信
号およびディザー信号の両者の混合を受取る。それ故、
第２の流れに対する方程式(16)の二つの項は、この混合
入力を備えているが、ディザー信号に対して相関するこ
とができる。cos(−π＊i)は−1と１との間で交替する
無限級数であるから、その時間にわたる平均値は０であ
る。それ故、流れの（入力＊cos(−π＊i)）の項は相関
しない。しかし、(E/2)を含む第２項はＥ、すなわち利
得差、が０に等しくない限り相関する。第２項とディザ
ーとの間の相関はアキュムレータ54に蓄積される。相関
は利得差に対応するから、アキュムレータは制御信号を
フィードバックして利得ブロック54の利得を正しく調節
することができる。先に示したとおり、これにより多重
ADCの微分利得誤差が排除される。
ディジタルノイズワード（ディザー）の流れに対して相
関される。先に述べたように、ADCの入力はアナログ信
号およびディザー信号の両者の混合を受取る。それ故、
第２の流れに対する方程式(16)の二つの項は、この混合
入力を備えているが、ディザー信号に対して相関するこ
とができる。cos(−π＊i)は−1と１との間で交替する
無限級数であるから、その時間にわたる平均値は０であ
る。それ故、流れの（入力＊cos(−π＊i)）の項は相関
しない。しかし、(E/2)を含む第２項はＥ、すなわち利
得差、が０に等しくない限り相関する。第２項とディザ
ーとの間の相関はアキュムレータ54に蓄積される。相関
は利得差に対応するから、アキュムレータは制御信号を
フィードバックして利得ブロック54の利得を正しく調節
することができる。先に示したとおり、これにより多重
ADCの微分利得誤差が排除される。
【００３０】図３に示した回路は三つ以上の多重ADCに
適応するよう拡張することができる。各付加ADCには別
々の利得ブロックが設けられており、図３の第２のADC4
6と全く同じフィードバック利得制御ループには利得ブ
ロック48、および乗算器50および52およびアキュムレー
タ54から成る利得制御ループが設けられている。各ADC
の利得ブロックおよびフィードバック利得制御ループは
ADCおよび利得ブロックを通る変換経路の利得を第１のA
DC44を通る利得に等しくする。このようにして、各ADC
を通る変換経路の利得は同じになり、これにより微分利
得誤差が排除される。
適応するよう拡張することができる。各付加ADCには別
々の利得ブロックが設けられており、図３の第２のADC4
6と全く同じフィードバック利得制御ループには利得ブ
ロック48、および乗算器50および52およびアキュムレー
タ54から成る利得制御ループが設けられている。各ADC
の利得ブロックおよびフィードバック利得制御ループは
ADCおよび利得ブロックを通る変換経路の利得を第１のA
DC44を通る利得に等しくする。このようにして、各ADC
を通る変換経路の利得は同じになり、これにより微分利
得誤差が排除される。
【００３１】図３に示す実施例は図４に示すように簡単
にすることができ、第２の乗算器52が排除される。この
簡単化された回路では、第３の利得ブロック50による第
２のADCのサンプルに−1を乗ずる乗算は相関乗算後に行
われる。相関乗算は乗算器30により行われる。この簡単
化は乗算の算術プロセスが累加的であること、すなわ
ち、乗算の順序が結果に影響しないため可能である。こ
の簡略回路では、第２のスイッチ51は第２のアキュムレ
ータ54の入力に直接接続されている。第２のスイッチ51
への第１の入力は、乗算器30の出力に接続されている第
３の利得ブロック50に接続されている。第２のスイッチ
51の第２の入力はまた乗算器30の出力に直接接続されて
いる。乗算順序の変更以外は、この簡略回路は図３に示
す回路と同じに動作する。
にすることができ、第２の乗算器52が排除される。この
簡単化された回路では、第３の利得ブロック50による第
２のADCのサンプルに−1を乗ずる乗算は相関乗算後に行
われる。相関乗算は乗算器30により行われる。この簡単
化は乗算の算術プロセスが累加的であること、すなわ
ち、乗算の順序が結果に影響しないため可能である。こ
の簡略回路では、第２のスイッチ51は第２のアキュムレ
ータ54の入力に直接接続されている。第２のスイッチ51
への第１の入力は、乗算器30の出力に接続されている第
３の利得ブロック50に接続されている。第２のスイッチ
51の第２の入力はまた乗算器30の出力に直接接続されて
いる。乗算順序の変更以外は、この簡略回路は図３に示
す回路と同じに動作する。
【００３２】利得誤差補正および多重ADC微分利得誤差
補正を共に取入れている本発明の第４の実施例を図５に
示してある。図５の回路60は図２に示す回路36を多重AD
Cに自然に拡張したものである。これは図３に示す回路4
0より簡単な多重式微分利得誤差補正の実施例である。
回路60の基を成す原理はDACおよび各ADCを通るディザー
信号経路が別々にフィードバック利得制御により１にな
るように制御されるということである。したがって、DA
C18、ADC44、および利得ブロック62を通るディザー信号
経路の利得は乗算器64およびアキュムレータ66から成る
フィードバックループにより制御される。DAC18、ADC4
6、および利得ブロック70を通る第２のディザー信号経
路の利得は乗算器64およびアキュムレータ72を通るフィ
ードバックにより制御される。
補正を共に取入れている本発明の第４の実施例を図５に
示してある。図５の回路60は図２に示す回路36を多重AD
Cに自然に拡張したものである。これは図３に示す回路4
0より簡単な多重式微分利得誤差補正の実施例である。
回路60の基を成す原理はDACおよび各ADCを通るディザー
信号経路が別々にフィードバック利得制御により１にな
るように制御されるということである。したがって、DA
C18、ADC44、および利得ブロック62を通るディザー信号
経路の利得は乗算器64およびアキュムレータ66から成る
フィードバックループにより制御される。DAC18、ADC4
6、および利得ブロック70を通る第２のディザー信号経
路の利得は乗算器64およびアキュムレータ72を通るフィ
ードバックにより制御される。
【００３３】利得ブロック62および70の利得はこれらデ
ィザー信号経路に、図２の回路36で利得ブロック38が１
のディザー信号利得を与えるのと同じ仕方で１の利得を
与えるように調節する。特に、乗算器64は最初のディザ
ー信号を出力に対して相関させ、１の利得からの偏りを
検出している。相関の量はそのそれぞれのアキュムレー
タ66および72の各経路について蓄積される。スイッチ49
および74はタンデムに動作する。スイッチ49がADCから
の出力流れに対する次のサンプルを得るとき、スイッチ
74は、そのサンプルのディザー信号に対する相関を特定
のADCの経路に対する適切なアキュムレータ66または72
に蓄積する。相関の量は利得ブロック62、70の利得をデ
ィザー信号経路の利得が１になるように調節するための
利得制御信号を発生するのに使用される。ディザー信号
経路の利得が１であれば図１および図２に関連して上に
説明したような利得誤差が排除されるという利点が得ら
れる。
ィザー信号経路に、図２の回路36で利得ブロック38が１
のディザー信号利得を与えるのと同じ仕方で１の利得を
与えるように調節する。特に、乗算器64は最初のディザ
ー信号を出力に対して相関させ、１の利得からの偏りを
検出している。相関の量はそのそれぞれのアキュムレー
タ66および72の各経路について蓄積される。スイッチ49
および74はタンデムに動作する。スイッチ49がADCから
の出力流れに対する次のサンプルを得るとき、スイッチ
74は、そのサンプルのディザー信号に対する相関を特定
のADCの経路に対する適切なアキュムレータ66または72
に蓄積する。相関の量は利得ブロック62、70の利得をデ
ィザー信号経路の利得が１になるように調節するための
利得制御信号を発生するのに使用される。ディザー信号
経路の利得が１であれば図１および図２に関連して上に
説明したような利得誤差が排除されるという利点が得ら
れる。
【００３４】ディザー信号経路の利得を１にする同じフ
ィードバック利得制御は各ADCを通る入力信号の利得を
も確実に１にする。例証すれば、DAC18、ADC44、および
利得ブロック62を通るディザー信号経路の利得は次のと
おりである。 Gdsp1＝Gdac ＊ Gadc44 ＊ Gblock62＝１ (17) ADC46を通るディザー信号経路の利得は Gdsp2＝Gdac ＊ Gadc46 ＊ Gblock70＝１ (18) 式(17)からADC44および利得ブロック62を通る利得は Gadc44 ＊ Gblock62＝１／Gdac (19) であることがわかる。また、式(18)から、ADC46および
利得ブロック70を通る利得は Gadc46 ＊ Gblock70＝１／Gdac (20) であることがわかる。
ィードバック利得制御は各ADCを通る入力信号の利得を
も確実に１にする。例証すれば、DAC18、ADC44、および
利得ブロック62を通るディザー信号経路の利得は次のと
おりである。 Gdsp1＝Gdac ＊ Gadc44 ＊ Gblock62＝１ (17) ADC46を通るディザー信号経路の利得は Gdsp2＝Gdac ＊ Gadc46 ＊ Gblock70＝１ (18) 式(17)からADC44および利得ブロック62を通る利得は Gadc44 ＊ Gblock62＝１／Gdac (19) であることがわかる。また、式(18)から、ADC46および
利得ブロック70を通る利得は Gadc46 ＊ Gblock70＝１／Gdac (20) であることがわかる。
【００３５】方程式(19)および(20)は、利得ブロック62
および70のフィードバック制御を通してディザー信号経
路の利得を１にすることにより、ADC44および利得ブロ
ック62を通る経路の利得、およびADC46および利得ブロ
ック70を通る経路の利得が等しくなっていることを実証
している。これら二つの経路の利得を等しくした状態
で、各経路による入力信号の変換は一貫している。した
がって、利得ブロック62および70のフィードバック利得
制御により利得誤差補正および微分利得誤差補正の双方
が行われる。回路60は三つ以上のADCを多重化する本発
明と矛盾しないよう修正することができる。各ADCに対
して利得ブロックおよびフィードバックループを設ける
ことによりADC44、46と同じ仕方で付加ADCを多重化する
ことができる。回路60は図１および図２と関連して上に
説明した交互構成および簡略構成にすることもできる。
および70のフィードバック制御を通してディザー信号経
路の利得を１にすることにより、ADC44および利得ブロ
ック62を通る経路の利得、およびADC46および利得ブロ
ック70を通る経路の利得が等しくなっていることを実証
している。これら二つの経路の利得を等しくした状態
で、各経路による入力信号の変換は一貫している。した
がって、利得ブロック62および70のフィードバック利得
制御により利得誤差補正および微分利得誤差補正の双方
が行われる。回路60は三つ以上のADCを多重化する本発
明と矛盾しないよう修正することができる。各ADCに対
して利得ブロックおよびフィードバックループを設ける
ことによりADC44、46と同じ仕方で付加ADCを多重化する
ことができる。回路60は図１および図２と関連して上に
説明した交互構成および簡略構成にすることもできる。
【００３６】図６は予測変換を行うよう修正された回路
60を示す。この回路は図５に関連して上に説明したよう
に動作する。ただし、ディジタルプロセッサ80が付加さ
れている。ディジタルプロセッサ80は出力信号のディジ
タルサンプルを処理して次のサンプルの値を予測する。
予測された次の値を加算ブロック82でPRN発生器16で発
生されたディザー信号から差引く。加算ブロック82から
の和をDAC18でアナログに変換し、入力信号の次のサン
プルに加える。この和を加算ブロック26の出力からも差
引く。このような仕方で、ディジタルプロセッサ80から
の予測された次の値を入力から差引き、出力で再び加え
る。実際上は、予測された次の値を加えると、ADCは狭
い値の範囲に片寄せられている。入力信号と予測値との
間の差だけが（ディザー信号と共に）ADCにより変換さ
れる。各ADCは所定数の量子化レベルだけを分解する能
力を備えている。ADCが変換しなければならない値の範
囲を狭くすることにより、量子化レベルの大きさをも狭
くすることができる。その結果、予測を用いて、ADCの
分解能を増すことができる。図６は、ディザーの導入に
使用したと同じDAC18および加算ブロック26を使用して
回路60に予測変換を追加する仕方を示している。予測変
換は図１、図２、および図３の回路10、36、および40へ
追加するのと同じ仕方で追加することができる。
60を示す。この回路は図５に関連して上に説明したよう
に動作する。ただし、ディジタルプロセッサ80が付加さ
れている。ディジタルプロセッサ80は出力信号のディジ
タルサンプルを処理して次のサンプルの値を予測する。
予測された次の値を加算ブロック82でPRN発生器16で発
生されたディザー信号から差引く。加算ブロック82から
の和をDAC18でアナログに変換し、入力信号の次のサン
プルに加える。この和を加算ブロック26の出力からも差
引く。このような仕方で、ディジタルプロセッサ80から
の予測された次の値を入力から差引き、出力で再び加え
る。実際上は、予測された次の値を加えると、ADCは狭
い値の範囲に片寄せられている。入力信号と予測値との
間の差だけが（ディザー信号と共に）ADCにより変換さ
れる。各ADCは所定数の量子化レベルだけを分解する能
力を備えている。ADCが変換しなければならない値の範
囲を狭くすることにより、量子化レベルの大きさをも狭
くすることができる。その結果、予測を用いて、ADCの
分解能を増すことができる。図６は、ディザーの導入に
使用したと同じDAC18および加算ブロック26を使用して
回路60に予測変換を追加する仕方を示している。予測変
換は図１、図２、および図３の回路10、36、および40へ
追加するのと同じ仕方で追加することができる。
【００３７】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、変換精度の改善されたアナログ・ディジタル
変換器を提供することができる。
とにより、変換精度の改善されたアナログ・ディジタル
変換器を提供することができる。
【図１】本発明の第１の実施例によるディザーを備えた
アナログ・ディジタル変換器のブロック図である。
アナログ・ディジタル変換器のブロック図である。
【図２】本発明の第２の実施例によるディザーを備えた
アナログ・ディジタル変換器のブロック図である。
アナログ・ディジタル変換器のブロック図である。
【図３】本発明の第３の実施例による多重化ＡＤＣを有
する信号のアナログ・ディジタル変換器用回路のブロッ
ク図である。
する信号のアナログ・ディジタル変換器用回路のブロッ
ク図である。
【図４】図３の回路の簡略化実施を示すブロック図であ
る。
る。
【図５】本発明の第４の実施例による多重化ＡＤＣ回路
のブロック図である。
のブロック図である。
【図６】予測変換を含む本発明による多重化ＡＤＣ回路
のブロック図である。
のブロック図である。
１４：サンプルホールドブロック １６：疑似ランダムノイズ発生器 １８：ディジタル・アナログ変換器 ２０：アナログ加算ブロック ２２：アナログ・ディジタル変換器 ２６：ディジタル加算器 ３０：乗算器 ３２：アキュムレータ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (14)
- 【請求項１】入力アナログ信号をディジタル出力流れに
変換する電子回路であって、 前記入力アナログ信号を受信するための入力と、 ディジタルノイズワードの流れを発生するノイズ発生器
と、 前記ノイズ発生器に結合されて、ディジタルノイズワー
ドの流れをディザー信号に変換するディジタル・アナロ
グ変換器と、 前記ディジタル・アナログ変換器と前記入力に接続され
て、前記ディザー信号及び前記入力アナログ信号を加算
し、加算信号を送り出すアナログ加算ブロックと、 前記加算信号をディジタル出力流れに変換するための少
なくとも１つのアナログ・ディジタル変換器と、 ディジタル出力流れからディジタルノイズワードの流れ
を差し引くためのディジタル加算器と、 前記ディジタル加算器に接続されて、ディジタル出力流
れにおけるディザー信号の残余を検出し、ディジタル出
力流れにおいて検出された残余量に応じてディザー信号
の利得を制御する相関回路とを含む電子回路。 - 【請求項２】ディジタル出力流れのディザーを施された
サンプルのそれぞれの利得を調整するディジタル乗算器
が含まれることと、前記利得の調整が、前記ディザー信
号の利得を制御する前記相関回路からのフィードバック
利得制御によることとを特徴とする、請求項１に記載の
電子回路。 - 【請求項３】前記ディザー信号の利得を制御する相関回
路からのフィードバック利得制御による利得の調整によ
って、前記ディザー信号の振幅に調整を施すアナログ増
幅回路が含まれていることを特徴とする、請求項１に記
載の電子回路。 - 【請求項４】前記少なくとも１つのアナログ・ディジタ
ル変換器が、利得を調整できる単一 アナログ・ディジタ
ル変換器であることと、前記利得が、前記ディザー信号
の利得を制御する相関回路からのフィードバック利得制
御により調整されることとを特徴とする、請求項１に記
載の電子回路。 - 【請求項５】前記前記ディジタル・アナログ変換器が、
利得を調整できることと、前記利得が、前記ディザー信
号の利得を制御する相関回路からの前記フィードバック
利得制御により調整されることとを特徴とする、請求項
１に記載の電子回路。 - 【請求項６】前記少なくとも１つのアナログ・ディジタ
ル変換器は、Ｎが１を超える整数として、前記加算信号
に対応するＮ個のディジタル化サンプルの流れを発生す
るＮ個の多重化アナログ・ディジタル変換器と、Ｎ個の
ディジタル化サンプルの流れを組み合わせてディジタル
出力流れにする組合わせ手段とを含み、 前記電子回路は、前記Ｎ個のディジタル化サンプルの流
れのうち、第１の流れと、前記Ｎ個の流れのうちの第２
ないし第Ｎの流れのそれぞれとの間における利得の差を
検出し、それぞれ、前記差に比例したＮ−１個のフィー
ドバック利得制御を施して、前記Ｎ個の流れの利得を制
御するＮ−１個の相関回路を含むことを特徴とする、請
求項１に記載の電子回路。 - 【請求項７】前記第２ないし第Ｎのアナログ・ディジタ
ル変換器のそれぞれの出力に接続されて、前記第２ない
し第Ｎのディジタル化サンプルの流れの各々にＮ−１個
の利得の調整を施すＮ−１個のディジタル乗算器を含む
ことと、Ｎ−１個の利得が、それぞれ、Ｎ−１個のフィ
ードバック利得制御により調整されることとを特徴とす
る、請求項６に記載の電子回路。 - 【請求項８】前記アナログ加算ブロックとＮ個の多重化
アナログ・ディジタル変換器のうち第２ないし第Ｎのア
ナログ・ディジタル変換器の各々の間に接続されて、Ｎ
−１個のフィードバック利得制御によるＮ−１個の利得
の調整によって、第２ないし第Ｎのアナログ・ディジタ
ル変換器に対する入力における加算信号の振幅に調整を
施すＮ−１個のアナログ増幅回路を含むことを特微とす
る、請求項６に記載の 電子回路。 - 【請求項９】前記Ｎ個の多重化アナログ・ディジタル変
換器のうち第２ないし第Ｎのアナログ・ディジタル変換
器が利得の調整を備えることと、前記利得が、Ｎ−１個
のフィードバック利得制御により調整されることを特徴
とする、請求項６に記載の電子回路。 - 【請求項１０】前記少なくとも１つのアナログ・ディジ
タル変換器は、 Ｎが１を越える整数として、前記加算信号に対応するＮ
個のディジタル化サンプルの流れを発生するＮ個の多重
化アナログ・ディジタル変換器と、 前記Ｎ個のディジタル化サンプルの流れを組み合わせ
て、ディジタル出力流れにする組合わせ手段とを含み、 前記相関回路は、 前記ディジタル加算器に接続されて、ディジタル出力流
れとディジタルノイズワードを掛け、ディジタル出力流
れに残るディザー信号の残余を検出する少なくとも１つ
の乗算器と、 前記少なくとも１つの乗算器に結合されて、Ｎ個の多重
化アナログ・ディジタル変換器のそれぞれによって生じ
たディザー信号の残余を累算し、フィードバック利得制
御により、Ｎ個のディジタル化サンプルの流れのそれぞ
れの利得に制御を加えるＮ個のアキュムレータとを含む
ことを特徴とする、請求項１に記載の電子回路。 - 【請求項１１】Ｎ個のディジタル乗算器を含み、前記Ｎ
個のディジタル乗算器の各々は、前記Ｎ個の多重化アナ
ログ・ディジタル変換器の１つの出力と、前記Ｎ個のア
キュムレータの１つに接続されて、多重化アナログ・デ
ィジタル変換器の前記１つによって生じたディジタル化
サンプルの流れにＮ個のアキュムレータの前記１つによ
るフィードバック利得制御を施すことを特徴とする、請
求項１０に記載の電子回路。 - 【請求項１２】Ｎ個のアナログ増幅回路を含み、前記Ｎ
個の多重化アナログ・ディジタル変換器の１つの入力
と、前記Ｎ個のアキュムレータの１つに接続されて、Ｎ
個のアキュムレータの前記１つからのフィードバック利
得制御により、該入力における加算信号の振幅を調整す
ることを特徴とする、請求項１０に記載の電子回路。 - 【請求項１３】Ｎ個の多重化アナログ・ディジタル変換
器の各々が、Ｎ個のアキュムレータの１つに接続されて
おり、それぞれ利得を調整できることと、前記利得が、
Ｎ個のアキュムレータの前記１つによるフィードバック
利得制御によって調整されることを特徴とする、請求項
１０に記載の電子回路。 - 【請求項１４】ディジダル出力ストリームの次のサンプ
ル値を予測するための手段と、 前記手段及びノイズ発生器の出力に接続されて、ディジ
タルノイズワードの流れから次のサンプル値を差し引く
ための第２のディジタル加算器が含まれることを特徴と
する、請求項１に記載の電子回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US817,710 | 1992-01-07 | ||
| US07/817,710 US5187481A (en) | 1990-10-05 | 1992-01-07 | Combined and simplified multiplexing and dithered analog to digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05268082A JPH05268082A (ja) | 1993-10-15 |
| JP3143765B2 true JP3143765B2 (ja) | 2001-03-07 |
Family
ID=25223713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05017012A Expired - Fee Related JP3143765B2 (ja) | 1992-01-07 | 1993-01-07 | アナログ・ディジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5187481A (ja) |
| EP (1) | EP0550990B1 (ja) |
| JP (1) | JP3143765B2 (ja) |
| DE (1) | DE69218168T2 (ja) |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371501A (en) * | 1992-12-16 | 1994-12-06 | General Electric Company | Architecture for arbitrary nonlinear quantization of multi-channel data |
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| US5493298A (en) * | 1993-03-01 | 1996-02-20 | Hewlett-Packard Company | Dithered analog-to-digital converter |
| US5483238A (en) * | 1993-12-16 | 1996-01-09 | At&T Ipm Corp. | Data converter with gain scaling including dither |
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| GB2466670B (en) | 2009-01-06 | 2012-11-14 | Skype | Speech encoding |
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