JP3149248B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、特にメモリセルが半導体基板上に形成されたＮＭＩ
Ｓトランジスタ及びＰＭＩＳトランジスタからなるＣＭ
ＩＳメモリセルで構成される半導体集積回路に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】ＳＲＡＭ（Static Random Access Memor
y)のメモリセルには、ＣＭＯＳメモリセル、高抵抗負荷
型メモリセル及びポリシリコンＰＭＯＳ負荷型メモリセ
ルがある。この中で、ＣＭＯＳメモリセルを含む半導体
集積回路は、（１）消費電力が少ない、（２）高速動作
が可能、（３）高抵抗やポリシリコンＰＭＯＳなどが不
要で、ＣＭＯＳのみで構成されるのでプロセスが簡単、
等の理由で、今後ますます主流になりうるものである。
特に、上記（２）により大型計算機用等の高速メモリ
に、また、上記（３）によりＣＭＯＳ論理ＬＳＩのメモ
リ部に今後広く用いられていくことは必至である。

【０００３】図２０にＣＭＯＳメモリセルの回路図を示
す。なお、従来例を説明するための全図において、同一
機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。図において、ＣＭＯＳ１、ＣＭＯＳ２は
ＰＭＯＳトランジスタＰＭＯＳ１とＰＭＯＳ２及びＮＭ
ＯＳトランジスタＮＭＯＳ１とＮＭＯＳ２からなるＣＭ
ＯＳインバータであり（以下、「ＰＭＯＳトランジス
タ」「ＮＭＯＳトランジスタ」を「ＰＭＯＳ」「ＮＭＯ
Ｓ」と略称する。）、Ｔ１、Ｔ２は転送用トランジス
タ、ＷＬはワード線、ＤＬ１、ＤＬ２はデータ線、ＶＣ
Ｃ、ＶＥＥは電源配線である。

【０００４】近年、メモリの高集積化を達成するため、
メモリセルの縮小化が進んでいる。１つのメモリセルに
ＮＭＯＳとＰＭＯＳが混在する前記ＣＭＯＳメモリセル
では、メモリセルの微細化が進むことにより、ＮＭＯＳ
とＰＭＯＳとの距離が小さくなると、ラッチアップを起
こす危険がある。

【０００５】

【発明が解決しようとする課題】始めに、ラッチアップ
が発生する原理について説明をする。図２１はＣＭＯＳ
メモリセルの一部断面図であり、図２２は寄生バイポー
ラトランジスタの等価回路である。図において、ＰＳＵ
ＢはＰ型基板、ＰＷはＰウエル、ＮＷはＮウエル、ＷＢ
はウエル境界、ＬＤはＬＯＣＯＳ、ＧＮとＧＰはゲート
電極、ＳＰとＳＮはソース領域、ＤＰとＤＮはドレイン
領域、ＣＰＷとＣＮＷはウエルコンタクト、ＶＣＣとＶ
ＥＥは外部電源、ＲＰＷ、ＲＮＷはウエル抵抗である。
このＣＭＯＳにおいて、図に示すように寄生バイポーラ
トランジスタＴＰ、ＴＮが寄生する。

【０００６】ここで、例えば外部電源ＶＣＣからウエル
コンタクトＣＮＷとソース領域ＳＰにノイズが侵入する
と、図２２の等価回路におけるウエル抵抗ＲＮＷと寄生
容量Ｃのため図２３のグラフに示すように、電源電位Ｖ
ＣＣとトランジスタＴＰのベース電位ＶＢＰとの間に位
相差が生じ、期間ｔ２、ｔ４においてトランジスタＴＰ
のエミッタ電位が高くなってトランジスタＴＰが一時的
にオンし、電流Ｉ１が流れる。これにより、抵抗ＲＰＷ
における電圧降下によりトランジスタＴＮのベース電位
ＶＢＮが上昇し、トランジスタＴＮをオンし、電源ＶＣ
Ｃ、ＶＥＥ間に大電流が流れるラッチアップが発生し、
半導体集積回路を破壊する。

【０００７】このようなラッチアップを防止するには、
図２２の等価回路から明らかなように、（１）寄生バイ
ポーラトランジスタＴＰ、ＴＮのゲインを小さくする、
（２）ウエル抵抗ＲＮＷ、ＲＰＷを小さくする、（３）
寄生バイポーラトランジスタＴＮのエミッタ電位すなわ
ちＮＭＯＳのソース電位を電源電位ＶＥＥすなわちＮウ
エル電位より高くする、あるいは寄生バイポーラトラン
ジスタＴＰのエミッタ電位すなわちＰＭＯＳのソース電
位を電源電位ＶＣＣすなわちＮウエル電位より低くす
る、ことが有効である。

【０００８】上記ラッチアップ防止策（１）に関して
は、寄生バイポーラトランジスタＴＰ、ＴＮのゲインを
小さくしてラッチアップに強くすることは、前述のよう
なメモリの高集積化を達成するためのメモリセルの縮小
化と反するものである。つまり、メモリセルの縮小化の
ためＮＭＯＳとＰＭＯＳとの距離を小さくすると、寄生
バイポーラトランジスタのベース幅が薄くなり、ゲイン
が大きくなるので、ラッチアップが起こりやすくなる。
したがって、ラッチアップに強くすることとメモリセル
面積を小さくすることはトレードオフの関係にあり、ラ
ッチアップがメモリセルの微細化を妨げていた。

【０００９】図２４はＣＭＯＳメモリセルのレイアウト
を示す図である。図において、Ｌ（二点鎖線）は活性領
域、ＦＧ（細線）はゲート配線、Ｍ１（太線）は第１層
の配線、ＣＮＴはコンタクトホールである。ｄ１は同一
ＣＭＯＳインバータのＰＭＯＳのソース領域とＮＭＯＳ
のソース領域との距離、ｄ２は同一ＣＭＯＳインバータ
のＰＭＯＳのドレイン領域とＮＭＯＳのソース領域との
距離、ｄ３は同一ＣＭＯＳインバータのＰＭＯＳのドレ
イン領域とＮＭＯＳのドレイン領域との距離、ｄ４は一
方のＣＭＯＳインバータのＰＭＯＳのドレイン領域と他
方のＣＭＯＳインバータのＮＭＯＳのドレイン領域との
距離、ｄ５は同一ＣＭＯＳインバータのＰＭＯＳのソー
ス領域とＮＭＯＳのドレイン領域との距離である。

【００１０】図２４のレイアウトにおいて、対向するＮ
ＭＯＳの活性領域端とＰＭＯＳの活性領域端は平行に配
置され、ＮＭＯＳとＰＭＯＳの距離ｄ１、ｄ３は常に３
μｍに保たれており、ＮＭＯＳ−ＰＭＯＳ間の分離距離
がメモリセル面積の約３０％を占めている。

【００１１】ＣＭＯＳメモリセルにおいては、前記の図
２０の回路図に示すように、ＰＭＯＳのドレイン領域と
ＮＭＯＳのドレイン領域は同電位となるように接続され
る。この場合、当該箇所における寄生バイポーラトラン
ジスタの等価回路は図２５に示すようになり、ラッチア
ップは起きない。したがって、前記距離ｄ３を小さくす
ることができ、ラッチアップ耐性を保ったままメモリセ
ル面積を小さくすることができる。

【００１２】ところが、素子の微細化が進むとメモリセ
ルの横方向すなわちワード線ＷＬ方向の寸法が小さくな
る。図２４のレイアウトでは、距離ｄ１を元の大きさに
保って距離ｄ３を小さくすると、距離ｄ２、ｄ４及びｄ
５も同様に小さくなる。距離ｄ２、ｄ４及びｄ５で隔て
られる各領域は互いに電位が異なるので、当該箇所にお
ける寄生バイポーラトランジスタの等価回路は前記の図
２２に示すものとなる。したがって、距離ｄ２、ｄ４及
びｄ５の箇所では寄生バイポーラトランジスタのゲイン
が大きくなってラッチアップを起こす可能性がある。

【００１３】上記ラッチアップ防止法（２）に関して
は、通常、ウエル給電部を多くしメモリセルとウエル給
電部との距離を短くする対策が行われる。ところが、ウ
エル給電部を増やすと、その分メモリセルアレーの面積
が大きくなってしまい、メモリセルの縮小化に反するこ
ととなる。

【００１４】上記ラッチアップ防止法（３）に関して
は、通常、適切な方法がとられていない。すなわち、Ｃ
ＭＯＳインバータを構成するＮＭＯＳのソース電位はＰ
ウエル電位と同電位のＶＥＥに、またＰＭＯＳのソース
電位はＮウエル電位と同電位のＶＣＣとしていて、電位
を変えることによる防止方法は考慮されていなかった。

【００１５】本発明は以上の課題を解決し、耐ラッチア
ップ性の向上とメモリセル面積の縮小を同時に達成する
ことを目的とするものである。すなわち、（１）ラッチ
アップに関係する寄生バイポーラトランジスタのゲイン
を小さく保ったままメモリセル面積を小さくすることが
できるメモリセルレイアウトを実現する、（２）メモリ
セルアレーの面積を大きくすることなく、ウエル抵抗を
小さくできるメモリセル構造を実現する、（３）ＣＭＯ
Ｓインバータを構成するＮＭＯＳ、ＰＭＯＳのソース電
位をウエル電位と異なる電位とするメモリセル構造を実
現する、ことである。

【００１６】上記ならびに他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００１８】本発明は、２組のＣＭＯＳインバータから
なるメモリセルを備えた半導体集積回路において、次の
いずれかの手段を採用する、または、いずれかの手段を
組み合わせて採用するものである。

【００１９】（１−ａ）同一ＣＭＯＳインバータにおけ
る同電位のＮＭＯＳのドレイン領域とＰＭＯＳのドレイ
ン領域との距離ｄ３を小さくする際、一方のＣＭＯＳイ
ンバータのＰＭＯＳのドレイン領域と他方のＣＭＯＳイ
ンバータのＮＭＯＳのドレイン領域の対向する角を斜め
に形成する。

【００２０】（１−ｂ）同一ＣＭＯＳインバータにおけ
る同電位のＮＭＯＳのドレイン領域とＰＭＯＳのドレイ
ン領域との距離ｄ３を小さくする際、ＮＭＯＳのドレイ
ン領域とＰＭＯＳのドレイン領域の両方を互いに近づけ
る。

【００２１】（１−ｃ）ＰウエルとＮウエルとの境界で
あるウエル境界ＷＢとＮＭＯＳのドレイン領域との距離
Ｓ３を、ウエル境界ＷＢとＮＭＯＳのソース領域との距
離Ｓ１より小さくし、かつ、ウエル境界ＷＢとＰＭＯＳ
のドレイン領域との距離Ｓ４をウエル領域とＰＭＯＳの
ソース領域との距離Ｓ２より小さくする。

【００２２】（２）ＣＭＯＳインバータのＮＭＯＳトラ
ンジスタのＰウエルの下に該Ｐウエルより濃度の高いＰ
型埋込層を設けるか、または、ＣＭＯＳインバータのＰ
ＭＯＳトランジスタのＮウエルの下に該Ｎウエルより濃
度の高いＮ型埋込層を設ける。

【００２３】（３）ＣＭＯＳインバータのＮＭＯＳのＰ
ウエルを外部電源により電位固定し、前記ＮＭＯＳのソ
ース領域に前記外部電源に接続された内部電源に接続す
ることにより前記ＮＭＯＳのソース電位を前記Ｐウエル
の電位より高くするか、またはＰＭＯＳのＮウエルを外
部電源により電位固定し、前記ＰＭＯＳのソース電位を
前記内部電源に接続することにより前記ＰＭＯＳのソー
ス電位を前記Ｎウエルの電位より低くする。

【００２４】

【作用】上記した手段による作用を説明すると、 （１−ａ）によれば、距離ｄ３を小さくしてメモリセル
面積の縮小を図ろうとした場合、距離ｄ４を大きく保つ
ことが可能となるから、寄生バイポーラトランジスタの
ゲインを小さくでき、耐ラッチアップ性が弱くなること
を防ぐ。これによりラッチアップ耐性を確保したまま、
メモリセル面積を小さくできる。

【００２５】（１−ｂ）によれば、距離ｄ３を小さくし
た場合、距離ｄ２と距離ｄ５は一方だけが小さくなるこ
とはなく、距離ｄ２と距離ｄ５は同様にやや小さくなる
だけであるので、対ラッチアップ性が弱くなることを防
ぐ。

【００２６】（１−ｃ）によれば、ラッチアップに関係
のない距離ｄ３の最小寸法は、ＮＭＯＳとウエル境界間
の距離Ｓ３と、ＰＭＯＳとウエル境界間の距離Ｓ４にお
ける耐圧で決まる。なお、距離ｄ１におけるＮＭＯＳの
ソース領域ＳＮとウエル境界間の距離Ｓ１と、ＰＭＯＳ
のソース領域ＳＰとウエル境界ＷＢ間の距離Ｓ２は十分
な耐圧が得られている。したがって、距離ｄ３を距離ｄ
１より小さくする際、距離Ｓ３とＳ４を共に距離Ｓ１と
Ｓ２より小さくすると、距離Ｓ３とＳ４の両方において
耐圧を制御することができ、更により距離ｄ３を小さく
することができる。

【００２７】（２）によれば、埋込層によりウエルのシ
ート抵抗が下がるのでウエル給電部の間隔を小さくせず
に、すなわち給電の数を多くせずにウエル抵抗ＲＰＷま
たはＲＮＷを小さくすることができる。これにより、ウ
エル電流が流れてもウエル電位の上昇を抑えることがで
き、寄生バイポーラトランジスタＴＮ、ＴＰがオンしに
くくなる。すなわち、メモリセルアレーの面積を大きく
せずにラッチアップに強くすることができる。

【００２８】（３）によれば、寄生バイポーラトランジ
スタＴＮのエミッタ電位がベース電位より高くなるの
で、ＴＮがオンし難くなる。または寄生バイポーラトラ
ンジスタＴＰのエミッタ電位がベース電位より低くなる
のでＴＰがオンし難くなる。したがってメモリセルアレ
ーの面積を大きくせずにラッチアップに強くすることが
できる。

【００２９】以下、本願発明の構成について、一実施例
と共に説明する。

【００３０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００３１】

【実施例】始めに、ＣＭＩＳ（Complementary-Metal-In
sulator-semiconductor)メモリセル（ＳＲＡＭ）及び、
該ＣＭＩＳメモリセルと半導体集積回路全体との関係に
ついて説明する。

【００３２】図１Ａは、ＣＭＩＳメモリセルＭＣのレイ
アウトを示す図である。図１Ｂは、図１Ａの−Ａ'線で
切った断面図である。図１Ａ及び図１Ｂにおいて、ＷＢ
はウエル境界、ＰＷとＮＷはＰウエルとＮウエル、Ｌ
（二点鎖線）は活性領域、ＦＧ（太線）はゲート配線、
Ｍ１（細線）は第１層目金属配線である。ＮＷにＰＭＩ
ＳトランジスタＰＭＩＳ１、ＰＭＩＳ２を形成し、ＰＷ
にＮＭＩＳトランジスタＮＭＩＳ１、ＮＭＩＳ２及び転
送用トランジスタＴ１、Ｔ２を形成する（以下、「ＰＭ
ＩＳトランジスタ」「ＮＭＩＳトランジスタ」を「ＰＭ
ＩＳ」、「ＮＭＩＳ」と略称する。）。ＮＭＩＳ１とＰ
ＭＩＳ１でＣＭＩＳインバータＣＭＩＳ１を形成し、Ｎ
ＭＩＳ２とＰＭＩＳ２でＣＭＩＳインバータＣＭＩＳ２
を形成する。ＤＰ１とＤＰ２はＰＭＩＳのドレイン領
域、ＳＰ１とＳＰ２はＰＭＩＳのソース領域、ＤＮ１と
ＤＮ２はＮＭＩＳのドレイン領域、ＳＮ１とＳＮ２はＮ
ＭＩＳのソース領域である。Ｔ１とＴ２は転送用ＭＩＳ
トランジスタ、ＷＬはワード線、ＶＣＣとＶＥＭは電源
配線、ＣＮＴはコンタクトホールである。

【００３３】ゲート配線ＦＧは、第１層目の多結晶シリ
コン膜で構成され、例えば、多結晶シリコン膜とシリサ
イド膜とを積層したポリサイドで形成されている。ワー
ド線ＷＬは、ゲート配線ＦＧと同層の配線層で形成され
ている。転送用ＭＩＳＦＥＴのゲート電極ＦＧＴはワー
ド線ＦＧ、ＷＬと一体に形成されている。ＮＭＩＳ１、
ＮＭＩＳ２、ＰＭＩＳ１およびＰＭＩＳ２のゲート電極
ＦＧＮ、ＦＧＰは、ゲート配線ＦＧと同層の配線層で形
成されている。

【００３４】第１層目金属配線Ｍ１は、例えば、アルミ
ニウムあるいはアルミニウム合金あるいはタングステン
で構成される。また、ＮＭＩＳＦＥＴのドレイン領域Ｄ
Ｎとウエル境界ＷＢ間の距離Ｓ３と、ＰＭＩＳＦＥＴの
ドレイン領域ＤＰとウエル境界ＷＢ間の距離Ｓ４を大体
等しく形成されている。

【００３５】図２〜４は、図１ＡのＣＭＩＳメモリセル
ＭＣとウエル給電部との関係を示すレイアウトで、図２
は活性領域Ｌ（二点鎖線）、ゲート配線ＦＧ（太線）と
第１層目金属配線Ｍ１（細線）とを示す。図３は、第１
層目金属配線Ｍ１（細線）と第２層目金属配線Ｍ２（太
線）を示す。図４は、第２層目金属配線Ｍ２（太線）と
第３層目金属配線Ｍ３（細線）を示す。各層間はコンタ
クトホールＣＮＴあるいはスルーホールＴＨにより接続
される。なお、ＣＮＴおよびＴＨは、図２においてはＭ
１に設けられたＣＮＴのみを表示、図３においてはＭ２
とＭ１とを接続するために設けられたＴＨ１のみを表
示、図４においてはＭ３とＭ２とを接続するために設け
られたＴＨ２のみを表示している。第２層目金属配線Ｍ
２、第３層目金属配線Ｍ３は、例えばアルミニウム合金
あるいはアルミニウムで形成される。

【００３６】図２のレイアウトにおいて、１１はＰウエ
ル給電部で、第１層目金属配線Ｍ１により例えば−４．
０Ｖの外部電源電位ＶＥＥをＰＷに供給する。１２はＮ
ウエル給電部で、第１層目金属配線Ｍ１により接地電位
ＶＣＣをＮＷに供給する。メモリセルのＮＭＩＳのソー
ス領域には、第１層目金属配線Ｍ１により例えば−３．
１Ｖの内部電源電位ＶＥＭが供給される。図３のレイア
ウトにおいて、第２層目金属配線Ｍ２は、夫々データ線
ＤＬ１とＤＬ２、電源配線ＶＣＣ、ＶＥＥ、ＶＥＭを形
成する。図４のレイアウトにおいて、第３層目金属配線
Ｍ３は、ゲート電極ＦＧシャントのためのＭ３と、図示
しない第４層目配線により電位ＶＥＭをシャントするＭ
３からなっている。

【００３７】以上のメモリセルＭＣと給電セルＳＣは共
に図５のように配置されて、２Ｋビット分のブロックＢ
ＬＣを形成する。図における矢印は、セルの配列方向を
示す。メモリセルＭＣは、横に１８セル配置され、１８
セル毎に給電セルＳＣが配置される。１８セル毎に給電
セルＳＣが配置されることにより、ウエル抵抗ＲＮＷ、
ＲＰＷを小さくして、ラッチアップが起こりにくくされ
ている。この１８セルが縦に１２８セル配置され、２Ｋ
ビット分となる。

【００３８】この２Ｋビット分のブロックＢＬＣは、図
６に示すように、中央にドライバ部ＤＲを置いて左右に
例えば１６ブロック配置され、３２Ｋビット分のＲＡＭ
マクロＲＭＭを構成する。ＳＰＧはブロックの図示上下
に配置された給電部で、給電セルＳＣと共にメモリセル
ＭＣの周囲を囲んで基板に給電を行っている。このよう
に、メモリセルＭＣの全周囲を給電部ＳＰＧ及び給電セ
ルＳＣで囲むことにより、メモリセルＭＣにおける基板
電位が固定され、メモリセルＭＣの外部の影響で基板電
位が上昇しないようになり、ラッチアップが起こりにく
くしている。

【００３９】この３２Ｋビット分のＲＡＭマクロＲＭＭ
は、例えば図７に示すように配置され、全体で２５６Ｋ
ビットメモリのチップＴＰを構成する。１５は容量部、
１６は周辺回路、１７はＶＥＥパッド端子、１８はその
他のパッド端子、１９は論理部である。容量部１５は、
図８の等価回路に示すように、電源ＶＣＣとＶＥＥの間
に接続されて電源ノイズを抑えて、メモリセルに侵入す
る電源ノイズを小さくし、ラッチアップを起こりにくく
する。容量部１５は、ゲート容量またはＳＴＣ(Stacked
Capacitor)容量などにより形成される。なお、この容
量部１５は、図示の場所に設けられるだけでなく、周辺
回路１６や論理部中の余った箇所に入れてもよい。

【００４０】図９は、外部電源ＶＥＥと内部電源ＶＥＭ
との関係を概念的に示すものである。外部電源ＶＥＥは
チップＴＰの外部からパッドやＣＣＢバンプを通して与
えられる。これに対し、ＶＥＭはチップＴＰ内のＶＥＭ
電源回路により、ＶＥＥから作られる。

【００４１】図１０は全体回路図である。

【００４２】図１１は、図６のＲＡＭマクロＲＭＭにお
けるメモリセルＭＣと給電セルＳＣと給電部ＳＰＧの関
係を詳細に示したレイアウトである。図中、Ｌ（二点鎖
線）は活性領域、ＣＮＴ、ＴＨはコンタクトホール、Ｍ
１（細線）は第１層目金属配線、Ｍ２（太線）は第２層
目金属配線である。メモリセルＭＣと給電セルＳＣの関
係については図２における説明を参照されたい。Ｍ２Ｖ
ＣＣ、Ｍ２ＶＥＥはＤＬと同じ方向に延在し、所定の位
置でＭ１，，ＰＰＷ，ＶＣＣ，ＰＳＵＢにそれぞれ接続
される。Ｍ２ＶＥＭは、Ｍ３ＶＥＭを介して第４層目配
線に接続され、ＶＥＭが供給される。Ｍ２ＶＥＭはＭ１
ＶＥＭに接続され、ＶＥＭが供給される。ＲＡＭマクロ
ＲＭＭの図示上下位置に配置される給電部ＳＰＧは、第
１層の配線Ｍ１と基板ＰＳＵＢがコンタクトホールＣＮ
Ｔを通して接続されて電源電位ＶＥＥがＰＳＵＢに給電
されている。これにより、前にも説明したように、メモ
リセルＭＣにおける基板電位が固定され、メモリセルＭ
Ｃの外部の影響で基板電位が上昇しないようになり、ラ
ッチアップが起こりにくくしている。

【００４３】図１２は、図１１のレイアウトにおけるメ
モリセルＭＣと給電セルＳＣと周辺回路１６の関係を概
念的に示した断面図である。給電セルＳＣは、メモリセ
ルＭＣの外周を囲い、周辺回路との間に配置される。図
において、ＰＳＵＢは基板、ＢｉＰはバイポーラトラン
ジスタ、３５は絶縁分離用溝である。ＰｉＳＯ、ＮＢＬ
はそれぞれＰＷ、ＮＷの下に形成された高濃度の埋込層
である。なお、図１２においては各部とも素子のある箇
所を示しているが、素子の無い箇所ではＰＷとＰｉＳＯ
のみが形成される。

【００４４】図１３は、本例のＣＭＩＳメモリセルの一
部断面図である。図において、ＰＳＵＢはＰ型基板、Ｌ
ＤはＬＯＣＯＳ、ＧＮとＧＰはゲート電極、ＳＰとＳＮ
はソース領域、ＤＰとＤＮはドレイン領域、ＲＰＷとＲ
ＮＷはウエル抵抗である。

【００４５】ウエルコンタクトＣＰＷ、ＣＮＷにはそれ
ぞれ外部電源ＶＥＥ、ＶＣＣを接続して、ＣＭＩＳイン
バータのＰウエルＰＷとＮウエルＮＷを電位固定する。
ＮＭＩＳのソース領域ＳＮには外部電源ＶＥＥに接続さ
れた内部電源ＶＥＭが接続される。そして、寄生バイポ
ーラトランジスタＴＰ、ＴＮは図示のように発生する。

【００４６】また、ＰウエルＰＷとＮウエルＮＷの下
に、該ＰＷ、ＮＷより不純物濃度の高いＰ型埋込層Ｐｉ
ＳＯとＮ型埋込層ＮＢＬが設けられている。

【００４７】図１４は、図１３の断面図における寄生バ
イポーラトランジスタの等価回路であり、ＴＰとＴＮは
寄生バイポーラトランジスタ、ＲＮＷとＲＰＷはウエル
抵抗である。寄生バイポーラトランジスタＴＮのエミッ
タには、外部電源ＶＥＥに接続された内部電源ＶＥＭが
接続される。

【００４８】図１５は、以上説明したＣＭＩＳメモリセ
ルの回路図であり、ＷＬはワード線、ＤＬ１とＤＬ２は
データ線、ＶＣＣとＶＥＥは外部電源、ＶＥＭは外部電
源ＶＥＥに接続された内部電源、ＰＭＩＳ１とＰＭＩＳ
２はＰＭＩＳ、ＮＭＩＳ１とＮＭＩＳ２はＮＭＩＳ、Ｔ
１とＴ２は転送用ＭＩＳトランジスタである。

【００４９】次に、以上説明した半導体集積回路が耐ラ
ッチアップ性の向上とメモリセル面積の縮小を同時に達
成する点について説明する。

【００５０】始めに、ラッチアップに関係する寄生バイ
ポーラトランジスタのゲインを小さく保ったままメモリ
セル面積を小さくするメモリセルレイアウトの例につい
て説明する。

【００５１】図１６は、本例のレイアウトを表した図１
の要部を抽出して、簡単のために活性領域Ｌとゲート配
線ＦＧのみを表示したものである。ここでは活性領域Ｌ
を太線、ゲート配線ＦＧを二点鎖線で示している。図に
おいて、ＣＭＩＳ１とＣＭＩＳ２はＣＭＩＳインバー
タ、ＳＮ１とＳＮ２はＮＭＩＳのソース領域、ＳＰ１と
ＳＰ２はＰＭＩＳのソース領域、ＤＮ１とＤＮ２はＮＭ
ＩＳのドレイン領域、ＤＰ１とＤＰ２はＰＭＩＳのドレ
イン領域である。

【００５２】ここで、寄生バイポーラトランジスタのゲ
インに関係するＮＭＩＳ活性領域とＰＭＩＳ活性領域と
の距離に注目する。２組のＣＭＩＳインバータにおい
て、全てのＮＭＩＳ活性領域とＰＭＩＳ活性領域の組合
せを考えると、次の距離ｄ１〜ｄ５になる。

【００５３】ｄ１は同一ＣＭＩＳインバータのＰＭＩＳ
のソース領域とＮＭＩＳのソース領域との距離、ｄ２は
同一ＣＭＩＳインバータのＰＭＩＳのドレイン領域とＮ
ＭＩＳのソース領域との距離、ｄ３は同一ＣＭＩＳイン
バータのＰＭＩＳのドレイン領域とＮＭＩＳのドレイン
領域との距離、ｄ４は一方のＣＭＩＳインバータのＰＭ
ＩＳのドレイン領域と他方のＣＭＩＳインバータのＮＭ
ＩＳのドレイン領域との距離、ｄ５は同一ＣＭＩＳイン
バータのＰＭＩＳのソース領域とＮＭＩＳのドレイン領
域との距離である。

【００５４】以上の各距離ｄ１〜ｄ５の箇所において、
ラッチアップに関係しないのは距離ｄ３のみである。Ｃ
ＭＩＳメモリセルにおいては、図１５の回路図に示した
ように、同一ＣＭＩＳインバータのＰＭＩＳのドレイン
領域ＤＰ１とＮＭＩＳのドレイン領域ＤＮ１は同電位と
なるように、また、ＰＭＩＳのドレイン領域ＤＰ２とＮ
ＭＩＳのドレイン領域ＤＮ２も同電位になるように接続
される。したがって、当該箇所における寄生バイポーラ
トランジスタの等価回路は図２５のようになり、前記距
離ｄ３を小さくしてもラッチアップは起きない。したが
って、距離ｄ３を小さくして、残りの距離を従来通りに
保つことで、耐ラッチアップ性の確保とメモリセルの面
積の縮小を両立できる。

【００５５】なお、距離ｄ３を小さくしても、他の距離
ｄ１、ｄ２、ｄ４、ｄ５については、小さくすることが
できないが、距離ｄ１、ｄ２、ｄ４、ｄ５の箇所におい
ては、ＮＭＩＳ活性領域とＰＭＩＳ活性領域との間以外
の部分を距離ｄ３において小さくした量に対応して小さ
くして図示上下方向の寸法を小さくすることができるの
で、メモリセルの上下寸法を全体的に小さくすることが
できる。

【００５６】ただ、素子の微細化が進んでメモリセルの
横方向すなわちワード線方向の寸法が小さくなってい
る。このため、距離ｄ１を元の大きさに保って距離ｄ３
を小さくすると、距離ｄ２、ｄ４及びｄ５も同様に小さ
くなる。距離ｄ２、ｄ４及びｄ５で隔てられる各領域は
互いに電位が異なるので、当該箇所における寄生バイポ
ーラトランジスタの等価回路は図２２の等価回路に示す
ラッチアップの発生する可能性のあるものとなる。した
がって、単純に距離ｄ３を小さくすると、距離ｄ２、ｄ
４、ｄ５も小さくなって当該箇所において寄生バイポー
ラトランジスタのゲインが大きくなってラッチアップを
起こす可能性がある。

【００５７】そこで本例では、距離ｄ４については、一
方のＣＭＩＳインバータのＰＭＩＳのドレイン領域ＤＰ
１、ＤＰ２と他方のＣＭＩＳインバータのＮＭＩＳのド
レイン領域ＤＮ２、ＤＮ１とが対向する部分において、
図１６に示すようにドレイン領域の角４１を斜めに形成
する。これにより距離ｄ３を小さくしても距離ｄ４を大
きく保つことが可能となり、距離ｄ４の箇所における寄
生バイポーラトランジスタのゲインは小さくなり、ラッ
チアップの発生が防止される。

【００５８】距離ｄ２、ｄ５については、距離ｄ３を小
さくするに際して、ＰＭＩＳのドレイン領域ＤＰ１、Ｄ
Ｐ２を当該ＰＭＩＳのソース領域ＳＰ１、ＳＰ２よりも
前記ＮＭＩＳに近づけ、かつ、前記ＮＭＩＳのドレイン
領域ＤＮ１、ＤＮ２を当該ＮＭＩＳのソース領域ＳＮ
１、ＳＮ２よりも前記ＰＭＩＳに近づける。

【００５９】この手法をとらず、一方のみのドレイン領
域を他方のドレイン領域に近づけて距離ｄ３を小さくし
た場合、距離ｄ２あるいは距離ｄ５の一方は変化せずに
他方が大幅に小さくなるため、寄生バイポーラトランジ
スタのゲインは大きくなり、耐ラッチアップ性が弱くな
る。本例によれば距離ｄ３を双方から近づけて小さくし
ているので、距離ｄ２と距離ｄ５は一方だけが小さくな
ることはなく、同程度にやや小さくなるだけである。

【００６０】距離ｄ２および距離ｄ５で隔てられた部分
は、距離ｄ１の部分に比較してラッチアップを起こしに
くい。なぜなら、例えば距離ｄ２の部分は、寄生トラン
ジスタＴＰのエミッタとＶＣＣの間にＰＭＩＳが入って
おり、エミッタとＶＣＣ電源の間のインピーダンスが高
いため、エミッタ・ベース間がＯＮしにくくなっている
からである。したがって、距離ｄ２及び距離ｄ５は距離
ｄ１に比較して、ラッチアップに対しては若干余裕があ
る。ゆえに、本例のようにｄ２とｄ５の両方の箇所にお
いて耐ラッチアップ性が弱くなることを防ぐことが可能
となる。これによりラッチアップ耐性を確保したまま、
メモリセル面積を小さくできる。また、距離Ｓ３＝Ｓ４
となるようにして距離ｄ３を小さくしているので、距離
ｄ３をＮウエルＮＷとＰウエルＰＷ間の耐圧で決まる最
小値まで狭くできる。

【００６１】距離ｄ３を小さくする際の別の手法を図１
７を用いて説明する。図はメモリセルＭＣのレイアウト
を示すもので、Ｌ（太線）は活性領域、ＦＧ（二点鎖
線）はゲート配線、ＰＷはＰウエル、ＮＷはＮウエル、
ＷＢはウエル境界である。

【００６２】ここで、距離ｄ３はラッチアップに関係し
ないため、ＮＭＩＳのドレイン領域とウエル境界ＷＢ間
の距離Ｓ３と、ＰＭＩＳのドレイン領域とＷＢ間の距離
Ｓ４の耐圧により、距離ｄ３の最小寸法が決まる。な
お、距離ｄ１におけるＮＭＩＳのソース領域ＳＮとＷＢ
間の距離Ｓ１と、ＰＭＩＳのソース領域ＳＰとＷＢ間の
距離Ｓ２は、十分に耐圧が得られている距離である。

【００６３】仮に、距離Ｓ１＝Ｓ３あるいはＳ２＝Ｓ４
として距離ｄ３を小さくすると、一方の耐圧を一定にし
たまま他方の耐圧のみを小さくすることとなる。したが
って、本例では、距離ｄ３を距離ｄ１より小さくする
際、距離Ｓ３、Ｓ４共にＳ１、Ｓ２よりそれぞれ小さく
することにより両方の耐圧を制御でき、より距離ｄ３を
小さくすることができる。また、図１に示すように両方
のドレイン領域を近づける代わりに、図１７に示すよう
に例えば一方のドレイン領域のみを近づけることも可能
となり、セル面積を小さくするためのレイアウトの決定
に余裕が生じる。

【００６４】次に、メモリセルアレーの面積を大きくす
ることなく、ウエル抵抗を小さくできるメモリセル構造
について説明する。

【００６５】本例では、図１３の断面図に示すように、
ＰウエルＰＷの下に該ＰＷより濃度の高いＰ型埋込層Ｐ
ｉＳＯと、ＮウエルＮＷの下に該ＮＷより濃度の高いＮ
型埋込層ＮＢＬを設ける。なお、この埋込層は、いずれ
か一方のみに設けても良いものである。この構造によれ
ば、埋込層によりウエル部のシート抵抗が下がるのでウ
エル給電部の間隔を小さくせずに、すなわち給電の数を
多くせずに抵抗ＲＰＷ、ＲＮＷを小さくすることができ
る。したがって、図１４の寄生バイポーラトランジスタ
の等価回路において、抵抗ＲＮＷ、ＲＰＷにおける電圧
降下が減少し、寄生バイポーラトランジスタＴＰ、ＴＮ
がオンしにくくなる。

【００６６】図１８はＲＰＷを小さくすることで、ラッ
チアップ耐性が強くなることを示す実験データで、ＲＰ
Ｗを小さくすると、Ｐウエルトリガ電流ＩＴＰＷが大き
くなることを示している。なお、図中○は実験データ、
─は計算値を示している。ＩＴＰＷとは、Ｐウエルに電
流が流れ、Ｐウエル電位が上昇するとラッチアップが起
こるが、このようにラッチアップを起こすに必要なＰウ
エル電流をＰウエルトリガ電流ＩＴＰＷという。すなわ
ち、ＩＴＰＷが大きい程、ラッチアップは起きにくい。

【００６７】このグラフはＰＷのシート抵抗を一定とし
て、メモリセルとＰウエル給電部との距離を変化させて
ＲＰＷを変化させた場合のデータである。これに対し本
例は、メモリセルとＰウエル給電との距離を一定にし、
Ｐウエルのシート抵抗を変化させてＲＰＷを変化させた
ものである。すなわち、ＰＷの下に高濃度の埋込層Ｐｉ
ＳＯを設け、ＮＷの下に高濃度の埋込層ＮＢＬを設けて
ウエルのシート抵抗を低くする。埋込層ＰｉＳＯあるい
はＮＢＬを設けると、例えば、Ｎウエル及びＰウエルの
シート抵抗は、それぞれ５０分の１及び５分の１程度に
下げることができる。

【００６８】これにより、メモリセルとＰウエル給電と
の距離を一定にしたままＲＰＷを小さくできるので、図
１８のグラフから分かるようにラッチアップに強くする
ことができる。したがって、給電部の数を増やさずに、
すなわち面積を増やさずにラッチアップに強くすること
ができる。

【００６９】次に、ＣＭＩＳインバータを構成するＮＭ
ＩＳ、ＰＭＩＳのソース電位をウエル電位と異なる電位
とするメモリセル構造について説明する。

【００７０】図１３の断面図においては、ＮＭＩＳのＰ
ウエルを外部電源ＶＥＥにより−４．０Ｖに電位固定
し、ＮＭＩＳのソース電位をその外部電源ＶＥＥに接続
された内部電源ＶＥＭに接続して−３．１Ｖに固定し、
ＮＭＩＳのソース電位をＰウエルの電位より高くしてい
る。この場合の寄生バイポーラトランジスタの等価回路
が図１４に示され、メモリセルの接続関係が図１５に示
され、内部電源ＶＥＭの特性が図１９に示されている。

【００７１】図１９において、横軸は電流Ｉ１、縦軸は
電圧ＶＥＭであり、大電流領域では電圧ＶＥＭは上昇
し、内部電源のインピーダンスが高いことを示してい
る。

【００７２】これらの構成により、寄生バイポーラトラ
ンジスタＴＮのエミッタ電位がベース電位より高くなる
ので、寄生バイポーラトランジスタＴＮがオンしにくく
なり、ラッチアップに強くなる。また、仮にラッチアッ
プが起こったとしても、Ｐウエルは図１９の特性図に示
すインピーダンスの高い内部電源ＶＥＭに接続されてい
るため、ラッチアップによる大電流で内部電源の電位は
上昇し、寄生バイポーラトランジスタＴＮのエミッタ電
位は上昇しラッチアップは抑制される。すなわち、内部
電源によりラッチアップが一時的に起こってもラッチア
ップは持続せず停止するので、素子の破壊にはつながら
ない。

【００７３】以上は、ＮＭＩＳのソース電位とウエル電
位の関係について説明したが、ＰＭＩＳのウエル電位を
外部電源に接続し、ＰＭＩＳのソース電位を内部電源接
続して、ＰＭＩＳのソース電位をＰＭＩＳのソース電位
よりも低くすることによっても同様な効果を得ることが
できる。

【００７４】以上のＣＭＩＳインバータを構成するＮＭ
ＩＳ、ＰＭＩＳのソース電位をウエル電位と異なる電位
とすることにより、メモリセルはラッチアップに非常に
強くなり、距離ｄ１を小さくすることが可能である。

【００７５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は、上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００７６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００７７】すなわち、ＣＭＩＳメモリセルのレイアウ
トに際して、活性領域間の距離を有意義に設定すること
により、ラッチアップに関係する寄生バイポーラトラン
ジスタのゲインを小さく保ったままメモリセル面積を小
さくすることができる。

【００７８】また、ウエルの下に高濃度の埋込層を設け
てウエル抵抗を小さくすることにより、ウエル電流が流
れてもウエル電位の上昇を抑えることができ、寄生バイ
ポーラトランジスタがオンしにくくなる。したがって、
耐ラッチアップ性の向上とメモリセル面積の縮小が同時
に達成できる。

【００７９】更に、ＮＭＩＳ、ＰＭＩＳのソース電位を
ウエル電位と異なる電位とすることにより、寄生バイポ
ーラトランジスタがオンしにくくなり、ラッチアップに
強くなる。したがって、耐ラッチアップ性の向上とメモ
リセル面積の縮小が同時に達成できる。

【図面の簡単な説明】

【図１Ａ】 本発明におけるＣＭＩＳメモリセルのレイ
アウトを示す平面図。

【図１Ｂ】 図１ＡのＡ−Ａ'線で切った断面図。

【図２】 本発明におけるＣＭＩＳメモリセルとウエル
給電部との関係を示す平面図。

【図３】 図２における第１層目金属配線と第２層目金
属配線の関係をを示す平面図。

【図４】 図２における第２層目金属配線と第３層目金
属配線の関係をを示す平面図。

【図５】 本発明におけるメモリセルと給電セルを配置
したブロックの配置図。

【図６】 本発明におけるブロックを配置したＲＡＭマ
クロの配置図。

【図７】 本発明におけるＲＡＭマクロを配置したチッ
プの配置図。

【図８】 本発明におけるチップと容量の等価回路を示
す回路図。

【図９】 本発明におけるＲＡＭマクロにおけるＶＥＥ
とＶＥＭとの関係を示す配置図。

【図１０】 本発明における全体回路図。

【図１１】 本発明におけるメモリセルと給電セルと給
電部のレイアウトを示す平面図。

【図１２】 本発明におけるメモリセルと給電セルと周
辺回路とを示した断面図。

【図１３】 本発明におけるＣＭＩＳメモリセルの断面
図。

【図１４】 本発明における寄生バイポーラトランジス
タの等価回路図。

【図１５】 本発明におけるＣＭＩＳメモリセルの回路
図。

【図１６】 本発明における活性領域とゲート配線を示
したメモリセルの平面図。

【図１７】 図１６におけるウエル境界を変形させた平
面図。

【図１８】 本発明における実験データを示すグラフ。

【図１９】 本発明における内部電源ＶＥＭの特性を示
したグラフ。

【図２０】 ＣＭＯＳメモリセルの回路図。

【図２１】 従来例におけるＣＭＯＳメモリセルの断面
図。

【図２２】 従来例における寄生バイポーラトランジス
タの等価回路を示す回路図。

【図２３】 従来例におけるラッチアップを説明するた
めのグラフ。

【図２４】 従来例におけるＣＭＯＳメモリセルのレイ
アウトを示す平面図。

【図２５】 従来例における寄生バイポーラトランジス
タの等価回路を示す回路図。

【符号の説明】

ＭＣ…ＣＭＩＳメモリセル、ＰＷ…Ｐウエル、ＮＷ…Ｎ
ウエル、ＷＢ…ウエル境界、Ｌ…活性領域、ＦＧ…ゲー
ト配線、ＣＭＩＳ１，ＣＭＩＳ２…ＣＭＩＳインバー
タ、ＰＭＩＳ１，ＰＭＩＳ２…ＰＭＩＳ、ＮＭＩＳ１，
ＮＭＩＳ２…ＮＭＩＳ、Ｔ１，Ｔ２…転送用ＭＩＳトラ
ンジスタ、ＷＬ…ワード線、ＤＬ１，ＤＬ２…データ
線、ＶＣＣ，ＶＥＥ…外部電源、ＶＥＭ…内部電源、Ｍ
１，Ｍ２，Ｍ３…配線、ＣＮＴ…コンタクトホール、Ｓ
Ｃ…給電セル、ＢＬＣ…ブロック、ＤＲ…ドライバ部、
ＲＭＭ…ＲＡＭマクロ、ＳＰ…給電部、ＴＰ…チップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 隆英 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 渡辺 邦彦 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (56)参考文献 特開 平５−13721（ＪＰ，Ａ) 特開 平５−74163（ＪＰ，Ａ) 特開 平３−120695（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8244 H01L 27/11

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ２組のＣＭＩＳインバータからなるメモ
   リセルを備えた半導体集積回路において、ＣＭＩＳイン
   バータのＮＭＩＳトランジスタのＰウエルの電位が外部
   電源により固定され、前記ＮＭＩＳトランジスタのソー
   ス領域が前記外部電源に接続された内部電源に接続さ
   れ、前記ＮＭＩＳトランジスタのソース電位が前記Ｐウ
   エルの電位より高く設定されることを特徴とする半導体
   集積回路。
2. 【請求項２】 ２組のＣＭＩＳインバータからなるメモ
   リセルを備えた半導体集積回路において、ＣＭＩＳイン
   バータのＰＭＩＳトランジスタのＮウエルの電位が外部
   電源により固定され、前記ＰＭＩＳトランジスタのソー
   ス領域が前記外部電源に接続された内部電源に接続さ
   れ、前記ＰＭＩＳトランジスタのソース電位が前記Ｎウ
   エルの電位より低く設定されることを特徴とする半導体
   集積回路。